Xilinx AXI4-Stream Integrated Logic Analyzer-gids

De Integrated Logic Analyzer (ILA) met AXI4-Stream Interface-kern is een aanpasbare logische analysator IP die kan worden gebruikt om de interne signalen en interfaces van een ontwerp te bewaken. De ILA-kern bevat veel geavanceerde functies van moderne logische analysatoren, waaronder booleaanse triggervergelijkingen en triggers voor randovergangen. De kern biedt ook interface-debugging- en monitoringmogelijkheden, samen met protocolcontrole voor memory-mapped AXI en AXI4-Stream. Omdat de ILA-kern synchroon loopt met het ontwerp dat wordt bewaakt, worden alle ontwerpklokbeperkingen die op uw ontwerp worden toegepast, ook toegepast op de componenten van de ILA-kern. Om interfaces binnen een ontwerp te debuggen, moet ILA IP worden toegevoegd aan een blokontwerp in de Vivado® IP-integrator. Evenzo kan de AXI4/AXI4-Stream-protocolcontroleoptie worden ingeschakeld voor ILA IP in de IP-integrator. Protocolschendingen kunnen vervolgens in de golfvorm worden weergegeven viewer van de Vivado logische analysator.

Functies

Door de gebruiker te selecteren aantal sondepoorten en sondebreedte.

Door de gebruiker te selecteren opslagdoelen zoals blok-RAM en UltraRAM
Meerdere sondepoorten kunnen worden gecombineerd tot een enkele triggerconditie.

Door de gebruiker te selecteren AXI-slots om AXI-interfaces in een ontwerp te debuggen.
Configureerbare opties voor AXI-interfaces inclusief interfacetypes en trace sampde diepte.

Gegevens en trigger-eigenschap voor sondes.
Een aantal vergelijkers en de breedte voor elke sonde en individuele poorten binnen interfaces.

Cross-triggering-interfaces voor invoer/uitvoer.
Configureerbare pipelining voor invoersondes.

AXI4-MM en AXI4-Stream protocolcontrole.

Zie voor meer informatie over de ILA-kern de Vivado Design Suite Gebruikershandleiding: Programmeren en foutopsporing (UG908).

IP-feiten

LogiCORE™ IP-feitentabel
Kernspecificaties
Ondersteunde apparaatfamilie1	Versal™ ACAP
Ondersteunde gebruikersinterfaces	IEEE-standaard 1149.1 – JTAG
Voorzien van kern
Ontwerp Files	RTL
Examphet ontwerp	Verilog
Testbank	Niet verstrekt
Beperkingen File	Xilinx® ontwerpbeperkingen (XDC)
Simulatie model	Niet verstrekt
Ondersteund S/W-stuurprogramma	n.v.t.
Geteste ontwerpstromen2
Ontwerpinvoer	Vivado® Designsuite
Simulatie	Voor ondersteunde simulatoren, zie de Xilinx-ontwerptools: gids met release-opmerkingen.
Synthese	Vivado-synthese
Steun
Alle Vivado IP-wijzigingslogboeken	Master Vivado IP-wijzigingslogboeken: 72775
Xilinx-ondersteuning web pagina
Opmerkingen: 1. Zie de Vivado® IP-catalogus voor een volledige lijst met ondersteunde apparaten. 2. Voor de ondersteunde versies van de tools, zie de Xilinx-ontwerptools: gids met release-opmerkingen.

Overview

Door inhoud navigeren op ontwerpproces
Xilinx®-documentatie is georganiseerd rond een reeks standaardontwerpprocessen om u te helpen relevante inhoud te vinden voor uw huidige ontwikkelingstaak. Dit document behandelt de volgende ontwerpprocessen:

Hardware-, IP- en platformontwikkeling: het creëren van de PL IP-blokken voor het hardwareplatform, het creëren van PL-kernels, functionele simulatie van het subsysteem en het evalueren van de Vivado®-timing, het gebruik van bronnen en het afsluiten van stroom. Omvat ook de ontwikkeling van het hardwareplatform voor systeemintegratie. Onderwerpen in dit document die van toepassing zijn op dit ontwerpproces zijn onder andere:
Poortbeschrijvingen

Klokken en resetten
De kern aanpassen en genereren

Kern voorbijview
Signalen en interfaces in het FPGA-ontwerp zijn verbonden met een ILA-sonde en slot-ingangen. Deze signalen en interfaces, die respectievelijk zijn aangesloten op de sonde- en slotingangen, zijn sampgeleid met ontwerpsnelheden en opgeslagen met behulp van on-chip block RAM. Signalen en interfaces in het Versal™ ACAP-ontwerp zijn verbonden met de ILA-sonde- en slotingangen. Deze bijgevoegde signalen en interfaces zijn sampgeleid met ontwerpsnelheden met behulp van de kernklokinvoer en opgeslagen in RAM-geheugens op de chip. De kernparameters specificeren het volgende:

Een aantal sondes (tot 512) en sondebreedte (1 tot 1024).

Een aantal slots en interface-opties.
Spoor sampde diepte.

Gegevens en/of triggereigenschap voor sondes.
Aantal vergelijkers voor elke sonde.

Communicatie met de ILA-kern wordt uitgevoerd met behulp van een instantie van de AXI Debug Hub die verbinding maakt met de Control, Interface en Processing System (CIPS) IP-kern.

Nadat het ontwerp in de Versal ACAP is geladen, gebruikt u de Vivado® logic analyzer-software om een triggergebeurtenis voor de ILA-meting in te stellen. Nadat de trigger is opgetreden, wordt de sample buffer wordt gevuld en geüpload naar de Vivado logic analyzer. Jij kan view deze gegevens met behulp van het golfvormvenster. De sonde sample- en triggerfunctionaliteit is geïmplementeerd in het programmeerbare logische gebied. On-chip block RAM- of UltraRAM-geheugen op basis van het opslagdoel dat u tijdens de aanpassing hebt geselecteerd, waarin de gegevens worden opgeslagen totdat deze door de software worden geüpload. Er is geen gebruikersinvoer of -uitvoer vereist om gebeurtenissen te activeren, gegevens vast te leggen of te communiceren met de ILA-kern. ILA-kern is in staat signalen op interfaceniveau te bewaken, het kan informatie op transactieniveau overbrengen, zoals de uitstaande transacties voor AXI4-interfaces.

ILA Probe Trigger-comparator
Elke sonde-ingang is verbonden met een triggercomparator die verschillende bewerkingen kan uitvoeren. Tijdens runtime kan de comparator worden ingesteld om = of != vergelijkingen uit te voeren. Dit omvat bijpassende niveaupatronen, zoals X0XX101. Het omvat ook het detecteren van flankovergangen zoals stijgende flank (R), dalende flank (F), flank (B) of geen overgang (N). De triggercomparator kan complexere vergelijkingen uitvoeren, waaronder >, <, ≥ en ≤.

BELANGRIJK! De comparator wordt tijdens runtime ingesteld via de Vivado® logische analysator.

ILA-triggerconditie
De triggervoorwaarde is het resultaat van een Booleaanse "AND"- of "OR"-berekening van elk van de resultaten van de ILA-sondetriggercomparator. Met behulp van de Vivado® logische analysator selecteert u of u de sondes van de comparatoren van de sonde "EN" of "OF" wilt testen. De instelling "AND" veroorzaakt een triggergebeurtenis wanneer aan alle ILA-sondevergelijkingen is voldaan. De instelling "OF" veroorzaakt een triggergebeurtenis wanneer aan een van de ILA-sondevergelijkingen wordt voldaan. De triggervoorwaarde is de triggergebeurtenis die wordt gebruikt voor de ILA-traceringsmeting.

Toepassingen

De ILA-kern is ontworpen om te worden gebruikt in een toepassing die verificatie of foutopsporing met Vivado® vereist. De volgende afbeelding toont CIPS IP-core-schrijf- en leesbewerkingen van de AXI-blok-RAM-controller via de AXI Network on Chip (NoC). De ILA-kern is verbonden met het interfacenet tussen de AXI NoC en AXI block RAM-controller om de AXI4-transactie in de hardwaremanager te bewaken.

Licentieverlening en bestellen
Deze Xilinx® LogiCORE™ IP-module wordt zonder extra kosten geleverd bij de Xilinx Vivado® Design Suite onder de voorwaarden van de Xilinx-eindgebruikerslicentie.
Opmerking: Controleer de kolom Licentie van de IP-catalogus om te controleren of u een licentie nodig heeft. Inbegrepen betekent dat er een licentie is inbegrepen bij de Vivado® Design Suite; Aanschaf betekent dat u een licentie moet kopen om de kern te gebruiken. Informatie over andere Xilinx® LogiCORE™ IP-modules is beschikbaar op de Xilinx Intellectual Property-pagina. Neem voor informatie over prijzen en beschikbaarheid van andere Xilinx LogiCORE IP-modules en -tools contact op met uw lokale Xilinx-verkoopvertegenwoordiger.

Productspecificatie

Poortbeschrijvingen
De volgende tabellen bevatten details over de ILA-poorten en -parameters.
ILA-poorten

Tabel 1: ILA-poorten
Havennaam	IO	Beschrijving
klikken	I	Ontwerpklok die alle trigger- en opslaglogica klokt.
doorvragen [ – 1:0]	I	Ingang sondepoort. Het nummer van de sondepoort ligt in het bereik van 0 tot 511. De breedte van de sondepoort (aangegeven met ) ligt in het bereik van 1 tot 1024. U moet deze poort declareren als een vector. Gebruik probe voor een 1-bits poort [0:0].
trig_uit	O	De trig_out-poort kan worden gegenereerd vanuit de triggervoorwaarde of vanuit een externe trig_in-poort. Er is een looptijdcontrole van de Logic Analyzer om te schakelen tussen triggerconditie en trig_in om trig_out te sturen.
trig_in	I	Ingangstriggerpoort gebruikt in procesgebaseerd systeem voor Embedded Cross Trigger. Kan worden aangesloten op een andere ILA om trapsgewijze triggers te creëren.
sleuf_ _	I	Slot-interface. Het type interface wordt dynamisch gemaakt op basis van de slot_ _ interfacetype-parameter. De afzonderlijke poorten binnen de interfaces zijn beschikbaar voor monitoring in de hardwaremanager.
trig_out_ack	I	Een bevestiging voor trig_out.
trig_in_ack	O	Een bevestiging voor trig_in.
resetten	I	ILA Input Type indien ingesteld op 'Interface Monitor', moet deze poort hetzelfde resetsignaal zijn dat synchroon is met de ontwerplogica die is aangesloten op de Slot_ _ poorten van de ILA-kern.
S_AXIS	IO	Optionele poort. Gebruikt voor handmatige verbinding met AXI Debug Hub-kern wanneer 'AXI4-Stream-interface inschakelen voor handmatige verbinding met AXI Debug Hub' is geselecteerd in Geavanceerde opties.
M_AXIS	IO	Optionele poort. Gebruikt voor handmatige verbinding met AXI Debug Hub-kern wanneer 'AXI4-Stream-interface inschakelen voor handmatige verbinding met AXI Debug Hub' is geselecteerd in 'Geavanceerde opties'.

Tabel 1: ILA-poorten (vervolg)
Havennaam	IO	Beschrijving
zijn ingesteld	I	Optionele poort. Gebruikt voor handmatige verbinding met AXI Debug Hub-kern wanneer 'AXI4-Stream-interface inschakelen voor handmatige verbinding met AXI Debug Hub' is geselecteerd in 'Geavanceerde opties'. Deze poort moet synchroon lopen met de resetpoort van AXI Debug Hub.
akk	I	Optionele poort. Gebruikt voor handmatige verbinding met AXI Debug Hub-kern wanneer 'AXI4-Stream-interface inschakelen voor handmatige verbinding met AXI Debug Hub' is geselecteerd in 'Geavanceerde opties'. Deze poort moet synchroon lopen met de klokpoort van AXI Debug Hub.

ILA-parameters

Tabel 2: ILA-parameters
Parameter	Toelaatbaar Waarden	Standaard waarden	Beschrijving
Componentnaam	Tekenreeks met A–Z, 0–9 en _ (liggend streepje)	ila_0	Naam van geconcretiseerde component.
C_NUM_OF_PROBES	1–512	1	Aantal ILA-sondepoorten.
C_MEMORY_TYPE	0, 1	0	Opslagdoel voor de vastgelegde gegevens. 0 komt overeen met blok-RAM en 1 komt overeen met UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Opslagbufferdiepte sonde. Dit aantal vertegenwoordigt het maximale aantal sampbestanden die tijdens runtime kunnen worden opgeslagen voor elke sonde-ingang.
C_PROBE _BREEDTE	1–1024	1	Breedte van de sondepoort . Waar is de sondepoort met een waarde van 0 tot 1,023.
C_TRIGOUT_NL	Waar/Onwaar	ONWAAR	Schakelt de trig out-functionaliteit in. Poorten trig_out en trig_out_ack worden gebruikt.
C_TRIGIN_EN	Waar/Onwaar	ONWAAR	Schakelt de trig-in-functionaliteit in. Poorten trig_in en trig_in_ack worden gebruikt.
C_INPUT_PIPE_STAGES	0–6	0	Voeg extra flops toe aan de sondepoorten. Eén parameter is van toepassing op alle sondepoorten.
ALL_PROBE_SAME_MU	Waar/Onwaar	WAAR	Dit forceert dezelfde vergelijkingswaarde-eenheden (overeenkomsteenheden) voor alle sondes.
C_PROBE _MU_CNT	1–16	1	Aantal eenheden voor vergelijkingswaarde (Match) per sonde. Dit is alleen geldig als ALL_PROBE_SAME_MU ONWAAR is.
C_PROBE _TYPE	DATA en TRIGGER, TRIGGER, DATA	GEGEVENS en TRIGGER	Om een geselecteerde sonde te kiezen voor het specificeren van een triggervoorwaarde of voor gegevensopslagdoeleinden of voor beide.
C_ADV_TRIGGER	Waar/Onwaar	ONWAAR	Schakelt de geavanceerde triggeroptie in. Hierdoor wordt de triggerstatusmachine ingeschakeld en kunt u uw eigen triggersequentie schrijven in Vivado Logic Analyzer.

Tabel 2: ILA-parameters (vervolg)
Parameter	Toelaatbaar Waarden	Standaard waarden	Beschrijving
C_NUM_MONITOR_SLOTS	1-11	1	Aantal interfacesleuven.
Opmerkingen: 1. Het maximale aantal eenheden voor vergelijkingswaarde (overeenkomst) is beperkt tot 1,024. Voor de basistrigger (C_ADV_TRIGGER = FALSE) heeft elke sonde één vergelijkingswaarde-eenheid (zoals in de eerdere versie). Maar voor de geavanceerde triggeroptie (C_ADV_TRIGGER = TRUE), betekent dit dat de individuele sondes nog steeds een mogelijke selectie kunnen hebben van het aantal vergelijkingswaardeneenheden van één tot vier. Maar alle vergelijkingswaarde-eenheden mogen niet hoger zijn dan 1,024. Dit betekent dat als u vier vergelijkingseenheden per sonde nodig heeft, u slechts 256 sondes mag gebruiken.

Ontwerpen met de Kern

Dit gedeelte bevat richtlijnen en aanvullende informatie om ontwerpen met de kern te vergemakkelijken.

Klokken
De clk-invoerpoort is de klok die door de ILA-kern wordt gebruikt om de sondewaarden te registreren. Voor de beste resultaten moet het hetzelfde kloksignaal zijn dat synchroon loopt met de ontwerplogica die is gekoppeld aan de sondepoorten van de ILA-kern. Wanneer u handmatig verbinding maakt met AXI Debug Hub, moet het aclk-signaal synchroon zijn met de AXI Debug Hub-klokinvoerpoort.

Reset
Wanneer u een ILA-invoertype instelt op Interfacemonitor, moet de resetpoort hetzelfde resetsignaal zijn dat synchroon loopt met de ontwerplogica waarvan de interface is aangesloten op
sleuf_ _ poort van de ILA-kern. Voor handmatige verbinding met een AXI Debug Hub-kern moet de huidige poort synchroon zijn met de resetpoort van een AXI Debug Hub-kern.

Ontwerp stroomstappen
Deze sectie beschrijft het aanpassen en genereren van de kern, het beperken van de kern en de simulatie-, synthese- en implementatiestappen die specifiek zijn voor deze IP-kern. Meer gedetailleerde informatie over de standaard Vivado® designflows en de IP-integrator is te vinden in de volgende Vivado Design Suite gebruikershandleidingen:

Vivado Design Suite Gebruikershandleiding: IP-subsystemen ontwerpen met behulp van IP Integrator (UG994)
Vivado Design Suite Gebruikershandleiding: Ontwerpen met IP (UG896)
Vivado Design Suite Gebruikershandleiding: Aan de slag (UG910)
Vivado Design Suite Gebruikershandleiding: Logische simulatie (UG900)

De kern aanpassen en genereren

Dit gedeelte bevat informatie over het gebruik van Xilinx®-tools om de kern in de Vivado® Design Suite aan te passen en te genereren. Als u de kern in de Vivado IP-integrator aanpast en genereert, raadpleeg dan de Vivado Design Suite Gebruikershandleiding: IP-subsystemen ontwerpen met IP Integrator (UG994) voor gedetailleerde informatie. IP-integrator kan bepaalde configuratiewaarden automatisch berekenen bij het valideren of genereren van het ontwerp. Zie de beschrijving van de parameter in dit hoofdstuk om te controleren of de waarden veranderen. Naar view de parameterwaarde, voert u de opdracht valid_bd_design uit in de Tcl-console. U kunt het IP-adres aanpassen voor gebruik in uw ontwerp door waarden op te geven voor de verschillende parameters die zijn gekoppeld aan de IP-kern met behulp van de volgende stappen:

Selecteer het IP-adres in de IP-catalogus.
Dubbelklik op het geselecteerde IP-adres of selecteer de opdracht IP aanpassen in de werkbalk of klik met de rechtermuisknop in het menu.

Zie voor details de Vivado Design Suite Gebruikershandleiding: Ontwerpen met IP (UG896) en de Vivado Design Suite Gebruikershandleiding: Aan de slag (UG910). Afbeeldingen in dit hoofdstuk zijn illustraties van de Vivado IDE. De hier afgebeelde lay-out kan afwijken van de huidige versie.

Voer het volgende uit om toegang te krijgen tot de kern:

Open een project door te selecteren File vervolgens Project openen of een nieuw project maken door te selecteren File dan Nieuw Project in Vivado.
Open de IP-catalogus en navigeer naar een van de taxonomieën.

Dubbelklik op ILA om de kernnaam Vivado IDE te openen.

Algemeen optiepaneel
De volgende afbeelding toont het tabblad Algemene opties in de instelling Native waarmee u de opties kunt specificeren:

De volgende afbeelding toont het tabblad Algemene opties in de AXI-instelling waarmee u de opties kunt specificeren:

Componentnaam: gebruik dit tekstveld om een unieke modulenaam voor de ILA-kern op te geven.

ILA Input Type: Deze optie specificeert welk type interface of signaal ILA moet debuggen. Momenteel zijn de waarden voor deze parameter "Native Probes", "Interface Monitor" en "Mixed".
Aantal sondes: gebruik dit tekstveld om het aantal sondepoorten op de ILA-kern te selecteren. Het geldige bereik dat wordt gebruikt in de Vivado® IDE is 1 tot 64. Als u meer dan 64 sondepoorten nodig hebt, moet u de Tcl-opdrachtstroom gebruiken om de ILA-kern te genereren.
Een aantal Interface Slots (alleen beschikbaar in Interface Monitor type en Mixed type): Met deze optie kunt u het aantal AXI interface slots selecteren dat op de ILA moet worden aangesloten.

Hetzelfde aantal vergelijkers voor alle sondepoorten: Het aantal vergelijkers per sonde kan op dit paneel worden geconfigureerd. Hetzelfde aantal vergelijkers voor alle sondes kan worden ingeschakeld door te selecteren.

Sondepoortpanelen
De volgende afbeelding toont het tabblad Probe Ports waarop u instellingen kunt opgeven:

Sondepoortpaneel: de breedte van elke sondepoort kan worden geconfigureerd in sondepoortpanelen. Elk sondepoortpaneel heeft maximaal zeven poorten.
Sondebreedte: de breedte van elke sondepoort kan worden vermeld. Het geldige bereik is 1 tot 1024.
Aantal vergelijkers: Deze optie is alleen ingeschakeld als de optie "Hetzelfde aantal vergelijkers voor alle sondepoorten" is uitgeschakeld. Er kan een comparator voor elke sonde in het bereik van 1 tot 16 worden ingesteld.

Data en/of Trigger: Met deze optie kan het sondetype voor elke sonde worden ingesteld. De geldige opties zijn DATA_and_TRIGGER, DATA en TRIGGER.
Vergelijkingsopties: Met deze optie kan het type bewerking of vergelijking voor elke sonde worden ingesteld.

Interface-opties
De volgende afbeelding toont het tabblad Interface-opties wanneer Interface Monitor of Gemengd type is geselecteerd voor ILA-invoertype:

Interfacetype: leverancier, bibliotheek, naam en versie (VLNV) van de interface die moet worden bewaakt door de ILA-kern.
AXI-MM ID-breedte: Selecteert de ID-breedte van de AXI-interface wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.

AXI-MM Data Breedte: Selecteert de parameters die overeenkomen met slot_Selecteert de Data breedte van de AXI interface wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.
AXI-MM adresbreedte: Selecteert de adresbreedte van de AXI-interface wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.
AXI-MM/Stream Protocol Checker inschakelen: Schakelt AXI4-MM of AXI4-Stream protocol checker in voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM of AXI4-Stream, waar is het slotnummer.

Tellers voor het volgen van transacties inschakelen: Schakelt de mogelijkheid om AXI4-MM-transacties bij te houden in.
Aantal openstaande leestransacties: Specificeert het aantal openstaande leestransacties per ID. De waarde moet gelijk zijn aan of groter zijn dan het aantal uitstaande Leestransacties voor die verbinding.
Aantal uitstaande schrijftransacties: Specificeert het aantal uitstaande schrijftransacties per ID. De waarde moet gelijk zijn aan of groter zijn dan het aantal uitstaande schrijftransacties voor die verbinding.

Bewaak APC-statussignalen: bewaking van APC-statussignalen voor slot inschakelen wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.
Configureer AXI-leesadreskanaal als gegevens: Selecteer leesadreskanaalsignalen voor gegevensopslagdoeleinden voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.
Configureer AXI-leesadreskanaal als trigger: selecteer leesadreskanaalsignalen voor het specificeren van triggervoorwaarde voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.

Configureer AXI-leesdatakanaal als Data: selecteer leesdatakanaalsignalen voor gegevensopslagdoeleinden voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.
Configureer AXI-leesdatakanaal als trigger: selecteer leesdatakanaalsignalen voor het specificeren van triggervoorwaarden voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.
Configureer AXI-schrijfadreskanaal als gegevens: Selecteer schrijfadreskanaalsignalen voor gegevensopslagdoeleinden voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.

Configureer AXI-schrijfadreskanaal als trigger: selecteer schrijfadreskanaalsignalen voor het specificeren van triggervoorwaarden voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.
Configureer AXI-schrijfdatakanaal als Data: Selecteer schrijfdatakanaalsignalen voor gegevensopslagdoeleinden voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.
Configureer AXI-schrijfgegevenskanaal als trigger: selecteer schrijfgegevenskanaalsignalen voor het specificeren van triggervoorwaarde voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.

Configureer AXI-schrijfantwoordkanaal als Data: selecteer schrijfantwoordkanaalsignalen voor gegevensopslagdoeleinden voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.
Configureer AXI-schrijfresponskanaal als trigger: selecteer schrijfresponskanaalsignalen voor het specificeren van de triggervoorwaarde voor slot wanneer de slot_ interfacetype is geconfigureerd als AXI-MM, waar is het slotnummer.
AXI-Stream Tdata-breedte: Selecteert de Tdata-breedte van de AXI-Stream-interface wanneer de slot_ interfacetype is geconfigureerd als AXI-Stream, waar is het slotnummer.

AXI-Stream TID-breedte: Selecteert de TID-breedte van de AXI-Stream-interface wanneer de slot_ interfacetype is geconfigureerd als AXI-Stream, waar is het slotnummer.
AXI-Stream TUSER Breedte: Selecteert de TUSER-breedte van de AXI-Stream-interface wanneer de slot_ interfacetype is geconfigureerd als AXI-Stream, waar is het slotnummer.
AXI-Stream TDEST-breedte: Selecteert de TDEST-breedte van de AXI-Stream-interface wanneer de slot_ interfacetype is geconfigureerd als AXI-Stream, waar is het slotnummer.

Configureer AXIS-signalen als gegevens: Selecteer AXI4-Stream-signalen voor gegevensopslagdoeleinden voor slot
wanneer de slot_ interfacetype is geconfigureerd als AXI-Stream waar is het slotnummer.
Configureer AXIS-signalen als trigger: selecteer AXI4-Stream-signalen om de triggervoorwaarde voor slot op te geven wanneer de slot_ interfacetype is geconfigureerd als AXI-Stream, waar is het slotnummer.
Slot configureren als gegevens en/of trigger: Selecteert niet-AXI-slotsignalen voor het specificeren van triggercondities of voor gegevensopslagdoeleinden of voor beide voor slot wanneer de slot_ interfacetype is geconfigureerd als niet-AXI, waar is het slotnummer.

Opslagopties
De volgende afbeelding toont het tabblad Opslagopties waarop u het opslagdoeltype en de diepte van het te gebruiken geheugen kunt selecteren:

Opslagdoel: Deze parameter wordt gebruikt om het type opslagdoel te selecteren in het vervolgkeuzemenu.

Datadiepte: Deze parameter wordt gebruikt om een geschikte s te selecterenample diepte in het vervolgkeuzemenu.

Geavanceerde opties
De volgende afbeelding toont het tabblad Geavanceerde opties:

AXI4-Stream-interface inschakelen voor handmatige verbinding met AXI Debug Hub: indien ingeschakeld, geeft deze optie een AXIS-interface voor het IP om verbinding te maken met AXI Debug Hub.
Enable Trigger Input Interface: Vink deze optie aan om een optionele trigger-ingangspoort in te schakelen.
Enable Trigger Output Interface: Vink deze optie aan om een optionele trigger-uitgangspoort in te schakelen.

Ingangsleiding Stages: Selecteer het aantal registers dat u wilt toevoegen voor de sonde om de implementatieresultaten te verbeteren. Deze parameter is van toepassing op alle sondes.
Geavanceerde trigger: Vink deze optie aan om de op de machine gebaseerde triggersequencing in te schakelen.

Uitvoergeneratie
Zie voor details de Vivado Design Suite Gebruikershandleiding: Ontwerpen met IP (UG896).

De kern beperken

Vereiste beperkingen
De ILA-kern bevat een XDC file die de juiste valse padbeperkingen bevat om overmatige beperking van synchronisatiepaden van het klokdomein te voorkomen. Er wordt ook verwacht dat het kloksignaal dat is aangesloten op de clk-ingangspoort van de ILA-kern correct is beperkt in uw ontwerp.

Apparaat-, pakket- en snelheidsselecties
Dit gedeelte is niet van toepassing op deze IP-kern.

Klok frequenties
Dit gedeelte is niet van toepassing op deze IP-kern.

Klokbeheer
Dit gedeelte is niet van toepassing op deze IP-kern.
Plaatsing van de klok
Dit gedeelte is niet van toepassing op deze IP-kern.
Bankieren
Dit gedeelte is niet van toepassing op deze IP-kern.

Plaatsing van de zendontvanger
Dit gedeelte is niet van toepassing op deze IP-kern.
I/O-standaard en plaatsing
Dit gedeelte is niet van toepassing op deze IP-kern.

Simulatie

Voor uitgebreide informatie over Vivado®-simulatiecomponenten en informatie over het gebruik van ondersteunde tools van derden, zie de Vivado Design Suite Gebruikershandleiding: Logic Simulation (UG900).

Synthese en implementatie
Voor details over synthese en implementatie, zie de Vivado Design Suite Gebruikershandleiding: Ontwerpen met IP (UG896).

Fouten opsporen

Deze appendix bevat details over bronnen die beschikbaar zijn op de Xilinx® Support website- en foutopsporingstools. Als het IP-adres een licentiesleutel vereist, moet de sleutel worden geverifieerd. De Vivado®-ontwerptools hebben verschillende licentiecontrolepunten voor het doorsturen van gelicentieerde IP door de stroom. Als de licentiecontrole slaagt, kan het IP-adres doorgaan met genereren. Anders stopt de generatie met een fout. Licentiecontrolepunten worden afgedwongen door de volgende tools:

Vivado-synthese

Vivado-implementatie
write_bitstream (Tcl-opdracht)

BELANGRIJK! IP-licentieniveau wordt genegeerd bij checkpoints. De test bevestigt dat er een geldige licentie bestaat. Het controleert het IP-licentieniveau niet.

Hulp zoeken op Xilinx.com

Om te helpen bij het ontwerp- en foutopsporingsproces bij het gebruik van de kern, de Xilinx-ondersteuning web pagina bevat belangrijke bronnen zoals productdocumentatie, release-opmerkingen, antwoordrecords, informatie over bekende problemen en links voor het verkrijgen van verdere productondersteuning. De Xilinx Community Forums zijn ook beschikbaar waar leden kunnen leren, deelnemen, delen en vragen kunnen stellen over Xilinx-oplossingen.

Documentatie
Deze productgids is het hoofddocument dat bij de kern hoort. Deze gids, samen met documentatie met betrekking tot alle producten die helpen bij het ontwerpproces, is te vinden op de Xilinx Support web pagina of met behulp van de Xilinx® Documentation Navigator. Download de Xilinx Documentation Navigator van de downloadpagina. Voor meer informatie over deze tool en de beschikbare functies, opent u na installatie de online help.

Beantwoord Records
Antwoordrecords bevatten informatie over veelvoorkomende problemen, nuttige informatie over het oplossen van deze problemen en alle bekende problemen met een Xilinx-product. Antwoordrecords worden dagelijks gemaakt en onderhouden om ervoor te zorgen dat gebruikers toegang hebben tot de meest nauwkeurige beschikbare informatie. Antwoordrecords voor deze kern kunnen worden gevonden met behulp van het zoekondersteuningsvak op de belangrijkste Xilinx-ondersteuning web bladzijde. Gebruik trefwoorden zoals:

Productnaam
Toolbericht(en)
Samenvatting van het ondervonden probleem

Er is een filterzoekopdracht beschikbaar nadat de resultaten zijn geretourneerd om de resultaten verder te targeten.

Technische ondersteuning
Xilinx biedt technische ondersteuning op de Xilinx Community Forums voor dit LogiCORE™ IP-product wanneer het wordt gebruikt zoals beschreven in de productdocumentatie. Xilinx kan timing, functionaliteit of ondersteuning niet garanderen als u een van de volgende dingen doet:

Implementeer de oplossing in apparaten die niet in de documentatie zijn gedefinieerd.

Pas de oplossing verder aan dan is toegestaan in de productdocumentatie.
Wijzig een gedeelte van het ontwerp met het label NIET WIJZIGEN.

Navigeer naar de Xilinx Community Forums om vragen te stellen.

Aanvullende bronnen en juridische kennisgevingen

Xilinx-bronnen
Zie Xilinx-ondersteuning voor ondersteuningsbronnen zoals antwoorden, documentatie, downloads en forums.

Documentation Navigator en Design Hubs
Xilinx® Documentation Navigator (DocNav) biedt toegang tot Xilinx-documenten, video's en ondersteuningsbronnen, die u kunt filteren en doorzoeken om informatie te vinden. DocNav openen:

• Selecteer vanuit de Vivado® IDE Help → Documentatie en zelfstudies.
• Selecteer in Windows Start → Alle programma's → Xilinx Design Tools → DocNav.
• Typ docnav achter de Linux-opdrachtprompt.

Xilinx Design Hubs bieden koppelingen naar documentatie, geordend op ontwerptaken en andere onderwerpen, die u kunt gebruiken om belangrijke concepten te leren en veelgestelde vragen te beantwoorden. Om toegang te krijgen tot de Design Hubs:

Klik in DocNav op Design Hubs View tabblad.
Op de Xilinx webwebsite, zie de Design Hubs-pagina.

Opmerking: Zie voor meer informatie over DocNav de Documentation Navigator-pagina op de Xilinx webplaats.

Referenties
Deze documenten bevatten aanvullend materiaal dat nuttig is voor deze handleiding:

Vivado Design Suite Gebruikershandleiding: programmeren en debuggen (UG908)

Vivado Design Suite Gebruikershandleiding: Ontwerpen met IP (UG896)
Vivado Design Suite Gebruikershandleiding: IP-subsystemen ontwerpen met behulp van IP Integrator (UG994)
Vivado Design Suite Gebruikershandleiding: Aan de slag (UG910)

Vivado Design Suite Gebruikershandleiding: Logische simulatie (UG900)
Vivado Design Suite Gebruikershandleiding: Implementatie (UG904)
ISE naar Vivado Design Suite Migratiegids (UG911)

AXI Protocol Checker LogiCORE IP Productgids (PG101)
AXI4-Stream Protocol Checker LogiCORE IP Productgids (PG145)

Revisiegeschiedenis
De volgende tabel toont de revisiegeschiedenis voor dit document.

Sectie	Revisiesamenvatting
11 / 23 / 2020-versie 1.1
Eerste release.	n.v.t.

Lees: Belangrijke juridische mededelingen
De informatie die hieronder aan u wordt verstrekt (de "Materialen") wordt uitsluitend verstrekt voor de selectie en het gebruik van Xilinx-producten. Voor zover maximaal toegestaan door de toepasselijke wetgeving: (1) Materialen worden beschikbaar gesteld "AS IS" en met alle fouten, Xilinx WIJST hierbij ALLE GARANTIES EN VOORWAARDEN AF, EXPLICIET, IMPLICIET OF WETTELIJK, INCLUSIEF MAAR NIET BEPERKT TOT GARANTIES VAN VERKOOPBAARHEID, NIET -INBREUK OF GESCHIKTHEID VOOR EEN BEPAALD DOEL; en (2) Xilinx is niet aansprakelijk (hetzij op contract of onrechtmatige daad, inclusief nalatigheid, of onder enige andere aansprakelijkheidstheorie) voor verlies of schade van welke aard dan ook gerelateerd aan, voortvloeiend uit of in verband met de Materialen (inclusief uw gebruik van de Materialen), inclusief voor enige directe, indirecte, speciale, incidentele of gevolgschade (inclusief verlies van gegevens, winst, goodwill of enige vorm van verlies of schade geleden als gevolg van een actie die is ingesteld door een derde partij) zelfs als dergelijke schade of verlies redelijkerwijs voorzienbaar was of Xilinx op de hoogte was gebracht van de mogelijkheid hiervan.

Xilinx aanvaardt geen verplichting om eventuele fouten in de Materialen te corrigeren of om u op de hoogte te stellen van updates van de Materialen of productspecificaties. U mag de Materialen niet reproduceren, wijzigen, verspreiden of openbaar weergeven zonder voorafgaande schriftelijke toestemming. Bepaalde producten zijn onderworpen aan de voorwaarden van de beperkte garantie van Xilinx. Raadpleeg de verkoopvoorwaarden van Xilinx die kunnen worden viewbewerkt op https://www.xilinx.com/legal.htm#tos; IP-kernen kunnen onderhevig zijn aan garantie- en ondersteuningsvoorwaarden die zijn opgenomen in een door Xilinx aan u verstrekte licentie. Xilinx-producten zijn niet ontworpen of bedoeld om faalveilig te zijn of voor gebruik in een toepassing die faalveilige prestaties vereist; u aanvaardt als enige het risico en de aansprakelijkheid voor het gebruik van Xilinx-producten in dergelijke kritieke toepassingen. Raadpleeg de verkoopvoorwaarden van Xilinx die kunnen worden viewbewerkt op https://www.xilinx.com/legal.htm#tos.
Dit document bevat voorlopige informatie en kan zonder voorafgaande kennisgeving worden gewijzigd. De hierin verstrekte informatie heeft betrekking op producten en/of diensten die nog niet beschikbaar zijn voor verkoop, en wordt uitsluitend verstrekt voor informatieve doeleinden en is niet bedoeld, of moet worden geïnterpreteerd, als een aanbod tot verkoop of poging tot commercialisering van de producten en/of diensten waarnaar wordt verwezen hierin.

AUTOMOTIVE TOEPASSINGEN DISCLAIMER
AUTOMOBIELPRODUCTEN (GEÏDENTIFICEERD ALS "XA" IN HET ONDERDEELNUMMER) KRIJGEN GEEN GARANTIE VOOR GEBRUIK BIJ HET INSTALLEREN VAN AIRBAGS OF VOOR GEBRUIK IN TOEPASSINGEN DIE DE CONTROLE OVER EEN VOERTUIG BEÏNVLOEDEN ("VEILIGHEIDSTOEPASSING") TENZIJ ER EEN VEILIGHEIDSCONCEPT OF REDUNDANTIEFUNCTIE CONSISTENTIE IS MET DE ISO 26262 AUTOMOTIVE VEILIGHEIDSSTANDAARD ("VEILIGHEIDSONTWERP"). KLANTEN MOETEN, VOORDAT SYSTEMEN WAARIN PRODUCTEN ZIJN GEBRUIKT OF VERSPREID, DERGELIJKE SYSTEMEN GRONDIG TESTEN VOOR VEILIGHEIDSDOELEINDEN. GEBRUIK VAN PRODUCTEN IN EEN VEILIGHEIDSTOEPASSING ZONDER VEILIGHEIDSONTWERP IS VOLLEDIG VOOR RISICO VAN DE KLANT, ENKEL ONDERHEVIG AAN TOEPASSELIJKE WET- EN REGELGEVING BETREFFENDE BEPERKINGEN VAN PRODUCTAANSPRAKELIJKHEID.
Copyright 2020 Xilinx, Inc. Xilinx, het Xilinx-logo, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq en andere aangewezen merken die hierin zijn opgenomen, zijn handelsmerken van Xilinx in de Verenigde Staten en andere landen. Alle andere handelsmerken zijn het eigendom van hun respectieve eigenaars.PG357 (v1.1) 23 november 2020, ILA met AXI4-Stream Interface v1.1
PDF-download: Xilinx AXI4-Stream Integrated Logic Analyzer-gids

Referenties

Gebruiksaanwijzing