מדריך לניתוח לוגיקה משולב Xilinx AXI4-Stream

Integrated Logic Analyzer (ILA) עם ליבת ממשק AXI4-Stream הוא מנתח לוגי להתאמה אישית שניתן להשתמש בו כדי לנטר את האותות והממשקים הפנימיים של עיצוב. ליבת ה-ILA כוללת תכונות מתקדמות רבות של מנתחי לוגיקה מודרניים, כולל משוואות טריגר בוליאני וטריגרים למעבר קצה. הליבה מציעה גם יכולת ניפוי באגים וניטור ממשק יחד עם בדיקת פרוטוקולים עבור AXI ו-AXI4-Stream ממופי זיכרון. מכיוון שליבת ILA היא סינכרונית לתכנון המנוטר, כל אילוצי השעון העיצוביים המוחלים על העיצוב שלך מוחלים גם על רכיבי ליבת ה-ILA. כדי לנפות באגים בממשקים בתוך עיצוב, יש להוסיף ILA IP לעיצוב בלוק באינטגרטור Vivado® IP. באופן דומה, ניתן להפעיל אפשרות בדיקת פרוטוקול AXI4/AXI4-Stream עבור ILA IP באינטגרטור ה-IP. לאחר מכן ניתן להציג הפרות פרוטוקול בצורת הגל viewהוא של מנתח הלוגיקה של Vivado.

תכונות

מספר יציאות בדיקה ורוחב בדיקה הניתן לבחירת המשתמש.

יעדי אחסון הניתנים לבחירה על ידי המשתמש, כגון חסימת RAM ו-UltraRAM
ניתן לשלב מספר יציאות בדיקה למצב טריגר יחיד.

חריצי AXI הניתנים לבחירה על-ידי המשתמש לניפוי באגים בממשקי AXI בעיצוב.
אפשרויות הניתנות להגדרה עבור ממשקי AXI, כולל סוגי ממשקים ועקבותample depth.

מאפיין נתונים וטריגר עבור בדיקות.
מספר השוואות והרוחב עבור כל בדיקה ויציאות בודדות בתוך ממשקים.

ממשקי הפעלה צולבים של קלט/פלט.
צנרת ניתנת להגדרה עבור בדיקות קלט.

בדיקת פרוטוקול AXI4-MM ו-AXI4-Stream.

למידע נוסף על ליבת ILA, עיין במדריך למשתמש של Vivado Design Suite: תכנות וניפוי באגים (UG908).

עובדות IP

טבלת העובדות של LogiCORE™ IP
מפרט ליבה
משפחת מכשירים נתמכים1	Versal™ ACAP
ממשקי משתמש נתמכים	תקן IEEE 1149.1 - JTAG
מסופק עם Core
לְעַצֵב Files	RTL
Example Design	Verilog
ספסל מבחן	לא מסופק
אילוצים File	אילוצי עיצוב של Xilinx® (XDC)
מודל סימולציה	לא מסופק
מנהל התקן S/W נתמך	לא
נבדקו זרימות עיצוב2
כניסה עיצובית	Vivado® Design Suite
הַדמָיָה	עבור סימולטורים נתמכים, ראה את Xilinx Design Tools: מדריך הערות שחרור.
סִינתֶזָה	סינתזה של Vivado
תְמִיכָה
כל יומני השינויים של Vivado IP	יומני שינויים ראשיים של Vivado IP: 72775
תמיכת Xilinx web עַמוּד
הערות: 1. לרשימה מלאה של מכשירים נתמכים, עיין בקטלוג Vivado® IP. 2. לגירסאות הנתמכות של הכלים, ראה את Xilinx Design Tools: מדריך הערות שחרור.

מֵעַלview

ניווט תוכן לפי תהליך עיצוב
התיעוד של Xilinx® מאורגן סביב קבוצה של תהליכי עיצוב סטנדרטיים כדי לעזור לך למצוא תוכן רלוונטי למשימת הפיתוח הנוכחית שלך. מסמך זה מכסה את תהליכי התכנון הבאים:

פיתוח חומרה, IP ופלטפורמה: יצירת בלוקים של PL IP עבור פלטפורמת החומרה, יצירת גרעיני PL, סימולציה תפקודית של תת-מערכת, והערכת התזמון של Vivado, השימוש במשאבים וסגירת החשמל. כרוך גם בפיתוח פלטפורמת החומרה לשילוב מערכות. נושאים במסמך זה החלים על תהליך עיצוב זה כוללים:
תיאורי נמל

שעון ואיפוס
התאמה אישית ויצירת הליבה

Core Overview
אותות וממשקים בעיצוב FPGA מחוברים לבדיקה ILA וכניסות חריצים. האותות והממשקים הללו, המחוברים לכניסות הבדיקה והחריץ בהתאמה, הם sampled במהירויות עיצוב ומאוחסנים באמצעות זיכרון RAM בלוק על שבב. אותות וממשקים בעיצוב Versal™ ACAP מחוברים לכניסות ה-ILA והחריץ. האותות והממשקים המצורפים הללו הם sampמובל במהירויות עיצוב באמצעות כניסת שעון הליבה ומאוחסן בזיכרונות RAM על-שבב בלוק. פרמטרי הליבה מציינים את הדברים הבאים:

מספר בדיקות (עד 512) ורוחב בדיקה (1 עד 1024).

מספר משבצות ואפשרויות ממשק.
עקבות סample depth.

נתונים ו/או מאפיין טריגר עבור בדיקות.
מספר המשווים עבור כל בדיקה.

התקשורת עם ליבת ה-ILA מתנהלת באמצעות מופע של AXI Debug Hub שמתחבר לליבת ה-IP של הבקרה, הממשק והעיבוד (CIPS).

לאחר טעינת העיצוב לתוך Versal ACAP, השתמש בתוכנת ה-Vivado® logic analyzer כדי להגדיר אירוע טריגר למדידת ILA. לאחר שהטריגר מתרחש, ה-sampהמאגר ממולא ומועלה לתוך מנתח הלוגיקה של Vivado. אתה יכול view נתונים אלה באמצעות חלון צורת הגל. הבדיקה סampפונקציונליות le ו-trigger מיושמת באזור ההיגיון הניתן לתכנות. זיכרון RAM או UltraRAM בלוק על-שבב מבוסס על יעד האחסון שבחרת במהלך ההתאמה האישית המאחסן את הנתונים עד להעלאתם על ידי התוכנה. אין צורך בקלט או פלט של המשתמש כדי להפעיל אירועים, לכידת נתונים או לתקשר עם ליבת ILA. ליבת ILA מסוגלת לנטר אותות ברמת הממשק, היא יכולה להעביר מידע ברמת העסקה כגון העסקאות הבולטים עבור ממשקי AXI4.

ILA Probe Trigger Comparator
כל כניסת בדיקה מחוברת למשווה טריגר המסוגל לבצע פעולות שונות. בזמן ריצה ניתן להגדיר את המשווה לבצע השוואות = או !=. זה כולל דפוסי רמה תואמים, כגון X0XX101. זה כולל גם זיהוי מעברי קצה כגון קצה עולה (R), קצה נופל (F), קצה אחד (B), או ללא מעבר (N). משווה הטריגר יכול לבצע השוואות מורכבות יותר, כולל >, <, ≥ ו- ≤.

חָשׁוּב! המשווה מוגדר בזמן ריצה דרך מנתח הלוגיקה של Vivado®.

מצב טריגר של ILA
מצב הטריגר הוא תוצאה של חישוב בוליאני של "AND" או "OR" של כל אחת מתוצאות השוואת הטריגר של ILA. באמצעות מנתח הלוגיקה של Vivado®, אתה בוחר אם "ו" לבצע בדיקה להפעיל בדיקות השוואה או "או" אותן. ההגדרה "AND" גורמת לאירוע טריגר כאשר כל השוואות הבדיקה של ILA מתקיימות. ההגדרה "OR" גורמת לאירוע טריגר כאשר כל אחת מהשוואות הבדיקה של ILA מתקיימת. מצב הטריגר הוא אירוע הטריגר המשמש למדידת עקבות ILA.

יישומים

ליבת ILA מיועדת לשימוש באפליקציה הדורשת אימות או איתור באגים באמצעות Vivado®. האיור הבא מציג כתיבה וקריאת ליבת CIPS IP מבקר ה-RAM בלוק AXI דרך רשת AXI על שבב (NoC). ליבת ILA מחוברת לרשת הממשק בין בקר ה-RAM AXI NoC ו-AXI block RAM כדי לנטר את עסקת ה-AXI4 במנהל החומרה.

רישוי והזמנה
מודול IP זה של Xilinx® LogiCORE™ מסופק ללא עלות נוספת עם ה- Xilinx Vivado® Design Suite תחת התנאים של רישיון משתמש הקצה של Xilinx.
פֶּתֶק: כדי לוודא שאתה צריך רישיון, בדוק את העמודה רישיון בקטלוג ה-IP. כלול פירושו שרישיון כלול בחבילת Vivado® Design Suite; רכישה פירושה שעליך לרכוש רישיון כדי להשתמש בליבה. מידע על מודולי IP אחרים של Xilinx® LogiCORE™ זמין בדף הקניין הרוחני של Xilinx. למידע על תמחור וזמינות של מודולים וכלים אחרים של Xilinx LogiCORE IP, צור קשר עם נציג המכירות המקומי של Xilinx.

מפרט מוצר

תיאורי נמל
הטבלאות הבאות מספקות פרטים על היציאות והפרמטרים של ILA.
נמלי ILA

טבלה 1: נמלי ILA
שם הנמל	I/O	תֵאוּר
קלק	I	שעון עיצוב שעונים על כל ההיגיון של ההדק והאחסון.
בְּדִיקָה [ – 1:0]	I	כניסת יציאת בדיקה. מספר יציאת הבדיקה הוא בטווח שבין 0 ל 511. רוחב יציאת הבדיקה (מסומן על ידי ) הוא בטווח של 1 עד 1024. עליך להכריז על יציאה זו כווקטור. עבור יציאת 1-bit, השתמש ב-probe [0:0].
trig_out	O	ניתן ליצור את יציאת trig_out ממצב ההדק או מיציאת trig_in חיצונית. יש בקרת זמן ריצה מה-Logic Analyzer כדי לעבור בין מצב טריגר לבין trig_in כדי להניע את trig_out.
trig_in	I	יציאת טריגר קלט המשמשת במערכת מבוססת תהליך עבור Embedded Cross Trigger. ניתן לחבר ל-ILA אחר כדי ליצור טריגר מדורג.
חָרִיץ_ _	I	ממשק חריץ. סוג הממשק נוצר באופן דינמי על סמך החריץ_ _ פרמטר סוג הממשק. היציאות הבודדות בתוך הממשקים זמינות לניטור במנהל החומרה.
trig_out_ack	I	אישור ל-trig_out.
trig_in_ack	O	אישור ל- trig_in.
לאפס	I	סוג קלט ILA כאשר הוא מוגדר ל'צג ממשק', יציאה זו צריכה להיות אותו אות איפוס המסונכרן ללוגיקה העיצובית המחוברת לחריץ_ _ נמלים של ליבת ILA.
S_AXIS	I/O	יציאה אופציונלית. משמש לחיבור ידני עם ליבת AXI Debug Hub כאשר 'אפשר AXI4- Stream Interface for Manul Connection to AXI Debug Hub' נבחר ב'אפשרויות מתקדמות'.
M_AXIS	I/O	יציאה אופציונלית. משמש לחיבור ידני עם ליבת AXI Debug Hub כאשר 'אפשר AXI4- Stream Interface עבור חיבור ידני ל-AXI Debug Hub' נבחר ב'אפשרויות מתקדמות'.

טבלה 1: נמלי ILA (המשך)
שם הנמל	I/O	תֵאוּר
aresetn	I	יציאה אופציונלית. משמש לחיבור ידני עם ליבת AXI Debug Hub כאשר 'אפשר AXI4- Stream Interface עבור חיבור ידני ל-AXI Debug Hub' נבחר ב'אפשרויות מתקדמות'. יציאה זו צריכה להיות סינכרונית עם יציאת האיפוס של AXI Debug Hub.
aclk	I	יציאה אופציונלית. משמש לחיבור ידני עם ליבת AXI Debug Hub כאשר 'אפשר AXI4- Stream Interface עבור חיבור ידני ל-AXI Debug Hub' נבחר ב'אפשרויות מתקדמות'. יציאה זו צריכה להיות סינכרונית עם יציאת השעון של AXI Debug Hub.

פרמטרים של ILA

טבלה 2: פרמטרים של ILA
פָּרָמֶטֶר	מותר ערכים	ערכי ברירת מחדל	תֵאוּר
שם רכיב	מחרוזת עם A–Z, 0–9 ו-_ (קו תחתון)	ila_0	שם הרכיב המוצג.
C_NUM_OF_PROBES	1–512	1	מספר יציאות בדיקה של ILA.
C_MEMORY_TYPE	0, 1	0	יעד אחסון עבור הנתונים שנלכדו. 0 מתאים לבלוק RAM ו-1 מתאים ל-UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	עומק חיץ אחסון בדיקה. מספר זה מייצג את המספר המרבי של samples שניתן לאחסן בזמן ריצה עבור כל קלט בדיקה.
C_PROBE _רוֹחַב	1–1024	1	רוחב יציאת הבדיקה . איפה האם יציאת הבדיקה בעלת ערך מ-0 עד 1,023.
C_TRIGOUT_EN	נכון/לא נכון	שֶׁקֶר	מאפשר את פונקציונליות ההפעלה. נעשה שימוש ביציאות trig_out ו-trig_out_ack.
C_TRIGIN_EN	נכון/לא נכון	שֶׁקֶר	מאפשר את ההדק בפונקציונליות. נעשה שימוש ביציאות trig_in ו-trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	הוסף פלופים נוספים ליציאות הבדיקה. פרמטר אחד חל על כל יציאות הבדיקה.
ALL_PROBE_SAME_MU	נכון/לא נכון	נָכוֹן	זה מאלץ את אותן יחידות השוואת ערך (יחידות התאמה) לכל הבדיקות.
C_PROBE _MU_CNT	1–16	1	מספר יחידות השוואת ערך (התאמה) לכל בדיקה. זה תקף רק אם ALL_PROBE_SAME_MU הוא FALSE.
C_PROBE _סוּג	DATA ו-TRIGGER, TRIGGER, DATA	DATA ו-TRIGGER	כדי לבחור בדיקה שנבחרה לציון מצב ההפעלה או למטרת אחסון נתונים או עבור שניהם.
C_ADV_TRIGGER	נכון/לא נכון	שֶׁקֶר	מפעיל את אפשרות ההפעלה מראש. זה מאפשר מכונת מצב טריגר ותוכל לכתוב רצף טריגר משלך ב-Vivado Logic Analyzer.

טבלה 2: פרמטרים של ILA (המשך)
פָּרָמֶטֶר	מותר ערכים	ערכי ברירת מחדל	תֵאוּר
C_NUM_MONITOR_SLOTS	1-11	1	מספר חריצי ממשק.
הערות: 1. המספר המרבי של יחידות ערך השוואה (התאמה) מוגבל ל-1,024. עבור הטריגר הבסיסי (C_ADV_TRIGGER = FALSE), לכל בדיקה יש יחידת השוואה אחת (כמו בגרסה הקודמת). אבל עבור אפשרות ההפעלה המקדימה (C_ADV_TRIGGER = TRUE), פירוש הדבר שהבדיקות הבודדות עדיין יכולות לקבל בחירה אפשרית של מספר יחידות ערכי השוואה מאחד עד ארבע. אבל כל יחידות ערך ההשוואה לא יעלו על יותר מ-1,024. זה אומר שאם אתה צריך ארבע יחידות השוואה לכל בדיקה אז אתה רשאי להשתמש רק ב-256 בדיקות.

עיצוב עם הליבה

סעיף זה כולל הנחיות ומידע נוסף כדי להקל על עיצוב עם הליבה.

שעון
יציאת הקלט clk היא השעון המשמש את ליבת ה-ILA לרישום ערכי הבדיקה. לקבלת התוצאות הטובות ביותר, זה צריך להיות אותו אות שעון שהוא סינכרוני ללוגיקה העיצובית המחוברת ליציאות הבדיקה של ליבת ה-ILA. בעת חיבור ידני עם AXI Debug Hub, אות aclk צריך להיות סינכרוני ליציאת כניסת השעון של AXI Debug Hub.

מאפס
כאשר אתה מגדיר סוג קלט ILA לצג ממשק, יציאת האיפוס צריכה להיות אותו אות איפוס שהוא סינכרוני ללוגיקת התכנון שהממשק שלו מחובר אליו
חָרִיץ_ _ נמל ליבת ILA. לחיבור ידני עם ליבת AXI Debug Hub, היציאה הנוכחית צריכה להיות סינכרונית עם יציאת האיפוס של ליבת AXI Debug Hub.

עיצוב שלבי זרימה
סעיף זה מתאר התאמה אישית ויצירת הליבה, הגבלת הליבה ואת שלבי הסימולציה, הסינתזה והיישום הספציפיים לליבה IP זו. מידע מפורט יותר על זרימות העיצוב הסטנדרטיות של Vivado® ועל אינטגרטור ה-IP ניתן למצוא במדריכים הבאים למשתמש של Vivado Design Suite:

מדריך למשתמש של Vivado Design Suite: עיצוב תת-מערכות IP באמצעות אינטגרטור IP (UG994)
מדריך למשתמש של Vivado Design Suite: עיצוב עם IP (UG896)
מדריך למשתמש של Vivado Design Suite: תחילת העבודה (UG910)
מדריך למשתמש של Vivado Design Suite: סימולציה לוגית (UG900)

התאמה אישית ויצירת הליבה

סעיף זה כולל מידע על שימוש בכלים של Xilinx® להתאמה אישית ויצירת הליבה בחבילת העיצוב של Vivado®. אם אתה מבצע התאמה אישית ומייצר את הליבה באינטגרטור Vivado IP, עיין במדריך למשתמש של Vivado Design Suite: עיצוב תתי מערכות IP באמצעות אינטגרטור IP (UG994) לקבלת מידע מפורט. אינטגרטור IP עשוי לחשב אוטומטית ערכי תצורה מסוימים בעת אימות או יצירת העיצוב. כדי לבדוק אם הערכים אכן משתנים, עיין בתיאור הפרמטר בפרק זה. ל view את ערך הפרמטר, הפעל את הפקודה validate_bd_design במסוף Tcl. אתה יכול להתאים אישית את ה-IP לשימוש בעיצוב שלך על-ידי ציון ערכים עבור הפרמטרים השונים המשויכים לליבת ה-IP באמצעות השלבים הבאים:

בחר את ה-IP מקטלוג ה-IP.
לחץ פעמיים על ה-IP שנבחר או בחר בפקודה Customize IP מסרגל הכלים או לחץ לחיצה ימנית על התפריט.

לפרטים, עיין במדריך למשתמש של Vivado Design Suite: Designing with IP (UG896) וב-Vivado Design Suite User Guide: Getting Started (UG910). הדמויות בפרק זה הן איורים של ה-Vivado IDE. הפריסה המתוארת כאן עשויה להשתנות מהגרסה הנוכחית.

כדי לגשת לליבה, בצע את הפעולות הבאות:

פתח פרויקט על ידי בחירה File לאחר מכן פתח פרויקט או צור פרויקט חדש על ידי בחירה File ואז פרויקט חדש ב-Vivado.
פתח את קטלוג ה-IP ונווט לכל אחת מהטקסונומיות.

לחץ פעמיים על ILA כדי להעלות את שם הליבה Vivado IDE.

לוח אפשרויות כללי
האיור הבא מציג את הכרטיסייה 'אפשרויות כלליות' בהגדרה Native המאפשרת לך לציין את האפשרויות:

האיור הבא מציג את הכרטיסייה 'אפשרויות כלליות' בהגדרת AXI המאפשרת לך לציין את האפשרויות:

שם רכיב: השתמש בשדה טקסט זה כדי לספק שם מודול ייחודי לליבה של ILA.

סוג קלט ILA: אפשרות זו מציינת איזה סוג של ממשק או אות ILA צריך לבצע ניפוי באגים. נכון לעכשיו, הערכים של פרמטר זה הם "בדיקות מקוריות", "צג ממשק" ו"מעורב".
מספר בדיקות: השתמש בשדה טקסט זה כדי לבחור את מספר יציאות הבדיקה בליבת ILA. הטווח התקף בשימוש ב-Vivado® IDE הוא 1 עד 64. אם אתה צריך יותר מ-64 יציאות בדיקה, עליך להשתמש בזרימת הפקודה Tcl כדי ליצור את ליבת ILA.
מספר חריצי ממשק (זמין רק בסוג ממשק צג ובסוג מעורב): אפשרות זו מאפשרת לבחור את מספר חריצי ממשק AXI שיש לחבר ל-ILA.

אותו מספר של השוואות עבור כל יציאות הבדיקה: ניתן להגדיר את מספר ההשוואות לכל בדיקה בלוח זה. ניתן להפעיל את אותו מספר משווים עבור כל הבדיקות על ידי בחירה.

לוחות יציאות בדיקה
האיור הבא מציג את הכרטיסייה יציאות בדיקה המאפשרת לך לציין הגדרות:

לוח יציאת בדיקה: ניתן להגדיר את הרוחב של כל יציאת בדיקה בלוחות יציאת הבדיקה. לכל פאנל יציאות בדיקה יש עד שבע יציאות.
רוחב בדיקה: ניתן לציין את הרוחב של כל יציאת בדיקה. הטווח החוקי הוא 1 עד 1024.
מספר משווים: אפשרות זו מופעלת רק כאשר האפשרות "אותו מספר משווים עבור כל יציאות הבדיקה" מושבתת. ניתן להגדיר משווה עבור כל בדיקה בטווח 1 עד 16.

נתונים ו/או טריגר: ניתן להגדיר סוג בדיקה עבור כל בדיקה באמצעות אפשרות זו. האפשרויות התקפות הן DATA_and_TRIGGER, DATA ו-TRIGGER.
אפשרויות השוואה: ניתן להגדיר את סוג הפעולה או ההשוואה עבור כל בדיקה באמצעות אפשרות זו.

אפשרויות ממשק
האיור הבא מציג את הכרטיסייה אפשרויות ממשק כאשר צג ממשק או סוג מעורב נבחר עבור סוג קלט ILA:

סוג ממשק: ספק, ספריה, שם וגרסה (VLNV) של הממשק שיש לנטר על ידי ליבת ILA.
AXI-MM ID Width: בוחר את רוחב המזהה של ממשק AXI כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.

AXI-MM Data Width: בוחר את הפרמטרים המתאימים לחריץ_בוחר את רוחב הנתונים של ממשק AXI כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.
AXI-MM Address Width: בוחר את רוחב הכתובת של ממשק AXI כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.
הפעלת AXI-MM/Stream Protocol Checker: הפעלת בודק פרוטוקול AXI4-MM או AXI4-Stream עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM או AXI4-Stream, שם הוא מספר המשבצת.

הפעל מוני מעקב אחר עסקאות: מאפשר יכולת מעקב אחר עסקאות AXI4-MM.
מספר עסקאות קריאה מתקיימות: מציין את מספר עסקאות הקריאה המתקיימות לכל מזהה. הערך צריך להיות שווה או גדול ממספר עסקאות הקריאה המתקיימות עבור חיבור זה.
מספר עסקאות כתיבה שטרם עומדות: מציין את מספר עסקאות הכתיבה המתקיימות לכל מזהה. הערך צריך להיות שווה או גדול ממספר תנועות הכתיבה המתקיימות עבור חיבור זה.

ניטור אותות מצב APC: אפשר ניטור של אותות מצב APC עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.
הגדר את ערוץ הכתובת לקריאה של AXI כנתונים: בחר אותות של ערוץ כתובת קריאה למטרת אחסון נתונים עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.
הגדר את ערוץ הכתובת לקריאה של AXI בתור טריגר: בחר אותות ערוץ כתובת קריאה לציון מצב ההדק עבור החריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.

הגדר ערוץ קריאת נתונים של AXI כנתונים: בחר אותות ערוץ נתונים קריאה למטרות אחסון נתונים עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.
הגדר ערוץ קריאת נתונים של AXI כטריגר: בחר אותות של ערוץ נתונים קריאה לציון תנאי טריגר עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.
הגדר את ערוץ הכתובת לכתובת AXI כנתונים: בחר את אותות ערוץ הכתובת לכתיבה למטרת אחסון נתונים עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.

הגדר את ערוץ הכתובת לכתובת AXI בתור טריגר: בחר אותות ערוץ לכתובת לכתוב לציון תנאי טריגר עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.
הגדר ערוץ כתיבה של AXI כנתונים: בחר אותות כתיבה של ערוץ נתונים למטרת אחסון נתונים עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.
הגדר ערוץ כתיבה של AXI כטריגר: בחר אותות ערוץ כתיבה לציון מצב ההפעלה עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.

קבע את התצורה של ערוץ תגובת כתיבה של AXI כנתונים: בחר אותות ערוץ כתיבת תגובה למטרות אחסון נתונים עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.
קבע את התצורה של ערוץ תגובת כתיבה של AXI כטריגר: בחר אותות ערוץ תגובת כתיבה לציון מצב ההדק עבור החריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-MM, שבו הוא מספר המשבצת.
AXI-Stream Tdata Width: בוחר את רוחב Tdata של ממשק AXI-Stream כאשר חריץ_ סוג הממשק מוגדר כ-AXI-Stream, שבו הוא מספר המשבצת.

AXI-Stream TID Width: בוחר את רוחב ה-TID של ממשק AXI-Stream כאשר החריץ_ סוג הממשק מוגדר כ-AXI-Stream, שבו הוא מספר המשבצת.
AXI-Stream TUSER Width: בוחר את רוחב TUSER של ממשק AXI-Stream כאשר החריץ_ סוג הממשק מוגדר כ-AXI-Stream, שבו הוא מספר המשבצת.
AXI-Stream TDEST Width: בוחר את רוחב TDEST של ממשק AXI-Stream כאשר החריץ_ סוג הממשק מוגדר כ-AXI-Stream, שבו הוא מספר המשבצת.

הגדר אותות AXIS כנתונים: בחר אותות AXI4-Stream למטרת אחסון נתונים עבור חריץ
כאשר החריץ_ סוג הממשק מוגדר כ-AXI-Stream שבו הוא מספר המשבצת.
הגדר את אותות AXIS כטריגר: בחר את אותות AXI4-Stream לציון מצב ההדק עבור החריץ כאשר החריץ_ סוג הממשק מוגדר כ-AXI-Stream, שבו הוא מספר המשבצת.
הגדר חריץ כנתונים ו/או טריגר: בוחר אותות חריץ שאינם AXI לציון מצב ההדק או למטרת אחסון נתונים או עבור שניהם עבור חריץ כאשר החריץ_ סוג הממשק מוגדר כלא-AXI, כאשר הוא מספר המשבצת.

אפשרויות אחסון
האיור הבא מציג את הכרטיסייה אפשרויות אחסון המאפשרת לך לבחור את סוג יעד האחסון ואת עומק הזיכרון שבו יש להשתמש:

יעד אחסון: פרמטר זה משמש לבחירת סוג יעד האחסון מהתפריט הנפתח.

עומק נתונים: פרמטר זה משמש לבחירת s מתאיםample depth מהתפריט הנפתח.

אפשרויות מתקדמות
האיור הבא מציג את הכרטיסייה 'אפשרויות מתקדמות':

אפשר ממשק AXI4-Stream עבור חיבור ידני ל-AXI Debug Hub: כאשר היא מופעלת, אפשרות זו מעניקה ממשק AXIS עבור ה-IP להתחבר ל-AXI Debug Hub.
הפעל ממשק קלט טריגר: סמן אפשרות זו כדי להפעיל יציאת קלט הפעלה אופציונלית.
הפעל ממשק פלט טריגר: סמן אפשרות זו כדי להפעיל יציאת פלט טריגר אופציונלית.

צינור כניסה Stages: בחר את מספר האוגרים שברצונך להוסיף עבור הבדיקה כדי לשפר את תוצאות היישום. פרמטר זה חל על כל הבדיקות.
טריגר מתקדם: סמן כדי להפעיל את רצף ההדק המבוסס על מכונה.

יצירת פלט
לפרטים, עיין במדריך למשתמש של Vivado Design Suite: עיצוב עם IP (UG896).

הגבלת הליבה

אילוצים נדרשים
ליבת ILA כוללת XDC file שמכיל אילוצי נתיב שווא מתאימים כדי למנוע מגבלה יתרה של חציית נתיבי סנכרון של תחום שעון. כמו כן, צפוי שאות השעון המחובר ליציאת הקלט clk של ליבת ILA מוגבל כהלכה בעיצוב שלך.

בחירת דרגות מכשיר, חבילה ומהירות
סעיף זה אינו חל על ליבת IP זו.

תדרי שעון
סעיף זה אינו חל על ליבת IP זו.

ניהול שעון
סעיף זה אינו חל על ליבת IP זו.
מיקום שעון
סעיף זה אינו חל על ליבת IP זו.
בַּנקָאוּת
סעיף זה אינו חל על ליבת IP זו.

מיקום מקלט משדר
סעיף זה אינו חל על ליבת IP זו.
תקן קלט/פלט ומיקום
סעיף זה אינו חל על ליבת IP זו.

הַדמָיָה

למידע מקיף על רכיבי הדמיית Vivado®, כמו גם מידע על שימוש בכלים נתמכים של צד שלישי, עיין במדריך למשתמש של Vivado Design Suite: Logic Simulation (UG900).

סינתזה ויישום
לפרטים על סינתזה והטמעה, עיין במדריך למשתמש של Vivado Design Suite: עיצוב עם IP (UG896).

איתור באגים

נספח זה כולל פרטים על משאבים הזמינים בתמיכה של Xilinx® webאתר וכלי ניפוי באגים. אם ה-IP דורש מפתח רישיון, יש לאמת את המפתח. לכלי העיצוב של Vivado® יש מספר נקודות ביקורת של רישיון להעברת IP מורשה דרך הזרימה. אם בדיקת הרישיון תצליח, ה-IP יכול להמשיך ביצירת. אחרת, הדור נעצר עם שגיאה. מחסומי רישיון נאכפים על ידי הכלים הבאים:

סינתזה של Vivado

יישום Vivado
write_bitstream (פקודה Tcl)

חָשׁוּב! מתעלמים מרמת רישיון ה-IP בנקודות הבידוק. הבדיקה מאשרת שקיים רישיון תקף. זה לא בודק את רמת רישיון ה-IP.

מציאת עזרה באתר Xilinx.com

כדי לסייע בתהליך התכנון והניפוי באגים בעת שימוש בליבה, התמיכה של Xilinx web הדף מכיל משאבים מרכזיים כגון תיעוד מוצר, הערות שחרור, רשומות תשובות, מידע על בעיות ידועות וקישורים לקבלת תמיכה נוספת במוצר. הפורומים הקהילתיים של Xilinx זמינים גם שבהם חברים יכולים ללמוד, להשתתף, לשתף ולשאול שאלות על פתרונות Xilinx.

תיעוד
מדריך מוצר זה הוא המסמך הראשי המשויך לליבה. מדריך זה, יחד עם תיעוד הקשור לכל המוצרים המסייעים בתהליך העיצוב, ניתן למצוא בתמיכה של Xilinx web עמוד או על ידי שימוש ב- Xilinx® Documentation Navigator. הורד את Xilinx Documentation Navigator מדף ההורדות. למידע נוסף על כלי זה ועל התכונות הזמינות, פתח את העזרה המקוונת לאחר ההתקנה.

תשובה רשומות
רשומות תשובות כוללות מידע על בעיות נפוצות, מידע מועיל כיצד לפתור בעיות אלו וכל בעיה ידועה במוצר של Xilinx. רשומות תשובות נוצרות ומתוחזקות מדי יום כדי להבטיח שלמשתמשים תהיה גישה למידע המדויק ביותר הזמין. ניתן לאתר את רשומות התשובות עבור ליבה זו באמצעות תיבת תמיכה בחיפוש בתמיכה הראשית של Xilinx web עמוד. כדי למקסם את תוצאות החיפוש שלך, השתמש במילות מפתח כגון:

שם המוצר
הודעת הכלי
סיכום הבעיה שנתקלה בה

חיפוש מסנן זמין לאחר החזרת התוצאות כדי למקד עוד יותר את התוצאות.

תמיכה טכנית
Xilinx מספקת תמיכה טכנית בפורומי הקהילה של Xilinx עבור מוצר IP זה של LogiCORE™ כאשר נעשה בו שימוש כמתואר בתיעוד המוצר. Xilinx לא יכולה להבטיח תזמון, פונקציונליות או תמיכה אם תבצע אחת מהפעולות הבאות:

הטמעת הפתרון במכשירים שאינם מוגדרים בתיעוד.

התאם אישית את הפתרון מעבר למותר בתיעוד המוצר.
שנה כל חלק בעיצוב שכותרתו אל תשנה.

כדי לשאול שאלות, נווט אל פורומי הקהילה של Xilinx.

משאבים נוספים והודעות משפטיות

משאבי Xilinx
למשאבי תמיכה כגון תשובות, תיעוד, הורדות ופורומים, ראה תמיכת Xilinx.

ניווט תיעוד ומרכזי עיצוב
Xilinx® Documentation Navigator (DocNav) מספק גישה למסמכים, סרטונים ומשאבי תמיכה של Xilinx, אותם תוכל לסנן ולחפש כדי למצוא מידע. כדי לפתוח את DocNav:

• מה-Vivado® IDE, בחר עזרה ← תיעוד והדרכות.
• ב-Windows, בחר התחל ← כל התוכניות ← Xilinx Design Tools ← DocNav.
• בשורת הפקודה של Linux, הזן docnav.

Xilinx Design Hubs מספקים קישורים לתיעוד המאורגן לפי משימות עיצוב ונושאים אחרים, שבהם אתה יכול להשתמש כדי ללמוד מושגי מפתח ולהתייחס לשאלות נפוצות. כדי לגשת למרכזי העיצוב:

ב-DocNav, לחץ על רכזות העיצוב View לשונית.
על ה- Xilinx webאתר, עיין בדף Design Hubs.

פֶּתֶק: למידע נוסף על DocNav, עיין בדף Documentation Navigator ב- Xilinx webאֲתַר.

הפניות
מסמכים אלה מספקים חומר משלים שימושי עם מדריך זה:

מדריך למשתמש של Vivado Design Suite: תכנות וניפוי באגים (UG908)

מדריך למשתמש של Vivado Design Suite: עיצוב עם IP (UG896)
מדריך למשתמש של Vivado Design Suite: עיצוב תת-מערכות IP באמצעות אינטגרטור IP (UG994)
מדריך למשתמש של Vivado Design Suite: תחילת העבודה (UG910)

מדריך למשתמש של Vivado Design Suite: סימולציה לוגית (UG900)
מדריך למשתמש של Vivado Design Suite: יישום (UG904)
ISE to Vivado Design Suite Guide migration (UG911)

מדריך המוצר של LogiCORE IP בודק פרוטוקול AXI (PG101)
מדריך למוצר LogiCORE IP של AXI4-Stream Protocol Checker (PG145)

היסטוריית גרסאות
הטבלה הבאה מציגה את היסטוריית הגרסאות של מסמך זה.

סָעִיף	סיכום עדכון
גרסת 11 / 23 / 2020 1.1
שחרור ראשוני.	לא

אנא קרא: הודעות משפטיות חשובות
המידע שנחשף לך להלן ("החומרים") מסופק אך ורק עבור הבחירה והשימוש במוצרי Xilinx. במידה המקסימלית המותרת על פי החוק החל: (1) החומרים זמינים "כמות שהם" ועם כל התקלות, Xilinx מתנערת בזאת מכל האחריות והתנאים, מפורשות, משתמעת או בחוק, כולל אך לא מוגבלת לאחריות של סחירות, לא. -הפרה, או התאמה לכל מטרה מסוימת; ו-(2) Xilinx לא תישא באחריות (בין אם בחוזה ובין אם בעוולה, לרבות רשלנות, או לפי כל תיאוריה אחרת של אחריות) לכל אובדן או נזק מכל סוג או טבע הקשורים, הנובעים תחת, או בקשר עם, החומרים (כולל השימוש שלך בחומרים), לרבות עבור כל אובדן או נזק ישיר, עקיף, מיוחד, מקרי או תוצאתי (כולל אובדן נתונים, רווחים, מוניטין או כל סוג של אובדן או נזק שנגרם כתוצאה מכל פעולה שתוגש. על ידי צד שלישי) גם אם נזק או אובדן כאמור היו צפויים באופן סביר או ש- Xilinx קיבלה הודעה על האפשרות של אותו הדבר.

Xilinx אינה נוטלת על עצמה כל מחויבות לתקן שגיאות כלשהן הכלולות בחומרים או להודיע לך על עדכונים לחומרים או למפרטי המוצר. אינך רשאי לשכפל, לשנות, להפיץ או להציג בפומבי את החומרים ללא הסכמה מראש ובכתב. מוצרים מסוימים כפופים לתנאים וההגבלות של האחריות המוגבלת של Xilinx, אנא עיין בתנאי המכירה של Xilinx אשר יכולים להיות viewed ב https://www.xilinx.com/legal.htm#tos; ליבות IP עשויות להיות כפופות לתנאי אחריות ותמיכה הכלולים ברישיון שהונפק לך על ידי Xilinx. מוצרי Xilinx אינם מתוכננים או מיועדים להיות בטוחים בכשל או לשימוש בכל יישום הדורש ביצועים בטוחים בכשל; אתה לוקח על עצמך את הסיכון והאחריות הבלעדית לשימוש במוצרי Xilinx ביישומים קריטיים כאלה, אנא עיין בתנאי המכירה של Xilinx אשר יכולים להיות viewed ב https://www.xilinx.com/legal.htm#tos.
מסמך זה מכיל מידע ראשוני ונתון לשינויים ללא הודעה מוקדמת. המידע הנמסר כאן מתייחס למוצרים ו/או שירותים שטרם זמינים למכירה, והוא מסופק למטרות מידע בלבד ואינו מיועד, או להתפרש, כהצעה למכירה או ניסיון מסחור של המוצרים ו/או השירותים הנזכרים בהם. כאן.

כתב ויתור על יישומי רכב
מוצרי רכב (המזוהים כ"XA" במספר החלק) אינם מובטחים לשימוש בפריסה של כריות אוויר או לשימוש ביישומים המשפיעים על השליטה על רכב ("יישום בטיחות"), אלא אם כן קיימת קונספציה של בטיחות עם תקן בטיחות רכב ISO 26262 ("עיצוב בטיחות"). לקוחות יתבקשו, לפני השימוש או ההפצה של כל מערכות המשלבות מוצרים, לבדוק ביסודיות מערכות כאלה למטרות בטיחות. השימוש במוצרים באפליקציית בטיחות ללא עיצוב בטיחות הוא באחריותו המלאה של הלקוח, בכפוף רק לחוקים ולתקנות החלים החלים על הגבלות על חבות המוצר.
זכויות יוצרים 2020 Xilinx, Inc. Xilinx, הלוגו של Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq ומותגים ייעודיים אחרים הכלולים כאן הם סימנים מסחריים של Xilinx בארצות הברית ובמדינות אחרות. כל שאר הסימנים המסחריים הם רכושם של בעליהם בהתאמה.PG357 (v1.1) 23 בנובמבר 2020, ILA עם ממשק AXI4-Stream v1.1
הורד PDF: מדריך לניתוח לוגיקה משולב Xilinx AXI4-Stream

הפניות

מדריך למשתמש