Handbuch zum integrierten Logikanalysator Xilinx AXI4-Stream

Der Integrated Logic Analyzer (ILA) mit AXI4-Stream-Schnittstellenkern ist ein anpassbarer Logikanalysator-IP, mit dem die internen Signale und Schnittstellen eines Designs überwacht werden können. Der ILA-Kern enthält viele erweiterte Funktionen moderner Logikanalysatoren, darunter Boolesche Triggergleichungen und Flankenübergangstrigger. Der Kern bietet außerdem Schnittstellen-Debugging- und Überwachungsfunktionen sowie Protokollprüfungen für speicherabgebildetes AXI und AXI4-Stream. Da der ILA-Kern synchron zum überwachten Design ist, werden alle Design-Taktbeschränkungen, die auf Ihr Design angewendet werden, auch auf die Komponenten des ILA-Kerns angewendet. Um Schnittstellen innerhalb eines Designs zu debuggen, muss ILA IP zu einem Blockdesign im Vivado® IP-Integrator hinzugefügt werden. Ebenso kann die AXI4/AXI4-Stream-Protokollprüfungsoption für ILA IP im IP-Integrator aktiviert werden. Protokollverletzungen können dann in der Wellenform angezeigt werden viewer des Vivado-Logikanalysators.

Merkmale

Vom Benutzer wählbare Anzahl der Sondenanschlüsse und Sondenbreite.

Vom Benutzer wählbare Speicherziele wie Block-RAM und UltraRAM
Mehrere Sondenanschlüsse können zu einer einzigen Auslösebedingung kombiniert werden.

Vom Benutzer wählbare AXI-Slots zum Debuggen von AXI-Schnittstellen in einem Design.
Konfigurierbare Optionen für AXI-Schnittstellen, einschließlich Schnittstellentypen und Trace-Sampie Tiefe.

Daten- und Triggereigenschaft für Sonden.
Eine Anzahl von Komparatoren und die Breite für jede Sonde und einzelne Ports innerhalb von Schnittstellen.

Eingabe-/Ausgabe-Schnittstellen mit Cross-Triggering.
Konfigurierbares Pipelining für Eingabesonden.

AXI4-MM- und AXI4-Stream-Protokollprüfung.

Weitere Informationen zum ILA-Kern finden Sie im Vivado Design Suite-Benutzerhandbuch: Programmieren und Debuggen (UG908).

IP-Fakten

LogiCORE™ IP-Faktentabelle
Kernspezifikationen
Unterstützte Gerätefamilie1	Versal™ ACAP
Unterstützte Benutzeroberflächen	IEEE-Standard 1149.1 – JTAG
Im Lieferumfang des Core enthalten
Design Files	RTL
Exampdas Design	Verilog
Prüfstand	Nicht vorgesehen
Einschränkungen File	Xilinx®-Designbeschränkungen (XDC)
Simulationsmodell	Nicht vorgesehen
Unterstützte S/W-Treiber	N / A
Getestete Design-Flows2
Design-Eintrag	Vivado® Design Suite
Simulation	Unterstützte Simulatoren finden Sie im Xilinx Design Tools: Handbuch mit Versionshinweisen.
Synthese	Vivado-Synthese
Unterstützung
Alle Vivado IP-Änderungsprotokolle	Master Vivado IP-Änderungsprotokolle: 72775
Xilinx-Unterstützung web Seite
Hinweise: 1. Eine vollständige Liste der unterstützten Geräte finden Sie im Vivado® IP-Katalog. 2. Die unterstützten Versionen der Tools finden Sie im Xilinx Design Tools: Handbuch mit Versionshinweisen.

Überview

Navigieren durch Inhalte nach Designprozess
Die Xilinx®-Dokumentation ist um eine Reihe standardmäßiger Designprozesse herum organisiert, damit Sie relevante Inhalte für Ihre aktuelle Entwicklungsaufgabe finden können. Dieses Dokument behandelt die folgenden Designprozesse:

Hardware-, IP- und Plattformentwicklung: Erstellen der PL-IP-Blöcke für die Hardwareplattform, Erstellen von PL-Kerneln, Funktionssimulation von Subsystemen und Auswerten von Vivado®-Timing, Ressourcennutzung und Stromabschaltung. Umfasst auch die Entwicklung der Hardwareplattform für die Systemintegration. Zu den Themen in diesem Dokument, die für diesen Designprozess gelten, gehören:
Portbeschreibungen

Taktung und Resets
Anpassen und Generieren des Kerns

Kern überview
Signale und Schnittstellen im FPGA-Design sind mit einer ILA-Sonde und Steckplatzeingängen verbunden. Diese Signale und Schnittstellen, die jeweils an die Sonden- und Steckplatzeingänge angeschlossen sind, sindampmit Designgeschwindigkeiten geführt und im On-Chip-Block-RAM gespeichert. Signale und Schnittstellen im Versal™ ACAP-Design sind mit den ILA-Sonden- und Steckplatzeingängen verbunden. Diese angeschlossenen Signale und Schnittstellen sind sampDie Daten werden mit Designgeschwindigkeiten über den Takteingang des Kerns übertragen und in On-Chip-Block-RAM-Speichern gespeichert. Die Kernparameter geben Folgendes an:

Eine Anzahl von Sonden (bis zu 512) und Sondenbreite (1 bis 1024).

Eine Reihe von Steckplätzen und Schnittstellenoptionen.
Spur sampie Tiefe.

Daten- und/oder Triggereigenschaft für Sonden.
Anzahl der Komparatoren für jede Sonde.

Die Kommunikation mit dem ILA-Kern erfolgt über eine Instanz des AXI Debug Hub, die eine Verbindung mit dem IP-Kern des Control, Interface und Processing System (CIPS) herstellt.

Nachdem das Design in den Versal ACAP geladen wurde, verwenden Sie die Vivado®-Logikanalysatorsoftware, um ein Triggerereignis für die ILA-Messung einzurichten. Nachdem der Trigger auftritt, wird der sampDer Dateipuffer wird gefüllt und in den Vivado-Logikanalysator hochgeladen. Sie können view diese Daten mithilfe des Wellenformfensters. Die Sonde sampDie Datei- und Triggerfunktionalität ist im programmierbaren Logikbereich implementiert. On-Chip-Block-RAM oder UltraRAM-Speicher basierend auf dem Speicherziel, das Sie während der Anpassung ausgewählt haben, speichert die Daten, bis sie von der Software hochgeladen werden. Es sind keine Benutzereingaben oder -ausgaben erforderlich, um Ereignisse auszulösen, Daten zu erfassen oder mit dem ILA-Kern zu kommunizieren. Der ILA-Kern kann Signale auf Schnittstellenebene überwachen und Informationen auf Transaktionsebene übermitteln, wie z. B. die ausstehenden Transaktionen für AXI4-Schnittstellen.

ILA-Sondentriggerkomparator
Jeder Sondeneingang ist mit einem Triggerkomparator verbunden, der verschiedene Operationen ausführen kann. Zur Laufzeit kann der Komparator so eingestellt werden, dass er Vergleiche vom Typ = oder != durchführt. Dazu gehört das Anpassen von Pegelmustern wie X0XX101. Es umfasst auch das Erkennen von Flankenübergängen wie steigende Flanke (R), fallende Flanke (F), beide Flanken (B) oder kein Übergang (N). Der Triggerkomparator kann komplexere Vergleiche durchführen, darunter >, <, ≥ und ≤.

WICHTIG! Der Komparator wird zur Laufzeit durch den Vivado®-Logikanalysator eingestellt.

ILA-Triggerbedingung
Die Triggerbedingung ist das Ergebnis einer booleschen „UND“- oder „ODER“-Berechnung der einzelnen Ergebnisse des Triggerkomparators der ILA-Sonde. Mithilfe des Vivado®-Logikanalysators können Sie auswählen, ob Sie die Triggerkomparatorsonden mit „UND“ oder „ODER“ verknüpfen möchten. Die „UND“-Einstellung löst ein Triggerereignis aus, wenn alle ILA-Sondenvergleiche erfüllt sind. Die „ODER“-Einstellung löst ein Triggerereignis aus, wenn einer der ILA-Sondenvergleiche erfüllt ist. Die Triggerbedingung ist das Triggerereignis, das für die ILA-Spurmessung verwendet wird.

Anwendungen

Der ILA-Kern ist für den Einsatz in Anwendungen konzipiert, die eine Überprüfung oder Fehlerbehebung mit Vivado® erfordern. Die folgende Abbildung zeigt Schreib- und Lesevorgänge des CIPS IP-Kerns vom AXI-Block-RAM-Controller über das AXI Network on Chip (NoC). Der ILA-Kern ist mit dem Schnittstellennetz zwischen dem AXI NoC und dem AXI-Block-RAM-Controller verbunden, um die AXI4-Transaktion im Hardware-Manager zu überwachen.

Lizenzierung und Bestellung
Dieses Xilinx® LogiCORE™ IP-Modul wird ohne zusätzliche Kosten mit der Xilinx Vivado® Design Suite gemäß den Bedingungen der Xilinx-Endbenutzerlizenz bereitgestellt.
Notiz: Um zu überprüfen, ob Sie eine Lizenz benötigen, prüfen Sie die Spalte „Lizenz“ im IP-Katalog. „Enthalten“ bedeutet, dass eine Lizenz in der Vivado® Design Suite enthalten ist; „Kauf“ bedeutet, dass Sie eine Lizenz kaufen müssen, um den Kern zu verwenden. Informationen zu anderen Xilinx® LogiCORE™ IP-Modulen finden Sie auf der Xilinx Intellectual Property-Seite. Informationen zu Preisen und Verfügbarkeit anderer Xilinx LogiCORE IP-Module und -Tools erhalten Sie von Ihrem lokalen Xilinx-Vertriebsmitarbeiter.

Produktspezifikation

Portbeschreibungen
Die folgenden Tabellen enthalten Details zu den ILA-Ports und -Parametern.
ILA-Häfen

Tabelle 1: ILA-Häfen
Anschlussname	Ein-/Ausgabe	Beschreibung
klick	I	Entwerfen Sie eine Uhr, die die gesamte Trigger- und Speicherlogik taktet.
Sonde [ – 1:0]	I	Eingang des Probe-Ports. Die Nummer des Probe-Ports liegt im Bereich von 0 bis 511. Die Breite des Sondenanschlusses (gekennzeichnet durch ) liegt im Bereich von 1 bis 1024. Sie müssen diesen Port als Vektor deklarieren. Für einen 1-Bit-Port verwenden Sie probe [0:0].
trig_out	O	Der Trig_out-Port kann entweder aus der Triggerbedingung oder aus einem externen Trig_in-Port generiert werden. Es gibt eine Laufzeitsteuerung vom Logikanalysator, um zwischen Triggerbedingung und Trig_in umzuschalten und so Trig_out anzusteuern.
trig_in	I	Eingangstrigger-Port, der im prozessbasierten System für Embedded Cross Trigger verwendet wird. Kann mit einem anderen ILA verbunden werden, um kaskadierende Trigger zu erstellen.
Slot_ _	I	Steckplatzschnittstelle. Der Typ der Schnittstelle wird dynamisch basierend auf dem Slot erstellt_ _ Schnittstellentypparameter. Die einzelnen Ports innerhalb der Schnittstellen sind zur Überwachung im Hardware-Manager verfügbar.
trig_out_ack	I	Eine Bestätigung an trig_out.
trig_in_ack	O	Eine Bestätigung an trig_in.
zurücksetzen	I	ILA-Eingangstyp: Wenn auf „Schnittstellenmonitor“ eingestellt, sollte dieser Port dasselbe Reset-Signal haben, das synchron zur Designlogik ist, die an den Slot_ angeschlossen ist. _ Ports des ILA-Kerns.
S_ACHSE	Ein-/Ausgabe	Optionaler Anschluss. Wird für die manuelle Verbindung mit dem AXI Debug Hub-Kern verwendet, wenn in den erweiterten Optionen „AXI4-Stream-Schnittstelle für manuelle Verbindung mit AXI Debug Hub aktivieren“ ausgewählt ist.
M_ACHSE	Ein-/Ausgabe	Optionaler Anschluss. Wird für die manuelle Verbindung mit dem AXI Debug Hub-Kern verwendet, wenn in „Erweiterte Optionen“ „AXI4-Stream-Schnittstelle für manuelle Verbindung mit AXI Debug Hub aktivieren“ ausgewählt ist.

Tabelle 1: ILA-Häfen (Fortsetzung)
Anschlussname	Ein-/Ausgabe	Beschreibung
Abonnieren	I	Optionaler Anschluss. Wird für die manuelle Verbindung mit dem AXI Debug Hub-Kern verwendet, wenn in „Erweiterte Optionen“ „AXI4-Stream-Schnittstelle für manuelle Verbindung mit AXI Debug Hub aktivieren“ ausgewählt ist. Dieser Port sollte mit dem Reset-Port des AXI Debug Hub synchron sein.
ackle	I	Optionaler Anschluss. Wird für die manuelle Verbindung mit dem AXI Debug Hub-Kern verwendet, wenn in „Erweiterte Optionen“ „AXI4-Stream-Schnittstelle für manuelle Verbindung mit AXI Debug Hub aktivieren“ ausgewählt ist. Dieser Port sollte mit dem Taktport des AXI Debug Hub synchron sein.

ILA-Parameter

Tabelle 2: ILA-Parameter
Parameter	Zulässig Werte	Standardwerte	Beschreibung
Komponentenname	Zeichenfolge mit A–Z, 0–9 und _ (Unterstrich)	ila_0	Name der instanziierten Komponente.
C_Anzahl_der_Sonden	1–512	1	Anzahl der ILA-Probeports.
C_MEMORY_TYPE	0, 1	0	Speicherziel für die erfassten Daten. 0 entspricht Block-RAM und 1 entspricht UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Tiefe des Probe-Speicherpuffers. Diese Zahl stellt die maximale Anzahl von s darampDateien, die zur Laufzeit für jeden Sondeneingang gespeichert werden können.
C_PROBE _BREITE	1–1024	1	Breite des Sondenanschlusses . Wo ist der Probe-Port mit einem Wert zwischen 0 und 1,023.
C_TRIGOUT_EN	Richtig/Falsch	FALSCH	Aktiviert die Trig-Out-Funktionalität. Die Ports trig_out und trig_out_ack werden verwendet.
C_TRIGIN_EN	Richtig/Falsch	FALSCH	Aktiviert die Trig-In-Funktionalität. Die Ports trig_in und trig_in_ack werden verwendet.
C_INPUT_PIPE_STAGES	0–6	0	Fügen Sie den Probe-Ports zusätzliche Flops hinzu. Ein Parameter gilt für alle Probe-Ports.
ALL_PROBE_SAME_MU	Richtig/Falsch	WAHR	Dadurch werden allen Sonden dieselben Vergleichswerteinheiten (Match-Einheiten) aufgezwungen.
C_PROBE _MU_CNT	1–16	1	Anzahl der Vergleichswerteinheiten (Match) pro Probe. Dies ist nur gültig, wenn ALL_PROBE_SAME_MU FALSE ist.
C_PROBE _TYP	DATEN und TRIGGER, TRIGGER, DATEN	DATA und TRIGGER	Zum Auswählen einer ausgewählten Sonde zum Festlegen der Auslösebedingung oder zum Zweck der Datenspeicherung oder für beides.
C_ADV_TRIGGER	Richtig/Falsch	FALSCH	Aktiviert die erweiterte Triggeroption. Dadurch wird die Trigger-Zustandsmaschine aktiviert und Sie können Ihre eigene Triggersequenz im Vivado Logic Analyzer schreiben.

Tabelle 2: ILA-Parameter (Fortsetzung)
Parameter	Zulässig Werte	Standardwerte	Beschreibung
C_NUM_MONITOR_SLOTS	1-11	1	Anzahl der Schnittstellensteckplätze.
Hinweise: 1. Die maximale Anzahl von Vergleichswerteinheiten (Match-Einheiten) ist auf 1,024 begrenzt. Beim Basistrigger (C_ADV_TRIGGER = FALSE) hat jede Sonde eine Vergleichswerteinheit (wie in der früheren Version). Bei der erweiterten Triggeroption (C_ADV_TRIGGER = TRUE) bedeutet dies jedoch, dass die einzelnen Sonden weiterhin eine Auswahlmöglichkeit für die Anzahl der Vergleichswerteinheiten von eins bis vier haben. Die Anzahl aller Vergleichswerteinheiten sollte jedoch 1,024 nicht überschreiten. Das bedeutet, wenn Sie vier Vergleichseinheiten pro Sonde benötigen, dürfen Sie nur 256 Sonden verwenden.

Entwerfen mit dem Kern

Dieser Abschnitt enthält Richtlinien und zusätzliche Informationen, die das Entwerfen mit dem Kern erleichtern.

Taktung
Der clk-Eingangsport ist die Uhr, die vom ILA-Kern zum Registrieren der Prüfwerte verwendet wird. Für optimale Ergebnisse sollte es dasselbe Taktsignal sein, das synchron zur Designlogik ist, die an die Prüfports des ILA-Kerns angeschlossen ist. Bei manueller Verbindung mit AXI Debug Hub sollte das aclk-Signal synchron zum Takteingangsport von AXI Debug Hub sein.

Zurücksetzen
Wenn Sie einen ILA-Eingabetyp auf Schnittstellenmonitor einstellen, sollte der Reset-Port dasselbe Reset-Signal sein, das synchron zur Design-Logik ist, deren Schnittstelle angeschlossen ist an
Slot_ _ Port des ILA-Kerns. Für die manuelle Verbindung mit einem AXI Debug Hub-Kern sollte der aktuelle Port mit dem Reset-Port eines AXI Debug Hub-Kerns synchron sein.

Schritte des Design-Flows
In diesem Abschnitt werden das Anpassen und Generieren des Kerns, das Einschränken des Kerns sowie die Simulations-, Synthese- und Implementierungsschritte beschrieben, die für diesen IP-Kern spezifisch sind. Ausführlichere Informationen zu den standardmäßigen Vivado®-Designabläufen und dem IP-Integrator finden Sie in den folgenden Benutzerhandbüchern der Vivado Design Suite:

Vivado Design Suite Benutzerhandbuch: Entwerfen von IP-Subsystemen mit IP Integrator (UG994)
Vivado Design Suite Benutzerhandbuch: Entwerfen mit IP (UG896)
Vivado Design Suite Benutzerhandbuch: Erste Schritte (UG910)
Vivado Design Suite Benutzerhandbuch: Logiksimulation (UG900)

Anpassen und Generieren des Kerns

Dieser Abschnitt enthält Informationen zur Verwendung von Xilinx®-Tools zum Anpassen und Generieren des Kerns in der Vivado® Design Suite. Wenn Sie den Kern im Vivado IP Integrator anpassen und generieren, finden Sie ausführliche Informationen im Vivado Design Suite-Benutzerhandbuch: Entwerfen von IP-Subsystemen mit IP Integrator (UG994). IP Integrator berechnet möglicherweise bestimmte Konfigurationseinstellungen automatisch, wenn das Design validiert oder generiert wird. Um zu überprüfen, ob sich die Werte ändern, lesen Sie die Beschreibung des Parameters in diesem Kapitel. Um view den Parameterwert, führen Sie den Befehl validate_bd_design in der Tcl-Konsole aus. Sie können die IP für die Verwendung in Ihrem Design anpassen, indem Sie mit den folgenden Schritten Werte für die verschiedenen Parameter angeben, die mit dem IP-Kern verknüpft sind:

Wählen Sie die IP aus dem IP-Katalog aus.
Doppelklicken Sie auf die ausgewählte IP, wählen Sie den Befehl „IP anpassen“ aus der Symbolleiste oder klicken Sie mit der rechten Maustaste auf das Menü.

Weitere Einzelheiten finden Sie im Vivado Design Suite-Benutzerhandbuch: Entwerfen mit IP (UG896) und im Vivado Design Suite-Benutzerhandbuch: Erste Schritte (UG910). Die Abbildungen in diesem Kapitel sind Illustrationen der Vivado IDE. Das hier dargestellte Layout kann von der aktuellen Version abweichen.

Um auf den Kern zuzugreifen, führen Sie die folgenden Schritte aus:

Öffnen Sie ein Projekt, indem Sie File dann Projekt öffnen oder ein neues Projekt erstellen, indem Sie File dann neues Projekt in Vivado.
Öffnen Sie den IP-Katalog und navigieren Sie zu einer beliebigen Taxonomien.

Doppelklicken Sie auf ILA, um den Kernnamen Vivado IDE aufzurufen.

Fenster "Allgemeine Optionen"
Die folgende Abbildung zeigt die Registerkarte „Allgemeine Optionen“ in der nativen Einstellung, in der Sie die Optionen angeben können:

Die folgende Abbildung zeigt die Registerkarte „Allgemeine Optionen“ in den AXI-Einstellungen, in der Sie die Optionen angeben können:

Komponentenname: Verwenden Sie dieses Textfeld, um einen eindeutigen Modulnamen für den ILA-Kern anzugeben.

ILA-Eingabetyp: Diese Option gibt an, welche Art von Schnittstelle oder Signal ILA debuggen soll. Derzeit sind die Werte für diesen Parameter „Native Probes“, „Interface Monitor“ und „Mixed“.
Anzahl der Probes: Verwenden Sie dieses Textfeld, um die Anzahl der Probe-Ports auf dem ILA-Kern auszuwählen. Der in der Vivado® IDE verwendete gültige Bereich liegt zwischen 1 und 64. Wenn Sie mehr als 64 Probe-Ports benötigen, müssen Sie den Tcl-Befehlsfluss verwenden, um den ILA-Kern zu generieren.
Eine Anzahl von Schnittstellensteckplätzen (nur beim Typ „Schnittstellenmonitor“ und beim Typ „Gemischt“ verfügbar): Mit dieser Option können Sie die Anzahl der AXI-Schnittstellensteckplätze auswählen, die mit dem ILA verbunden werden müssen.

Gleiche Anzahl von Komparatoren für alle Sondenanschlüsse: Die Anzahl der Komparatoren pro Sonde kann in diesem Panel konfiguriert werden. Die gleiche Anzahl von Komparatoren für alle Sonden kann durch Auswahl aktiviert werden.

Sondenanschlussfelder
Die folgende Abbildung zeigt die Registerkarte „Probe-Ports“, auf der Sie Einstellungen vornehmen können:

Probe Port Panel: Die Breite jedes Probe Ports kann in Probe Port Panels konfiguriert werden. Jedes Probe Port Panel verfügt über bis zu sieben Ports.
Sondenbreite: Die Breite jedes Sondenanschlusses kann angegeben werden. Der gültige Bereich liegt zwischen 1 und 1024.
Anzahl der Komparatoren: Diese Option ist nur aktiviert, wenn die Option „Gleiche Anzahl von Komparatoren für alle Sondenanschlüsse“ deaktiviert ist. Für jede Sonde kann ein Komparator im Bereich von 1 bis 16 eingestellt werden.

Daten und/oder Trigger: Mit dieser Option kann der Sondentyp für jede Sonde festgelegt werden. Die gültigen Optionen sind DATA_and_TRIGGER, DATA und TRIGGER.
Komparatoroptionen: Mit dieser Option kann die Art der Operation oder des Vergleichs für jede Sonde festgelegt werden.

Schnittstellenoptionen
Die folgende Abbildung zeigt die Registerkarte „Schnittstellenoptionen“, wenn als ILA-Eingabetyp „Schnittstellenmonitor“ oder „Gemischt“ ausgewählt ist:

Schnittstellentyp: Anbieter, Bibliothek, Name und Version (VLNV) der vom ILA-Kern zu überwachenden Schnittstelle.
AXI-MM ID Breite: Wählt die ID Breite der AXI Schnittstelle, wenn der slot_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.

AXI-MM Datenbreite: Wählt die Parameter aus, die dem Steckplatz entsprechen_Wählt die Datenbreite der AXI-Schnittstelle aus, wenn der Steckplatz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.
AXI-MM Adressbreite: Wählt die Adressbreite der AXI-Schnittstelle, wenn der Steckplatz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.
AXI-MM/Stream-Protokollprüfer aktivieren: Aktiviert den AXI4-MM- oder AXI4-Stream-Protokollprüfer für den Steckplatz wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM oder AXI4-Stream konfiguriert, wobei ist die Steckplatznummer.

Zähler für Transaktionsverfolgung aktivieren: Aktiviert die AXI4-MM-Transaktionsverfolgungsfunktion.
Anzahl ausstehender Lesetransaktionen: Gibt die Anzahl ausstehender Lesetransaktionen pro ID an. Der Wert sollte gleich oder größer als die Anzahl ausstehender Lesetransaktionen für diese Verbindung sein.
Anzahl ausstehender Schreibtransaktionen: Gibt die Anzahl ausstehender Schreibtransaktionen pro ID an. Der Wert sollte gleich oder größer als die Anzahl ausstehender Schreibtransaktionen für diese Verbindung sein.

APC-Statussignale überwachen: Überwachung der APC-Statussignale für Steckplatz aktivieren wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.
AXI-Leseadressenkanal als Daten konfigurieren: Wählen Sie Leseadressenkanalsignale zum Zweck der Datenspeicherung für den Steckplatz wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.
Konfigurieren Sie den AXI-Leseadressenkanal als Trigger: Wählen Sie Leseadressenkanalsignale aus, um die Triggerbedingung für den Steckplatz festzulegen. wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.

AXI-Lesedatenkanal als Daten konfigurieren: Lesedatenkanalsignale für Datenspeicherzwecke für Steckplatz auswählen wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.
Konfigurieren Sie den AXI-Lesedatenkanal als Trigger: Wählen Sie Lesedatenkanalsignale aus, um die Triggerbedingungen für den Steckplatz festzulegen. wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.
AXI-Schreibadresskanal als Daten konfigurieren: Schreibadresskanalsignale zum Zweck der Datenspeicherung für den Steckplatz auswählen wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.

AXI-Schreibadresskanal als Trigger konfigurieren: Wählen Sie Schreibadresskanalsignale aus, um Triggerbedingungen für den Steckplatz festzulegen. wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.
AXI-Schreibdatenkanal als Daten konfigurieren: Wählen Sie Schreibdatenkanalsignale zum Zweck der Datenspeicherung für den Steckplatz wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.
AXI-Schreibdatenkanal als Trigger konfigurieren: Wählen Sie Schreibdatenkanalsignale aus, um die Triggerbedingung für den Steckplatz festzulegen. wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.

AXI-Schreibantwortkanal als Daten konfigurieren: Wählen Sie Schreibantwortkanalsignale für Datenspeicherzwecke für den Steckplatz wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.
Konfigurieren Sie den AXI-Schreibantwortkanal als Trigger: Wählen Sie Schreibantwortkanalsignale aus, um die Triggerbedingung für den Steckplatz anzugeben. wenn der Schlitz_ Der Schnittstellentyp ist als AXI-MM konfiguriert, wobei ist die Steckplatznummer.
AXI-Stream Tdata Breite: Wählt die Tdata Breite der AXI-Stream Schnittstelle, wenn der slot_ Der Schnittstellentyp ist als AXI-Stream konfiguriert, wobei ist die Steckplatznummer.

AXI-Stream TID Breite: Wählt die TID Breite der AXI-Stream Schnittstelle, wenn der slot_ Der Schnittstellentyp ist als AXI-Stream konfiguriert, wobei ist die Steckplatznummer.
AXI-Stream TUSER Breite: Wählt die TUSER Breite der AXI-Stream Schnittstelle, wenn der slot_ Der Schnittstellentyp ist als AXI-Stream konfiguriert, wobei ist die Steckplatznummer.
AXI-Stream TDEST Breite: Wählt die TDEST Breite der AXI-Stream Schnittstelle, wenn der slot_ Der Schnittstellentyp ist als AXI-Stream konfiguriert, wobei ist die Steckplatznummer.

AXIS-Signale als Daten konfigurieren: Wählen Sie AXI4-Stream-Signale zur Datenspeicherung für den Steckplatz
wenn der Schlitz_ Der Schnittstellentyp ist als AXI-Stream konfiguriert, wobei ist die Steckplatznummer.
AXIS-Signale als Trigger konfigurieren: Wählen Sie AXI4-Stream-Signale aus, um die Triggerbedingung für den Slot festzulegen wenn der Schlitz_ Der Schnittstellentyp ist als AXI-Stream konfiguriert, wobei ist die Steckplatznummer.
Slot als Daten und/oder Trigger konfigurieren: Wählt Nicht-AXI-Slot-Signale zur Angabe der Triggerbedingung oder für Datenspeicherzwecke oder für beides für den Slot aus wenn der Schlitz_ Der Schnittstellentyp ist als nicht-AXI konfiguriert, wobei ist die Steckplatznummer.

Speicheroptionen
Die folgende Abbildung zeigt die Registerkarte „Speicheroptionen“, auf der Sie den Speicherzieltyp und die Tiefe des zu verwendenden Speichers auswählen können:

Speicherziel: Mit diesem Parameter wird der Speicherzieltyp aus dem Dropdown-Menü ausgewählt.

Datentiefe: Dieser Parameter dient zur Auswahl einer geeignetenampWählen Sie im Dropdown-Menü die gewünschte Tiefe aus.

Erweiterte Optionen
Die folgende Abbildung zeigt die Registerkarte „Erweiterte Optionen“:

AXI4-Stream-Schnittstelle für manuelle Verbindung zum AXI Debug Hub aktivieren: Wenn diese Option aktiviert ist, bietet sie eine AXIS-Schnittstelle für die IP, um eine Verbindung zum AXI Debug Hub herzustellen.
Trigger-Eingabeschnittstelle aktivieren: Aktivieren Sie diese Option, um einen optionalen Trigger-Eingabeport zu aktivieren.
Trigger-Ausgabeschnittstelle aktivieren: Aktivieren Sie diese Option, um einen optionalen Trigger-Ausgabeport zu aktivieren.

Eingangsrohr Stages: Wählen Sie die Anzahl der Register aus, die Sie für die Sonde hinzufügen möchten, um die Implementierungsergebnisse zu verbessern. Dieser Parameter gilt für alle Sonden.
Erweiterter Trigger: Aktivieren Sie dieses Kontrollkästchen, um die zustandsmaschinenbasierte Triggersequenzierung zu aktivieren.

Ausgabegenerierung
Weitere Einzelheiten finden Sie im Vivado Design Suite-Benutzerhandbuch: Entwerfen mit IP (UG896).

Den Kern einschränken

Erforderliche Einschränkungen
Der ILA-Kern umfasst einen XDC file das entsprechende falsche Pfadbeschränkungen enthält, um eine übermäßige Beschränkung von Taktdomänen zu verhindern, die Synchronisationspfade kreuzen. Es wird auch erwartet, dass das mit dem Takteingangsport des ILA-Kerns verbundene Taktsignal in Ihrem Design entsprechend beschränkt ist.

Auswahl von Geräten, Paketen und Geschwindigkeitsklassen
Dieser Abschnitt ist für diesen IP-Kern nicht anwendbar.

Taktfrequenzen
Dieser Abschnitt ist für diesen IP-Kern nicht anwendbar.

Uhrverwaltung
Dieser Abschnitt ist für diesen IP-Kern nicht anwendbar.
Platzierung der Uhr
Dieser Abschnitt ist für diesen IP-Kern nicht anwendbar.
Bankwesen
Dieser Abschnitt ist für diesen IP-Kern nicht anwendbar.

Platzierung des Transceivers
Dieser Abschnitt ist für diesen IP-Kern nicht anwendbar.
I/O-Standard und Platzierung
Dieser Abschnitt ist für diesen IP-Kern nicht anwendbar.

Simulation

Umfassende Informationen zu Vivado®-Simulationskomponenten sowie Informationen zur Verwendung unterstützter Tools von Drittanbietern finden Sie im Vivado Design Suite-Benutzerhandbuch: Logiksimulation (UG900).

Synthese und Implementierung
Einzelheiten zur Synthese und Implementierung finden Sie im Vivado Design Suite-Benutzerhandbuch: Entwerfen mit IP (UG896).

Debuggen

Dieser Anhang enthält Details zu den verfügbaren Ressourcen auf der Xilinx® Support-Website. webSite- und Debugging-Tools. Wenn die IP einen Lizenzschlüssel erfordert, muss der Schlüssel überprüft werden. Die Vivado®-Designtools verfügen über mehrere Lizenzprüfpunkte, um lizenzierte IP durch den Fluss zu leiten. Wenn die Lizenzprüfung erfolgreich ist, kann die IP-Generierung fortgesetzt werden. Andernfalls wird die Generierung mit einem Fehler angehalten. Lizenzprüfpunkte werden von den folgenden Tools erzwungen:

Vivado-Synthese

Vivado-Implementierung
write_bitstream (Tcl-Befehl)

WICHTIG! Die IP-Lizenzstufe wird an Prüfpunkten ignoriert. Der Test bestätigt, dass eine gültige Lizenz vorhanden ist. Die IP-Lizenzstufe wird nicht überprüft.

Hilfe auf Xilinx.com finden

Um den Design- und Debug-Prozess bei der Verwendung des Kerns zu unterstützen, bietet der Xilinx Support web Seite enthält wichtige Ressourcen wie Produktdokumentation, Versionshinweise, Antwortaufzeichnungen, Informationen zu bekannten Problemen und Links zum Erhalt weiterer Produktunterstützung. Die Xilinx-Community-Foren sind ebenfalls verfügbar, wo Mitglieder lernen, teilnehmen, teilen und Fragen zu Xilinx-Lösungen stellen können.

Dokumentation
Dieses Produkthandbuch ist das Hauptdokument zum Kern. Dieses Handbuch sowie die Dokumentation zu allen Produkten, die den Designprozess unterstützen, finden Sie auf der Xilinx-Supportseite. web oder mithilfe des Xilinx® Documentation Navigator. Laden Sie den Xilinx Documentation Navigator von der Download-Seite herunter. Weitere Informationen zu diesem Tool und den verfügbaren Funktionen erhalten Sie, wenn Sie nach der Installation die Online-Hilfe öffnen.

Antwortdatensätze
Antwortdatensätze enthalten Informationen zu häufig auftretenden Problemen, hilfreiche Informationen zur Lösung dieser Probleme und alle bekannten Probleme mit einem Xilinx-Produkt. Antwortdatensätze werden täglich erstellt und gepflegt, um sicherzustellen, dass Benutzer Zugriff auf die genauesten verfügbaren Informationen haben. Antwortdatensätze für diesen Kern können über das Suchfeld „Support“ auf der Haupt-Xilinx-Supportseite gefunden werden. web Seite. Um Ihre Suchergebnisse zu maximieren, verwenden Sie Schlüsselwörter wie:

Produktname
Werkzeugmeldung(en)
Zusammenfassung des aufgetretenen Problems

Nach der Rückgabe der Ergebnisse steht eine Filtersuche zur Verfügung, um die Ergebnisse weiter einzugrenzen.

Technische Unterstützung
Xilinx bietet in den Xilinx-Community-Foren technischen Support für dieses LogiCORE™ IP-Produkt, sofern es wie in der Produktdokumentation beschrieben verwendet wird. Xilinx kann Zeit, Funktionalität oder Support nicht garantieren, wenn Sie Folgendes tun:

Implementieren Sie die Lösung in Geräten, die nicht in der Dokumentation definiert sind.

Passen Sie die Lösung über die in der Produktdokumentation zulässigen Einstellungen hinaus an.
Ändern Sie alle Abschnitte des Designs mit der Aufschrift „NICHT ÄNDERN“.

Um Fragen zu stellen, navigieren Sie zu den Xilinx-Community-Foren.

Weitere Ressourcen und rechtliche Hinweise

Xilinx-Ressourcen
Supportressourcen wie Antworten, Dokumentation, Downloads und Foren finden Sie unter Xilinx Support.

Dokumentationsnavigator und Design-Hubs
Xilinx® Documentation Navigator (DocNav) bietet Zugriff auf Xilinx-Dokumente, Videos und Supportressourcen, die Sie filtern und durchsuchen können, um Informationen zu finden. So öffnen Sie DocNav:

• Wählen Sie in der Vivado® IDE Hilfe → Dokumentation und Tutorials.
• Wählen Sie unter Windows Start → Alle Programme → Xilinx Design Tools → DocNav.
• Geben Sie in der Linux-Eingabeaufforderung „docnav“ ein.

Xilinx Design Hubs bieten Links zu Dokumentationen, die nach Designaufgaben und anderen Themen geordnet sind. Sie können damit wichtige Konzepte lernen und häufig gestellte Fragen beantworten. So greifen Sie auf die Design Hubs zu:

Klicken Sie in DocNav auf Design Hubs View Tab.
Auf dem Xilinx webWeitere Informationen finden Sie auf der Seite „Design Hubs“.

Notiz: Weitere Informationen zu DocNav finden Sie auf der Documentation Navigator-Seite der Xilinx webWebsite.

Verweise
Die folgenden Dokumente enthalten nützliches Zusatzmaterial zu diesem Handbuch:

Vivado Design Suite Benutzerhandbuch: Programmieren und Debuggen (UG908)

Vivado Design Suite Benutzerhandbuch: Entwerfen mit IP (UG896)
Vivado Design Suite Benutzerhandbuch: Entwerfen von IP-Subsystemen mit IP Integrator (UG994)
Vivado Design Suite Benutzerhandbuch: Erste Schritte (UG910)

Vivado Design Suite Benutzerhandbuch: Logiksimulation (UG900)
Vivado Design Suite Benutzerhandbuch: Implementierung (UG904)
Migrationshandbuch von ISE zu Vivado Design Suite (UG911)

AXI Protocol Checker LogiCORE IP-Produkthandbuch (PG101)
AXI4-Stream Protocol Checker LogiCORE IP-Produkthandbuch (PG145)

Änderungsverlauf
Die folgende Tabelle zeigt den Revisionsverlauf für dieses Dokument.

Abschnitt	Zusammenfassung der Überarbeitung
11 / 23 / 2020-Version 1.1
Erstveröffentlichung.	N / A

Bitte lesen: Wichtige rechtliche Hinweise
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HAFTUNGSAUSSCHLUSS FÜR AUTOMOBILANWENDUNGEN
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PDF herunterladen: Handbuch zum integrierten Logikanalysator Xilinx AXI4-Stream

Verweise

Bedienungsanleitung