Водич за интегриран логички анализатор на Xilinx AXI4-Stream
Вовед
Интегрираниот логичен анализатор (ILA) со јадро AXI4-Stream Interface е приспособлива IP на логичка анализатор што може да се користи за следење на внатрешните сигнали и интерфејси на дизајнот. Јадрото на ILA вклучува многу напредни карактеристики на современите логички анализатори, вклучително и равенки за булова активирање и активирања за транзиција на рабовите. Јадрото, исто така, нуди можност за дебагирање и следење на интерфејсот заедно со проверка на протокол за AXI и AXI4-Stream мапирани со меморија. Бидејќи јадрото ILA е синхроно со дизајнот што се следи, сите ограничувања на дизајнерскиот часовник што се применуваат на вашиот дизајн се применуваат и на компонентите на јадрото ILA. За да се дебагираат интерфејсите во дизајнот, ILA IP треба да се додаде во дизајн на блок во Vivado® IP интеграторот. Слично на тоа, опцијата за проверка на протоколот AXI4/AXI4-Stream може да се овозможи за ILA IP во IP интеграторот. Прекршувањата на протоколот потоа може да се прикажат во брановата форма viewer на логичкиот анализатор Vivado.
Карактеристики
- Број на порти на сонда што може да го избере корисникот и ширина на сондата.
- Цели за складирање што може да се изберат од страна на корисникот, како што се блок RAM и UltraRAM
- Повеќе порти за сонда може да се комбинираат во една состојба на активирање.
- Слотови за AXI што се избираат од корисникот за дебагирање на интерфејсите на AXI во дизајнот.
- Конфигурабилни опции за интерфејси на AXI вклучувајќи типови на интерфејси и трагиampдлабочина.
- Податоци и имот за активирање за сонди.
- Голем број компаратори и ширина за секоја сонда и поединечни порти во интерфејсите.
- Влезни/излезни интерфејси со вкрстено активирање.
- Конфигурирачки цевки за влезни сонди.
- Проверка на протоколот AXI4-MM и AXI4-Stream.
За повеќе информации за ILA јадрото, видете го упатството за корисникот на Vivado Design Suite: програмирање и дебагирање (UG908).
Факти за IP
| Табела со факти на LogiCORE™ IP | |
| Основни специфики | |
| Поддржано семејство на уреди1 | Versal™ ACAP |
| Поддржани кориснички интерфејси | Стандард IEEE 1149.1 – ЈTAG |
| Обезбедено со Core | |
| Дизајн Files | RTL |
| Exampле Дизајн | Верилог |
| Тест клупа | Не е обезбедено |
| Ограничувања File | Ограничувања за дизајн на Xilinx® (XDC) |
| Модел за симулација | Не е обезбедено |
| Поддржан S/W драјвер | N/A |
| Тестирани текови на дизајн2 | |
| Влез во дизајнот | Vivado® Design Suite |
| Симулација | За поддржани симулатори, видете во Алатки за дизајн на Xilinx: Водич за белешки за издавање. |
| Синтеза | Синтеза на Вивадо |
| Поддршка | |
| Сите дневници за промена на IP на Vivado | Дневници за промена на IP на Master Vivado: 72775 |
| Поддршка на Xilinx web страница | |
| Забелешки:
1. За целосна листа на поддржани уреди, видете го каталогот Vivado® IP. 2. За поддржаните верзии на алатките, видете во Алатки за дизајн на Xilinx: Водич за белешки за издавање. |
|
Во текот наview
Навигација во содржината по процес на дизајнирање
Документацијата на Xilinx® е организирана околу збир на стандардни процеси на дизајнирање за да ви помогне да најдете релевантна содржина за вашата моментална развојна задача. Овој документ ги опфаќа следните процеси на дизајнирање:
- Развој на хардвер, IP и платформа: Креирање на PL IP блокови за хардверската платформа, креирање PL кернели, функционална симулација на потсистем и проценка на времето на Vivado®, користење на ресурси и затворање на енергија. Исто така, вклучува и развој на хардверска платформа за системска интеграција. Темите во овој документ што се однесуваат на овој процес на дизајнирање вклучуваат:
- Описи на пристаништата
- Клокирање и ресетирање
- Приспособување и генерирање на јадрото
Јадро Надview
Сигналите и интерфејсите во дизајнот на FPGA се поврзани со ILA сонда и влезови на слот. Овие сигнали и интерфејси, прикачени на влезовите на сондата и слотот соодветно, се sampводени со дизајнерски брзини и складирани со користење на блок RAM меморија на чип. Сигналите и интерфејсите во дизајнот Versal™ ACAP се поврзани со ILA сондата и влезовите на слотот. Овие прикачени сигнали и интерфејси се сampводени со дизајнерски брзини со користење на влезот на јадрото на часовникот и складирани во RAM-мемории на блок на чип. Основните параметри го одредуваат следново:
- Голем број сонди (до 512) и ширина на сонда (1 до 1024).
- Голем број слотови и опции за интерфејс.
- Трага сampдлабочина.
- Податоци и/или својство на активирање за сонди.
- Број на компаратори за секоја сонда.
Комуникацијата со јадрото ILA се спроведува со помош на примерок од AXI Debug Hub што се поврзува со IP-јадрото за контрола, интерфејс и систем за обработка (CIPS).
Откако дизајнот ќе се вчита во Versal ACAP, користете го софтверот за логички анализатор Vivado® за да поставите настан за активирање за мерењето ILA. Откако ќе се појави активирањето, сample buffer се пополнува и се вчитува во логичкиот анализатор на Vivado. Ти можеш view овие податоци користејќи го прозорецот на брановидни форми. Сондата сampLe и trigger функционалноста е имплементирана во програмибилниот логички регион. Блокирајте ја RAM меморијата или UltraRAM меморијата на чипот врз основа на целта за складирање што сте ја избрале за време на прилагодувањето, што ги складира податоците додека не се прикачат од софтверот. Не е потребен влез или излез од корисникот за активирање настани, снимање податоци или за комуникација со јадрото ILA. Јадрото ILA е способно да ги следи сигналите на ниво на интерфејс, може да пренесе информации на ниво на трансакција, како што се извонредните трансакции за интерфејсите AXI4.
ILA сонда за активирање споредувач
Секој влез на сонда е поврзан со компаратор за активирање кој е способен да изведува различни операции. Во времето на извршување, споредувачот може да се постави да врши = или != споредби. Ова вклучува шаблони за совпаѓање на нивоа, како што е X0XX101. Исто така, вклучува и откривање на транзиции на рабовите како што се растечкиот раб (R), опаѓачкиот раб (F), или раб (B) или без транзиција (N). Компараторот на активирањето може да врши посложени споредби, вклучувајќи >, <, ≥ и ≤.
ВАЖНО! Компараторот е поставен во време на работа преку логичкиот анализатор Vivado®.
Состојба за активирање на ILA
Условот на активирањето е резултат на Буловата пресметка „И“ или „ИЛИ“ на секој од резултатите од компараторот на активирањето на сондата ILA. Користејќи го логичкиот анализатор Vivado®, избирате дали „И“ да ги активирате сондите на споредувачите или „ИЛИ“ да ги испитате. Поставката „AND“ предизвикува настан за активирање кога сите споредби на сондата ILA се задоволни. Поставката „ИЛИ“ предизвикува настан за активирање кога некоја од споредбите на сондата ILA е задоволена. Условот на активирањето е настанот на активирањето што се користи за мерење на ILA трага.
Апликации
Јадрото ILA е дизајнирано да се користи во апликација која бара верификација или дебагирање со помош на Vivado®. Следната слика покажува запишување и читање на CIPS IP-јадрото од AXI-блок RAM контролерот преку AXI Network on Chip (NoC). Јадрото ILA е поврзано со мрежата за интерфејс помеѓу AXI NoC и AXI блок RAM контролер за следење на трансакцијата AXI4 во хардверскиот менаџер.
Лиценцирање и нарачка
Овој Xilinx® LogiCORE™ IP модул се обезбедува без дополнителни трошоци со пакетот за дизајн на Xilinx Vivado® според условите на лиценцата за краен корисник на Xilinx.
Забелешка: За да потврдите дека ви треба лиценца, проверете ја колоната Лиценца од каталогот на IP. Вклучено значи дека лиценцата е вклучена со Vivado® Design Suite; Купувањето значи дека треба да купите лиценца за да го користите јадрото. Информации за други Xilinx® LogiCORE™ IP модули се достапни на страницата за интелектуална сопственост на Xilinx. За информации за цените и достапноста на другите Xilinx LogiCORE IP модули и алатки, контактирајте со вашиот локален претставник за продажба на Xilinx.
Спецификација на производот
Описи на пристаништата
Следните табели даваат детали за ILA портите и параметрите.
ILA пристаништа
| Табела 1: ILA пристаништа | ||
| Име на порта | I/O | Опис |
| clk | I | Дизајнирајте часовник што ја отсликува целата логика на активирањето и складирањето. |
| сонда [ – 1:0] | I | Влез на порта за сонда. Бројот на портата на сондата е во опсег од 0 до
511. Ширината на портата на сондата (означена со ) е во опсег од 1 до 1024. Мора да ја декларирате оваа порта како вектор. За 1-битна порта, користете сонда [0:0]. |
| trig_out | O | Портата trig_out може да се генерира или од условот за активирање или од надворешна порта trig_in. Има контрола на времето на работа од Logic Analyzer за да се префрлате помеѓу состојбата на активирањето и trig_in за да се вози trig_out. |
| trig_in | I | Влезна порта за активирање што се користи во систем базиран на процес за вграден вкрстен активирач. Може да се поврзе со друга ILA за да се создаде каскадно активирање. |
| процеп_ _ | I | Слот интерфејс.
Типот на интерфејсот се создава динамички врз основа на слот_ _ параметар за тип на интерфејс. Поединечните порти во интерфејсите се достапни за следење во хардверскиот менаџер. |
| trig_out_ack | I | Потврда за trig_out. |
| trig_in_ack | O | Потврда за trig_in. |
| ресетиран | I | Тип на влез ILA кога е поставен на „Interface Monitor“, оваа порта треба да биде истиот сигнал за ресетирање што е синхрон со дизајнерската логика што е прикачена на Slot_ _ пристаништа на ILA јадрото. |
| S_AXIS | I/O | Факултативна порта.
Се користи за рачно поврзување со јадрото на AXI Debug Hub кога „Овозможи AXI4- Stream Interface for Manual Connection to AXI Debug Hub“ е избрано во Напредни опции. |
| M_AXIS | I/O | Факултативна порта.
Се користи за рачно поврзување со јадрото на AXI Debug Hub кога „Овозможи AXI4- Stream Interface for Manual Connection to AXI Debug Hub“ е избрано во „Advanced Options“. |
| Табела 1: ILA пристаништа (продолжение) | ||
| Име на порта | I/O | Опис |
| се поставуваат | I | Факултативна порта.
Се користи за рачно поврзување со јадрото на AXI Debug Hub кога „Овозможи AXI4- Stream Interface for Manual Connection to AXI Debug Hub“ е избрано во „Advanced Options“. Оваа порта треба да биде синхрона со портата за ресетирање на AXI Debug Hub. |
| акл | I | Факултативна порта.
Се користи за рачно поврзување со јадрото на AXI Debug Hub кога „Овозможи AXI4- Stream Interface for Manual Connection to AXI Debug Hub“ е избрано во „Advanced Options“. Оваа порта треба да биде синхрона со часовникот на AXI Debug Hub. |
ILA параметри
| Табела 2: ILA параметри | |||
| Параметар | Дозволено Вредности | Стандардни вредности | Опис |
| Компонента_Име | Низа со A–Z, 0–9 и _ (подвлечен) | ila_0 | Име на инстанцираната компонента. |
| C_NUM_OF_PROBES | 1–512 | 1 | Број на порти за сонда ILA. |
| C_MEMORY_TYPE | 0, 1 | 0 | Цел за складирање за заробените податоци. 0 одговара на блок RAM и 1 одговара на UltraRAM. |
| C_DATA_DEPTH | 1,024, 2,048,
4,096, 8,192, 16,384, 32,768, 65,536, 131,072 |
1,024 | Длабочина на баферот за складирање на сонда. Овој број го претставува максималниот број sampлесови кои можат да се складираат во време на извршување за секој влез на сонда. |
| C_PROBE _ШИРИНА | 1–1024 | 1 | Ширина на порта за сонда . Каде е порта на сондата со вредност од 0 до 1,023. |
| C_TRIGOUT_MK | Точно/Неточно | НЕТОЧНО | Овозможува функционалност за активирање. Се користат портите trig_out и trig_out_ack. |
| C_TRIGIN_MK | Точно/Неточно | НЕТОЧНО | Овозможува активирање во функционалноста. Се користат портите trig_in и trig_in_ack. |
| C_INPUT_PIPE_STAGES | 0–6 | 0 | Додадете дополнителни флопови во портите на сондата. Еден параметар важи за сите порти на сондата. |
| ALL_PROBE_SAME_MU | Точно/Неточно | ВИСТИНА | Ова ги принудува истите споредбени вредносни единици (единици за совпаѓање) со сите сонди. |
| C_PROBE _MU_CNT | 1–16 | 1 | Број на единици за споредбена вредност (совпаѓање) по сонда. Ова важи само ако ALL_PROBE_SAME_MU е НЕТОЧНО. |
| C_PROBE _TYPE | ПОДАТОЦИ и TRIGGER, TRIGGER, DATA | ПОДАТОЦИ и TRIGGER | За да изберете избрана сонда за одредување на состојбата на активирањето или за складирање податоци или за двете. |
| C_ADV_TRIGGER | Точно/Неточно | НЕТОЧНО | Ја овозможува опцијата за однапред активирање. Ова ја овозможува машината за состојба на активирање и можете да напишете своја сопствена секвенца на активирање во Vivado Logic Analyzer. |
| Табела 2: ILA параметри (продолжение) | |||
| Параметар | Дозволено Вредности | Стандардни вредности | Опис |
| C_NUM_MONITOR_SLOTS | 1-11 | 1 | Број на слотови за интерфејс. |
| Забелешки:
1. Максималниот број на единици за споредување вредност (совпаѓање) е ограничен на 1,024. За основниот активирач (C_ADV_TRIGGER = FALSE), секоја сонда има една споредбена вредност единица (како во претходната верзија). Но, за опцијата за однапред активирање (C_ADV_TRIGGER = TRUE), тоа значи дека поединечните сонди сè уште можат да имаат можен избор на број на единици за споредување вредности од една до четири. Но, сите споредбени вредносни единици не треба да надминуваат повеќе од 1,024. Ова значи, ако ви требаат четири споредбени единици по сонда, тогаш ви е дозволено да користите само 256 сонди. |
|||
Дизајнирање со јадрото
Овој дел вклучува упатства и дополнителни информации за да се олесни дизајнирањето со јадрото.
Часовник
Влезната порта clk е часовникот што го користи јадрото ILA за да ги регистрира вредностите на сондата. За најдобри резултати, треба да биде истиот сигнал за часовникот што е синхрон со дизајнерската логика што е прикачена на портите на сондата на јадрото ILA. Кога рачно се поврзувате со AXI Debug Hub, сигналот aclk треба да биде синхрон со влезната порта на часовникот на AXI Debug Hub.
Ресетирање
Кога поставувате тип на влез ILA на интерфејс монитор, портата за ресетирање треба да биде истиот сигнал за ресетирање кој е синхрон со дизајнерската логика чиј интерфејс е прикачен на
процеп_ _ пристаниште на ILA јадрото. За рачно поврзување со јадрото на AXI Debug Hub, сегашната порта треба да биде синхрона со портата за ресетирање на јадрото на AXI Debug Hub.
Чекори на проток на дизајн
Овој дел го опишува прилагодувањето и генерирањето на јадрото, ограничувањето на јадрото и чекорите за симулација, синтеза и имплементација кои се специфични за ова IP-јадро. Подетални информации за стандардните текови на дизајн на Vivado® и IP интеграторот може да се најдат во следните кориснички упатства на Vivado Design Suite:
- Корисничко упатство за Vivado Design Suite: Дизајнирање на IP потсистеми со помош на IP интегратор (UG994)
- Упатство за употреба на Vivado Design Suite: Дизајнирање со IP (UG896)
- Упатство за употреба на Vivado Design Suite: Започнување (UG910)
- Упатство за употреба на Vivado Design Suite: Logic Simulation (UG900)
Приспособување и генерирање на јадрото
Овој дел вклучува информации за користење на алатките Xilinx® за приспособување и генерирање на јадрото во Vivado® Design Suite. Ако го приспособувате и генерирате јадрото во IP интеграторот на Vivado, видете го Упатството за корисникот на Vivado Design Suite: Дизајнирање на IP потсистеми со помош на IP интегратор (UG994) за детални информации. IP интеграторот може автоматски да пресмета одредени конфигурациски вредности кога го потврдува или генерира дизајнот. За да проверите дали вредностите се менуваат, видете го описот на параметарот во ова поглавје. До view вредноста на параметарот, извршете ја командата validate_bd_design во конзолата Tcl. Можете да ја прилагодите IP-а за употреба во вашиот дизајн со одредување вредности за различните параметри поврзани со јадрото на IP користејќи ги следните чекори:
- Изберете IP од каталогот IP.
- Кликнете двапати на избраната IP адреса или изберете ја командата Customize IP од лентата со алатки или кликнете со десното копче на менито.
За детали, видете го упатството за користење на Vivado Design Suite: Дизајнирање со IP (UG896) и Упатството за користење на Vivado Design Suite: Getting Started (UG910). Сликите во ова поглавје се илустрации на Vivado IDE. Распоредот прикажан овде може да се разликува од тековната верзија.
За да пристапите до јадрото, направете го следново:
- Отворете проект со избирање File потоа Отвори проект или креирај нов проект со избирање File потоа Нов проект во Вивадо.
- Отворете го каталогот за IP и одете до која било од таксономите.
- Двоен клик на ILA за да се појави главното име Vivado IDE.
Панел за општи опции
Следната слика го прикажува јазичето Општи опции во поставката Native што ви овозможува да ги наведете опциите:
На следната слика е прикажано јазичето Општи опции во поставката AXI што ви овозможува да ги наведете опциите:
- Име на компонента: Користете го ова поле за текст за да обезбедите единствено име на модулот за јадрото на ILA.
- ILA Input Type: Оваа опција одредува кој тип на интерфејс или сигнал ILA треба да се дебагира. Во моментов, вредностите за овој параметар се „Native Probes“, „Interface Monitor“ и „Mixed“.
- Број на сонди: Користете го ова поле за текст за да го изберете бројот на порти за сонда на јадрото ILA. Валидниот опсег што се користи во Vivado® IDE е од 1 до 64. Ако ви требаат повеќе од 64 порти за сонда, треба да го користите протокот на командата Tcl за да го генерирате јадрото ILA.
- Голем број отвори за интерфејс (достапни само во тип на интерфејс монитор и мешан тип): Оваа опција ви овозможува да го изберете бројот на слотови за интерфејс AXI што треба да се поврзат со ILA.
- Ист број на компаратори за сите порти на сонда: Бројот на компаратори по сонда може да се конфигурира на овој панел. Истиот број компаратори за сите сонди може да се овозможи со избирање.
Панели за пристаниште на сонда
Следната слика го прикажува табулаторот Probe Ports што ви овозможува да ги наведете поставките:
- Панел за порта на сонда: Ширината на секоја порта на сонда може да се конфигурира во панелите за порти со сонда. Секој панел за порти со сонда има до седум порти.
- Ширина на сонда: Може да се спомене ширината на секоја порта на сонда. Валидниот опсег е од 1 до 1024.
- Број на компаратори: оваа опција е овозможена само кога е оневозможена опцијата „Ист број компаратори за сите порти со сонда“. Може да се постави компаратор за секоја сонда во опсег од 1 до 16.
- Податоци и/или активирач: Типот на сонда за секоја сонда може да се постави со помош на оваа опција. Валидните опции се DATA_and_TRIGGER, DATA и TRIGGER.
- Опции за компаратор: Типот на работа или споредба за секоја сонда може да се постави со помош на оваа опција.
Опции за интерфејс
Следната слика го прикажува табулаторот Опции за интерфејс кога е избран монитор на интерфејс или мешан тип за тип на влез ILA:
- Тип на интерфејс: Добавувач, библиотека, име и верзија (VLNV) на интерфејсот што треба да се надгледува од јадрото на ILA.
- AXI-MM ID Width: Ја избира ширината на ID на интерфејсот AXI кога слот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- AXI-MM Data Width: Ги избира параметрите што одговараат на slot_Избира ширина на податоци на интерфејсот AXI кога slot_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- AXI-MM Address Width: Ја избира ширината на адресата на интерфејсот AXI кога слот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Овозможи AXI-MM/Stream Protocol Checker: Овозможува проверка на протокол AXI4-MM или AXI4-Stream за слот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM или AXI4-Stream, каде е бројот на слотот.
- Овозможи бројачи за следење трансакции: Овозможува способност за следење трансакции AXI4-MM.
- Number of Outstanding Read Transactions: Го одредува бројот на ненаплатени трансакции за читање по ID. Вредноста треба да биде еднаква или поголема од бројот на извонредни трансакции за читање за таа врска.
- Number of Outstanding Write Transactions: Го одредува бројот на заостанати Write трансакции по ID. Вредноста треба да биде еднаква или поголема од бројот на заостанати трансакции Write за таа врска.
- Следете ги сигналите за статусот на APC: Овозможете следење на сигналите за статусот на APC за слотот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Конфигурирајте го AXI-адресниот канал за читање како Податок: Изберете ги сигналите на каналот за читање адреси за целта за складирање податоци за слотот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Конфигурирајте го каналот за адреси за читање AXI како активирач: изберете ги сигналите на каналот за читање на адресата за одредување на состојбата на активирањето за слотот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Конфигурирајте го каналот за читање податоци на AXI како Податок: изберете сигнали за каналот за читање податоци за цели за складирање податоци за слот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Конфигурирајте го каналот за читање на податоци AXI како активирач: изберете сигнали за читање на каналот за податоци за одредување услови за активирање за слот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Конфигурирајте го каналот за адреси за запишување AXI како податоци: изберете сигнали за канал за адреси за пишување за целта за складирање податоци за слотот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Конфигурирајте го каналот за адреси за запишување AXI како активирач: изберете сигнали за каналот за адреси за пишување за да ги наведете условите за активирање за слотот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Конфигурирајте го каналот за запишување на податоци AXI како Податоци: изберете запишување сигнали од каналот за податоци за целта за складирање податоци за слотот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Конфигурирајте го каналот за запишување на податоци AXI како активирач: изберете сигнали за каналот за пишување на податоци за одредување на состојбата на активирањето за слотот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Конфигурирајте го каналот за одговор за пишување AXI како Податок: изберете сигнали за канал за одговор за пишување за цели за складирање податоци за слот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- Конфигурирајте го каналот за одговор за пишување на AXI како активирач: изберете сигнали за канал за одговор за пишување за одредување на состојбата на активирањето за слотот кога слотот_ типот на интерфејс е конфигуриран како AXI-MM, каде е бројот на слотот.
- AXI-Stream Tdata Width: Ја избира ширината Tdata на интерфејсот AXI-Stream кога слот_ типот на интерфејс е конфигуриран како AXI-Stream, каде е бројот на слотот.
- AXI-Stream TID Width: Ја избира ширината TID на интерфејсот AXI-Stream кога слот_ типот на интерфејс е конфигуриран како AXI-Stream, каде е бројот на слотот.
- AXI-Stream TUSER Width: Ја избира ширината TUSER на интерфејсот AXI-Stream кога слот_ типот на интерфејс е конфигуриран како AXI-Stream, каде е бројот на слотот.
- AXI-Stream TDEST Width: Ја избира TDEST ширината на интерфејсот AXI-Stream кога слот_ типот на интерфејс е конфигуриран како AXI-Stream, каде е бројот на слотот.
- Конфигурирајте ги сигналите AXIS како податоци: изберете AXI4-Stream сигнали за цел за складирање податоци за слот
кога слотот_ типот на интерфејс е конфигуриран како AXI-Stream каде е бројот на слотот. - Конфигурирајте ги сигналите на AXIS како активирач: изберете ги сигналите AXI4-Stream за одредување на состојбата на активирањето за слотот кога слотот_ типот на интерфејс е конфигуриран како AXI-Stream, каде е бројот на слотот.
- Конфигурирај го слот како податоци и/или активирач: избира сигнали за слот што не се AXI за одредување на состојбата на активирањето или за цел за складирање податоци или за двете за слот кога слотот_ типот на интерфејс е конфигуриран како не-AXI, каде е бројот на слотот.
Опции за складирање
Следната слика го прикажува табулаторот Опции за складирање што ви овозможува да го изберете целниот тип на складирање и длабочината на меморијата што ќе се користи:
- Цел на складирање: Овој параметар се користи за да се избере типот на целта за складирање од паѓачкото мени.
- Длабочина на податоци: Овој параметар се користи за избор на соодветна sampдлабочина од паѓачкото мени.
Напредни опции
Следната слика го прикажува табот Напредни опции:
- Овозможи интерфејс AXI4-Stream за рачно поврзување со AXI Debug Hub: кога е овозможено, оваа опција дава интерфејс AXIS за IP да се поврзе со AXI Debug Hub.
- Овозможи интерфејс за влез за активирање: проверете ја оваа опција за да овозможите опционална влезна порта за активирање.
- Овозможи интерфејс за излез за активирање: проверете ја оваа опција за да овозможите опционална излезна порта за активирање.
- Влезна цевка Сtages: Изберете го бројот на регистри што сакате да ги додадете за истрагата за да ги подобрите резултатите од имплементацијата. Овој параметар се однесува на сите сонди.
- Напредно активирање: штиклирајте за да ја овозможите секвенцирањето на активирањето врз основа на состојбата на машината.
Излез генерирање
За детали, видете го упатството за користење на Vivado Design Suite: Дизајнирање со IP (UG896).
Ограничување на јадрото
Потребни ограничувања
Јадрото на ILA вклучува XDC file што содржи соодветни ограничувања за лажни патеки за да се спречи преголемото ограничување на патеките за синхронизација на вкрстување на доменот на часовникот. Исто така, се очекува дека сигналот на часовникот поврзан со влезната порта clk на јадрото ILA е правилно ограничен во вашиот дизајн.
Избори на уреди, пакети и степени на брзина
Овој дел не е применлив за ова јадро на IP.
- Фреквенции на часовникот
Овој дел не е применлив за ова јадро на IP. - Управување со часовникот
Овој дел не е применлив за ова јадро на IP. - Поставување на часовникот
Овој дел не е применлив за ова јадро на IP. - Банкарство
Овој дел не е применлив за ова јадро на IP. - Поставување на трансивер
Овој дел не е применлив за ова јадро на IP. - Стандард за влез/излез и поставеност
Овој дел не е применлив за ова јадро на IP.
Симулација
За сеопфатни информации за компонентите за симулација на Vivado®, како и информации за користење на поддржани алатки од трети страни, видете го Упатството за корисникот на Vivado Design Suite: Logic Simulation (UG900).
Синтеза и имплементација
За детали за синтезата и имплементацијата, видете го упатството за корисникот на Vivado Design Suite: Дизајнирање со IP (UG896).
Дебагирање
Овој додаток вклучува детали за ресурсите достапни на поддршката на Xilinx® webсајт и алатки за дебагирање. Ако IP бара клуч за лиценца, клучот мора да се потврди. Алатките за дизајн на Vivado® имаат неколку контролни пунктови за лиценца за затворање на лиценцирана IP адреса низ протокот. Ако проверката на лиценцата успее, IP може да продолжи со генерирање. Во спротивно, генерацијата запира со грешка. Контролните точки за лиценца се спроведуваат со следниве алатки:
- Синтеза на Вивадо
- Имплементација на Вивадо
- write_bitstream (команда Tcl)
ВАЖНО! Нивото на IP лиценца се игнорира на контролните пунктови. Тестот потврдува дека постои валидна лиценца. Не го проверува нивото на IP лиценца.
Наоѓање помош на Xilinx.com
За да помогне во процесот на дизајнирање и отстранување грешки при користење на јадрото, поддршката на Xilinx web страницата содржи клучни ресурси како што се документација за производот, белешки за издавање, записи за одговори, информации за познати проблеми и врски за добивање дополнителна поддршка за производот. Форумите на заедницата на Xilinx се исто така достапни каде што членовите можат да учат, да учествуваат, да споделуваат и да поставуваат прашања за решенијата на Xilinx.
Документација
Овој водич за производ е главниот документ поврзан со јадрото. Овој водич, заедно со документацијата поврзана со сите производи кои помагаат во процесот на дизајнирање, може да се најде на Xilinx Support web страница или со користење на Xilinx® Documentation Navigator. Преземете го Xilinx Documentation Navigator од страницата Преземања. За повеќе информации за оваа алатка и достапните функции, отворете ја онлајн помошта по инсталацијата.
Записи за одговори
Записите за одговори вклучуваат информации за најчесто среќаваните проблеми, корисни информации за тоа како да се решат овие проблеми и какви било познати проблеми со производот на Xilinx. Записите за одговори се создаваат и се одржуваат секојдневно со што се осигурува дека корисниците имаат пристап до најточните достапни информации. Записите за одговори за ова јадро може да се лоцираат со користење на полето за поддршка за пребарување на главната поддршка на Xilinx web страница. За да ги максимизирате резултатите од пребарувањето, користете клучни зборови како што се:
- Име на производ
- Пораки од алатката
- Резиме на наидениот проблем
Достапно е пребарување на филтер откако ќе се вратат резултатите за понатамошно насочување на резултатите.
Техничка поддршка
Xilinx обезбедува техничка поддршка на форумите на заедницата на Xilinx за овој LogiCORE™ IP производ кога се користи како што е опишано во документацијата за производот. Xilinx не може да гарантира тајминг, функционалност или поддршка ако направите нешто од следново:
- Спроведување на решението во уреди кои не се дефинирани во документацијата.
- Приспособете го решението над дозволеното во документацијата за производот.
- Променете го кој било дел од дизајнот со ознака НЕ МОДИФИРАЈ.
За да поставувате прашања, одете до Форумите на заедницата на Xilinx.
Дополнителни ресурси и правни известувања
Ресурси на Xilinx
За ресурси за поддршка, како што се одговори, документација, преземања и форуми, видете поддршка на Xilinx.
Навигатор за документација и центри за дизајн
Xilinx® Documentation Navigator (DocNav) обезбедува пристап до документи, видеа и ресурси за поддршка на Xilinx, кои можете да ги филтрирате и пребарувате за да најдете информации. За да го отворите DocNav:
- • Од Vivado® IDE, изберете Помош → Документација и упатства.
• На Windows, изберете Start → All Programs → Xilinx Design Tools → DocNav.
• Во командната линија на Linux, внесете docnav.
Xilinx Design Hubs обезбедуваат линкови до документација организирана според дизајнерски задачи и други теми, кои можете да ги користите за да ги научите клучните концепти и да одговорите на често поставуваните прашања. За да пристапите до Design Hubs:
- Во DocNav, кликнете на Дизајн центри View таб.
- На Ксилинкс webстраница, видете ја страницата Дизајн Хабови.
Забелешка: За повеќе информации за DocNav, видете ја страницата Навигатор за документација на Xilinx webсајт.
Референци
Овие документи обезбедуваат дополнителен материјал корисен со овој водич:
- Корисничко упатство за Vivado Design Suite: програмирање и дебагирање (UG908)
- Упатство за употреба на Vivado Design Suite: Дизајнирање со IP (UG896)
- Корисничко упатство за Vivado Design Suite: Дизајнирање на IP потсистеми со помош на IP интегратор (UG994)
- Упатство за употреба на Vivado Design Suite: Започнување (UG910)
- Упатство за употреба на Vivado Design Suite: Logic Simulation (UG900)
- Упатство за употреба на Vivado Design Suite: имплементација (UG904)
- Водич за миграција на ISE до Vivado Design Suite (UG911)
- Водич за производи за IP LogiCORE за проверка на протокол AXI (PG101)
- AXI4-Stream Protocol Checker Guide LogiCORE IP производ (PG145)
Историја на ревизии
Следната табела ја прикажува историјата на ревизија за овој документ.
| Секција | Резиме на ревизија |
| 11/23/2020 Верзија 1.1 | |
| Почетно ослободување. | N/A |
Ве молиме прочитајте: Важни правни известувања
Информациите што ви се откриени овде („Материјали“) се обезбедени исклучиво за избор и употреба на производите на Xilinx. До максималниот степен дозволен со важечкиот закон: (1) Материјалите се достапни „КАКО ШТО СЕ“ и со сите грешки, Xilinx со ова ОДГОВАРА СИТЕ ГАРАНЦИИ И УСЛОВИ, ИЗРПНИ, ИМПЛИЦИРАНИ ИЛИ СТАТУТОРНИ, ВКЛУЧУВАЈЌИ НО НЕ ОГРАНИЧЕНИ НА ГАРАНЦИЈА, ГАРАНЦИЈА -ПРЕКРШЕЊЕ, ИЛИ ПОДОБРУВАЊЕ ЗА КОЈА ПОСЕБЕНА ЦЕЛ; и (2) Xilinx нема да биде одговорен (без разлика дали во договор или деликт, вклучително и невнимание или според која било друга теорија на одговорност) за каква било загуба или штета од кој било вид или природа поврзана со, што произлегува од или во врска со материјалите (вклучувајќи ја и вашата употреба на Материјалите), вклучително и за каква било директна, индиректна, посебна, случајна или последователна загуба или штета (вклучувајќи губење на податоци, добивка, добра волја или каков било вид загуба или штета претрпена како резултат на која било постапка преземена од трето лице) дури и ако таквата штета или загуба е разумно предвидлива или Xilinx бил информиран за можноста за истото.
Xilinx не презема никаква обврска да ги коригира грешките содржани во Материјалите или да ве извести за ажурирањата на Материјалите или спецификациите на производите. Не смеете да ги репродуцирате, менувате, дистрибуирате или јавно прикажувате Материјалите без претходна писмена согласност. Одредени производи подлежат на одредбите и условите на ограничената гаранција на Xilinx, ве молиме погледнете ги Условите за продажба на Xilinx кои можат да бидат viewед на https://www.xilinx.com/legal.htm#tos; IP-јадрата може да подлежат на условите за гаранција и поддршка содржани во лиценцата што ви ја издава Xilinx. Производите на Xilinx не се дизајнирани или наменети да бидат безбедни за неуспех или за употреба во која било апликација која бара неуспешни перформанси; вие преземате единствен ризик и одговорност за користење на производите на Xilinx во такви критични апликации, ве молиме погледнете ги Условите за продажба на Xilinx кои можат да бидат viewед на https://www.xilinx.com/legal.htm#tos.
Овој документ содржи прелиминарни информации и може да се промени без најава. Информациите дадени овде се однесуваат на производи и/или услуги кои сè уште не се достапни за продажба, и се обезбедени исклучиво за информативни цели и не се наменети или да се толкуваат како понуда за продажба или обид за комерцијализација на производите и/или услугите наведени. овде.
ОПРЕДЕЛУВАЊЕ ЗА АВТОМОБИЛНИ АПЛИКАЦИИ
АВТОМОТИЛСКИТЕ ПРОИЗВОДИ (ИДЕНТИФИКУВАНИ КАКО „XA“ ВО БРОЈОТ НА ДЕЛ) НЕ СЕ ГАРАНТИРААТ ЗА УПОТРЕБА ВО РАБОТУВАЊЕ НА ВОЗДУШНИ ПЕРНИНИ ИЛИ ЗА УПОТРЕБА ВО АПЛИКАЦИИ КОИ ВЛИЈААТ НА КОНТРОЛА НА ВОЗИЛОТО НА БЕЗБЕДНОСТА ЗА БЕЗБЕДНОСТ ЗА БЕЗБЕДНОСТ) СО ИСО 26262 СТАНДАРД ЗА БЕЗБЕДНОСТ ЗА АВТОМОБИЛИ („БЕЗБЕДЕН ДИЗАЈН“). КЛИЕНТИТЕ ПРЕД КОРИСТЕЊЕ ИЛИ ДИСТРИБИРАЊЕ СИСТЕМИ КОИ ВКЛУЧУВААТ ПРОИЗВОДИ, ТЕМЕЛНО ЌЕ ГИ ИСПИТУВААТ ТАКВИТЕ СИСТЕМИ ЗА БЕЗБЕДНОСНИ ЦЕЛИ. УПОТРЕБАТА НА ПРОИЗВОДИ ВО БЕЗБЕДНОСНА АПЛИКАЦИЈА БЕЗ БЕЗБЕДНОСЕН ДИЗАЈН Е ЦЕЛОСНО НА РИЗИК НА КЛИЕНТОТ, ПРЕДМЕТ САМО НА ВАЖЕШНИТЕ ЗАКОНИ И РЕГУЛАТИВИ КОИ ГИ УПРЕДУВААТ ОГРАНИЧУВАЊАТА НА ОДГОВОРНОСТА НА ПРОИЗВОДОТ.
Авторски права за 2020 година Xilinx, Inc. Сите други заштитни знаци се сопственост на нивните соодветни сопственици. PG357 (v1.1) 23 ноември 2020 година, ILA со интерфејс AXI4-Stream v1.1
Преземете PDF: Водич за интегриран логички анализатор на Xilinx AXI4-Stream
