Vodič za integrirani logički analizator Xilinx AXI4-Stream

Uvod

Integrirani logički analizator (ILA) s jezgrom AXI4-Stream sučelja prilagodljiv je IP logičkog analizatora koji se može koristiti za praćenje internih signala i sučelja dizajna. ILA jezgra uključuje mnoge napredne značajke modernih logičkih analizatora, uključujući Booleove okidačke jednadžbe i okidače rubnih prijelaza. Jezgra također nudi mogućnost otklanjanja pogrešaka i nadzora sučelja zajedno s provjerom protokola za memorijsko mapirane AXI i AXI4-Stream. Budući da je ILA jezgra sinkrona s dizajnom koji se nadzire, sva ograničenja sata dizajna koja se primjenjuju na vaš dizajn također se primjenjuju na komponente ILA jezgre. Za otklanjanje pogrešaka na sučeljima unutar dizajna, ILA IP treba dodati blok dizajnu u Vivado® IP integratoru. Slično, opcija provjere protokola AXI4/AXI4-Stream može se omogućiti za ILA IP u IP integratoru. Povrede protokola mogu se zatim prikazati u obliku vala viewer logičkog analizatora Vivado.

Značajke

• Broj ulaza sonde i širinu sonde može odabrati korisnik.
• Ciljevi pohrane koje može odabrati korisnik kao što su blok RAM i UltraRAM
• Više ulaza sonde može se kombinirati u jedan uvjet okidača.
• AXI utori koje može odabrati korisnik za otklanjanje pogrešaka AXI sučelja u dizajnu.
• Konfigurabilne opcije za AXI sučelja uključujući vrste sučelja i praćenjeample dubina.
• Podaci i svojstvo okidača za sonde.
• Broj komparatora i širina za svaku sondu i pojedinačne priključke unutar sučelja.
• Ulazno/izlazna sučelja za unakrsno okidanje.
• Konfigurabilni cjevovod za ulazne sonde.
• Provjera protokola AXI4-MM i AXI4-Stream.

Za više informacija o ILA jezgri, pogledajte Vivado Design Suite korisnički priručnik: Programiranje i otklanjanje pogrešaka (UG908).

IP činjenice

LogiCORE™ tablica IP činjenica
Temeljne specifičnosti
Obitelj podržanih uređaja1	Versal™ ACAP
Podržana korisnička sučelja	IEEE standard 1149.1 – JTAG
Isporučuje se s Coreom
Dizajn Files	RTL
Example Dizajn	Verilog
Ispitni stol	Nije priloženo
Ograničenja File	Ograničenja dizajna Xilinx® (XDC)
Simulacijski model	Nije priloženo
Podržani S/W upravljački program	N/A
Ispitani tokovi dizajna2
Unos dizajna	Vivado® Design Suite
Simulacija	Za podržane simulatore pogledajte Xilinx Design Tools: Vodič za napomene o izdanju.
Sinteza	Vivado Sinteza
podrška
Svi Vivado IP zapisi promjena	Master Vivado IP zapisnici promjena: 72775
Xilinx podrška web stranica
Bilješke: 1. Za potpuni popis podržanih uređaja pogledajte Vivado® IP katalog. 2. Za podržane verzije alata, pogledajte Xilinx Design Tools: Vodič za napomene o izdanju.

Nadview

Kretanje sadržajem prema procesu dizajna
Xilinx® dokumentacija organizirana je oko skupa standardnih procesa dizajna koji vam pomažu pronaći relevantan sadržaj za vaš trenutni razvojni zadatak. Ovaj dokument pokriva sljedeće procese dizajna:

• Razvoj hardvera, IP-a i platforme: Stvaranje PL IP blokova za hardversku platformu, stvaranje PL kernela, funkcionalna simulacija podsustava i procjena Vivado® vremena, korištenja resursa i zatvaranja napajanja. Također uključuje razvoj hardverske platforme za integraciju sustava. Teme u ovom dokumentu koje se odnose na ovaj proces dizajna uključuju:
• Opisi luka
• Određivanje sata i resetiranje
• Prilagodba i generiranje jezgre

Core Overview
Signali i sučelja u FPGA dizajnu povezani su s ILA sondom i ulazima utora. Ovi signali i sučelja, priključeni na ulaze sonde i utora, su sampvodi se projektiranom brzinom i pohranjuje pomoću blok RAM-a na čipu. Signali i sučelja u Versal™ ACAP dizajnu povezani su s ILA sondom i ulazima utora. Ovi priključeni signali i sučelja su sampvođen projektiranim brzinama koristeći ulaz takta jezgre i pohranjen u blok RAM memorije na čipu. Osnovni parametri određuju sljedeće:

• Broj sondi (do 512) i širina sonde (1 do 1024).
• Brojni utori i opcije sučelja.
• Trag sample dubina.
• Podaci i/ili svojstvo okidača za sonde.
• Broj komparatora za svaku sondu.

Komunikacija s ILA jezgrom provodi se korištenjem instance AXI Debug Hub-a koji se povezuje s IP jezgrom sustava kontrole, sučelja i obrade (CIPS).

Nakon što se dizajn učita u Versal ACAP, upotrijebite softver logičkog analizatora Vivado® za postavljanje događaja okidača za ILA mjerenje. Nakon što se okidač dogodi, sampmeđuspremnik se puni i učitava u Vivado logički analizator. Možeš view ove podatke pomoću prozora valnog oblika. Sonda sampFunkcionalnost datoteke i okidača implementirana je u programabilnom logičkom području. Blokirana RAM ili UltraRAM memorija na čipu na temelju cilja pohrane koji ste odabrali tijekom prilagodbe koja pohranjuje podatke dok ih softver ne učita. Za pokretanje događaja, snimanje podataka ili komunikaciju s ILA jezgrom nije potreban korisnički unos ili izlaz. ILA jezgra sposobna je nadzirati signale na razini sučelja, može prenijeti informacije na razini transakcije kao što su neizvršene transakcije za AXI4 sučelja.

ILA Probe Trigger Comparator
Svaki ulaz sonde povezan je s komparatorom okidača koji može izvoditi različite operacije. Tijekom izvođenja, komparator se može postaviti da izvodi = ili != usporedbe. Ovo uključuje odgovarajuće uzorke razine, kao što je X0XX101. Također uključuje otkrivanje rubnih prijelaza kao što su uzlazni rub (R), silazni rub (F), bilo koji rub (B) ili bez prijelaza (N). Komparator okidača može izvesti složenije usporedbe, uključujući >, <, ≥ i ≤.

VAŽNO! Komparator se postavlja tijekom rada putem logičkog analizatora Vivado®.

Uvjet pokretanja ILA
Uvjet okidača rezultat je Booleovog izračuna "I" ili "ILI" svakog od rezultata komparatora okidača ILA sonde. Pomoću logičkog analizatora Vivado® odabirete hoćete li sonde okidača komparatora "I" ili ih "ILI". Postavka "AND" uzrokuje događaj okidača kada su sve usporedbe ILA sonde zadovoljene. Postavka "ILI" uzrokuje događaj okidača kada je bilo koja od usporedbi ILA sonde zadovoljena. Uvjet okidača je događaj okidača koji se koristi za mjerenje traga ILA.

Prijave

ILA jezgra dizajnirana je za korištenje u aplikaciji koja zahtijeva provjeru ili otklanjanje pogrešaka pomoću Vivada®. Sljedeća slika prikazuje CIPS IP jezgru zapisivanje i čitanje iz AXI blok RAM kontrolera kroz AXI mrežu na čipu (NoC). ILA jezgra povezana je s mrežom sučelja između AXI NoC i AXI blok RAM kontrolera za praćenje AXI4 transakcije u hardverskom upravitelju.

Licenciranje i naručivanje
Ovaj Xilinx® LogiCORE™ IP modul isporučuje se bez dodatnih troškova uz Xilinx Vivado® Design Suite prema uvjetima Xilinxove licence za krajnjeg korisnika.
Bilješka: Kako biste provjerili trebate li licencu, provjerite stupac Licenca u IP katalogu. Uključeno znači da je licenca uključena u Vivado® Design Suite; Kupnja znači da morate kupiti licencu za korištenje jezgre. Informacije o drugim Xilinx® LogiCORE™ IP modulima dostupne su na stranici Xilinx Intellectual Property. Za informacije o cijenama i dostupnosti drugih Xilinx LogiCORE IP modula i alata, kontaktirajte svog lokalnog Xilinx prodajnog predstavnika.

Specifikacija proizvoda

Opisi luka
Sljedeće tablice pružaju pojedinosti o ILA priključcima i parametrima.
ILA luke

Tablica 1: ILA luke
Naziv priključka	I/O	Opis
clk	I	Dizajnirani sat koji taktira sve okidače i logiku pohrane.
sonda [ – 1:0]	I	Ulaz ulaza sonde. Broj ulaza sonde nalazi se u rasponu od 0 do 511. Širina otvora sonde (označena sa ) je u rasponu od 1 do 1024. Ovaj priključak morate deklarirati kao vektor. Za 1-bitni priključak koristite sondu [0:0].
trig_out	O	Trig_out port može se generirati ili iz uvjeta okidača ili iz vanjskog trig_in porta. Postoji kontrola vremena izvođenja iz logičkog analizatora za prebacivanje između stanja okidača i trig_in za pokretanje trig_out.
trig_in	I	Ulazni port okidača koji se koristi u sustavu temeljenom na procesu za ugrađeni križni okidač. Može se povezati s drugom ILA za stvaranje kaskadnog okidača.
slot_ _	I	Sučelje utora. Vrsta sučelja kreira se dinamički na temelju slot_ _ parametar vrste sučelja. Pojedinačni priključci unutar sučelja dostupni su za nadzor u upravitelju hardvera.
trig_out_ack	I	Potvrda za trig_out.
trig_in_ack	O	Potvrda za trig_in.
resetn	I	ILA vrsta ulaza kada je postavljena na 'Monitor sučelja', ovaj bi priključak trebao biti isti signal resetiranja koji je sinkroni s logikom dizajna koja je priključena na Slot_ _ luke ILA jezgre.
S_OS	I/O	Dodatni priključak. Koristi se za ručno povezivanje s jezgrom AXI Debug Hub-a kada je u naprednim opcijama odabrano 'Omogući AXI4- Stream Interface za ručno povezivanje s AXI Debug Hub-om'.
M_OS	I/O	Dodatni priključak. Koristi se za ručno povezivanje s jezgrom AXI Debug Hub kada je u 'Advanced Options' odabrano 'Enable AXI4- Stream Interface for Manual Connection to AXI Debug Hub'.

Tablica 1: ILA luke (nastavak)
Naziv priključka	I/O	Opis
aresetn	I	Dodatni priključak. Koristi se za ručno povezivanje s jezgrom AXI Debug Hub-a kada je u 'Advanced Options' odabrano 'Enable AXI4- Stream Interface for Manual Connection to AXI Debug Hub'. Ovaj bi priključak trebao biti sinkroniziran s priključkom za resetiranje AXI Debug Huba.
akk	I	Dodatni priključak. Koristi se za ručno povezivanje s jezgrom AXI Debug Hub-a kada je u 'Advanced Options' odabrano 'Enable AXI4- Stream Interface for Manual Connection to AXI Debug Hub'. Ovaj bi priključak trebao biti sinkroni s priključkom sata AXI Debug Huba.

ILA parametri

Tablica 2: ILA parametri
Parametar	Dopušteno Vrijednosti	Zadane vrijednosti	Opis
Ime_komponente	Niz s A–Z, 0–9 i _ (podvlaka)	ila_0	Naziv instancirane komponente.
C_NUM_OF_PROBES	1–512 (prikaz, ostalo).	1	Broj ulaza ILA sonde.
C_MEMORY_TYPE	0, 1	0	Cilj pohrane za snimljene podatke. 0 odgovara blok RAM-u, a 1 odgovara UltraRAM-u.
C_DATA_DUBINA	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Dubina međuspremnika za pohranu sonde. Ovaj broj predstavlja najveći broj sampdatoteke koje se mogu pohraniti u vrijeme izvođenja za svaki ulaz sonde.
C_PROBA _ŠIRINA	1–1024 (prikaz, ostalo).	1	Širina otvora sonde . Gdje je ulaz sonde koji ima vrijednost od 0 do 1,023.
C_TRIGOUT_HR	Točno/Netočno	NETOČNO	Omogućuje funkciju okidanja. Koriste se portovi trig_out i trig_out_ack.
C_TRIGIN_HR	Točno/Netočno	NETOČNO	Omogućuje funkciju okidača. Koriste se portovi trig_in i trig_in_ack.
C_INPUT_PIPE_STAGES	0–6 (prikaz, ostalo).	0	Dodajte dodatne flopove na priključke sonde. Jedan parametar primjenjuje se na sve ulaze sonde.
ALL_PROBE_SAME_MU	Točno/Netočno	PRAVI	Ovo nameće iste jedinice vrijednosti usporedbe (jedinice podudaranja) za sve sonde.
C_PROBA _MU_CNT	1–16 (prikaz, ostalo).	1	Broj jedinica usporedbe vrijednosti (podudaranja) po sondi. Ovo je važeće samo ako je ALL_PROBE_SAME_MU FALSE.
C_PROBA _TIP	PODACI i OKIDAJ, OKIDAJ, PODACI	DATA i TRIGGER	Za odabir odabrane sonde za određivanje uvjeta okidača ili za potrebe pohrane podataka ili za oboje.
C_ADV_TRIGGER	Točno/Netočno	NETOČNO	Omogućuje opciju okidanja unaprijed. Ovo omogućuje stroj stanja okidača i možete napisati vlastiti niz okidača u Vivado Logic Analyzeru.

Tablica 2: ILA parametri (nastavak)
Parametar	Dopušteno Vrijednosti	Zadane vrijednosti	Opis
C_NUM_MONITOR_SLOTS	1-11	1	Broj utora za sučelje.
Bilješke: 1. Maksimalni broj jedinica usporedne vrijednosti (podudaranja) ograničen je na 1,024. Za osnovni okidač (C_ADV_TRIGGER = FALSE), svaka sonda ima jednu jedinicu vrijednosti usporedbe (kao u ranijoj verziji). Ali za opciju okidanja unaprijed (C_ADV_TRIGGER = TRUE), to znači da pojedinačne sonde još uvijek mogu imati mogući odabir broja jedinica usporedbe vrijednosti od jedne do četiri. Ali sve jedinice usporedne vrijednosti ne bi trebale prelaziti više od 1,024. To znači da ako su vam potrebne četiri jedinice za usporedbu po sondi, tada smijete koristiti samo 256 sondi.

Dizajniranje s jezgrom

Ovaj odjeljak uključuje smjernice i dodatne informacije za olakšavanje projektiranja s jezgrom.

Taktiranje
Ulazni priključak clk je sat koji koristi ILA jezgra za registraciju vrijednosti sonde. Za najbolje rezultate, to bi trebao biti isti signal takta koji je sinkroni s logikom dizajna koja je spojena na ulaze sonde ILA jezgre. Prilikom ručnog povezivanja s AXI Debug Hub-om, signal aclk trebao bi biti sinkroniziran s ulaznim priključkom sata AXI Debug Huba.

Ponovo
Kada postavite ILA vrstu ulaza na Monitor sučelja, port za resetiranje trebao bi biti isti signal za resetiranje koji je sinkroni s logikom dizajna čije je sučelje priključeno
slot_ _ luka jezgre ILA. Za ručno povezivanje s jezgrom AXI Debug Hub-a, trenutni port trebao bi biti sinkroniziran s portom za resetiranje jezgre AXI Debug Hub-a.

Koraci tijeka dizajna
Ovaj odjeljak opisuje prilagođavanje i generiranje jezgre, ograničavanje jezgre i korake simulacije, sinteze i implementacije koji su specifični za ovu IP jezgru. Detaljnije informacije o standardnim Vivado® tokovima dizajna i IP integratoru mogu se pronaći u sljedećim korisničkim vodičima za Vivado Design Suite:

• Korisnički vodič za Vivado Design Suite: Projektiranje IP podsustava pomoću IP Integratora (UG994)
• Vivado Design Suite korisnički priručnik: Dizajniranje s IP-om (UG896)
• Korisnički priručnik za Vivado Design Suite: početak (UG910)
• Vivado Design Suite korisnički priručnik: Logička simulacija (UG900)

Prilagodba i generiranje jezgre

Ovaj odjeljak uključuje informacije o korištenju Xilinx® alata za prilagodbu i generiranje jezgre u Vivado® Design Suiteu. Ako prilagođavate i generirate jezgru u Vivado IP integratoru, pogledajte Vivado Design Suite korisnički priručnik: Projektiranje IP podsustava pomoću IP integratora (UG994) za detaljne informacije. IP integrator može automatski izračunati određene konfiguracijske vrijednosti prilikom provjere ili generiranja dizajna. Kako biste provjerili mijenjaju li se vrijednosti, pogledajte opis parametra u ovom poglavlju. Do view vrijednost parametra, pokrenite validate_bd_design naredbu u Tcl konzoli. Možete prilagoditi IP za korištenje u svom dizajnu određivanjem vrijednosti za različite parametre povezane s IP jezgrom pomoću sljedećih koraka:

1.  Odaberite IP iz IP kataloga.
2.  Dvaput kliknite odabrani IP ili odaberite naredbu Prilagodi IP na alatnoj traci ili desnom tipkom miša kliknite izbornik.

Za detalje pogledajte Vivado Design Suite korisnički priručnik: Dizajniranje s IP-om (UG896) i Vivado Design Suite korisnički priručnik: Početak rada (UG910). Slike u ovom poglavlju su ilustracije Vivado IDE. Ovdje prikazani izgled može se razlikovati od trenutne verzije.

Za pristup jezgri učinite sljedeće:

1.  Otvorite projekt odabirom File zatim Otvori projekt ili kreiraj novi projekt odabirom File zatim Novi projekt u Vivadu.
2.  Otvorite IP katalog i dođite do bilo koje od taksonomija.
3. Dvaput kliknite na ILA da biste prikazali osnovno ime Vivado IDE.

Ploča s općim opcijama
Sljedeća slika prikazuje karticu Opće opcije u izvornoj postavci koja vam omogućuje da odredite opcije:

Sljedeća slika prikazuje karticu Opće opcije u AXI postavci koja vam omogućuje da odredite opcije:

• Naziv komponente: Upotrijebite ovo tekstualno polje da navedete jedinstveni naziv modula za ILA jezgru.
• ILA Vrsta ulaza: Ova opcija određuje koju vrstu sučelja ili signala ILA treba ispravljati. Trenutno su vrijednosti za ovaj parametar "Native Probes", "Interface Monitor" i "Mixed".
• Broj sondi: Koristite ovo tekstualno polje za odabir broja ulaza sonde na ILA jezgri. Valjani raspon koji se koristi u Vivado® IDE je od 1 do 64. Ako trebate više od 64 ulaza sonde, trebate koristiti tijek naredbi Tcl za generiranje ILA jezgre.
• Broj utora za sučelje (dostupno samo u vrsti monitora sučelja i mješovitoj vrsti): Ova vam opcija omogućuje odabir broja utora za AXI sučelje koje je potrebno spojiti na ILA.
• Isti broj komparatora za sve priključke sonde: Broj komparatora po sondi može se konfigurirati na ovoj ploči. Odabirom se može omogućiti isti broj komparatora za sve sonde.

Paneli ulaza sonde
Sljedeća slika prikazuje karticu Probe Ports koja vam omogućuje da odredite postavke:

• Ploča ulaza sonde: širina svakog priključka sonde može se konfigurirati u pločama priključaka sonde. Svaka ploča ulaza sonde ima do sedam priključaka.
• Širina sonde: Može se spomenuti širina svakog priključka sonde. Valjani raspon je od 1 do 1024.
• Broj komparatora: Ova je opcija omogućena samo kada je opcija "Isti broj komparatora za sve priključke sonde" onemogućena. Može se postaviti komparator za svaku sondu u rasponu od 1 do 16.
• Podaci i/ili okidač: Pomoću ove opcije može se postaviti vrsta sonde za svaku sondu. Važeće opcije su DATA_and_TRIGGER, DATA i TRIGGER.
• Opcije usporedbe: Pomoću ove opcije može se postaviti vrsta operacije ili usporedbe za svaku sondu.

Mogućnosti sučelja
Sljedeća slika prikazuje karticu Mogućnosti sučelja kada je za vrstu unosa ILA odabrano Monitor sučelja ili Mješoviti tip:

• Vrsta sučelja: dobavljač, biblioteka, naziv i verzija (VLNV) sučelja koje će nadzirati ILA jezgra.
• AXI-MM ID širina: Odabire ID širinu AXI sučelja kada utor_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• AXI-MM Data Width: Odabire parametre koji odgovaraju utoru_Odabire Data width AXI sučelja kada utor_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• AXI-MM širina adrese: odabire širinu adrese AXI sučelja kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Omogući provjeru protokola AXI-MM/Stream: Omogućuje provjeru protokola AXI4-MM ili AXI4-Stream za utor kada slot_ vrsta sučelja je konfigurirana kao AXI-MM ili AXI4-Stream, gdje je broj utora.
• Omogući brojače praćenja transakcija: Omogućuje mogućnost praćenja transakcija AXI4-MM.
• Broj neizvršenih transakcija čitanja: Određuje broj neizvršenih transakcija čitanja po ID-u. Vrijednost bi trebala biti jednaka ili veća od broja neizvršenih transakcija čitanja za tu vezu.
• Broj nepodmirenih transakcija pisanja: Određuje broj nepodmirenih transakcija pisanja po ID-u. Vrijednost bi trebala biti jednaka ili veća od broja neizvršenih transakcija pisanja za tu vezu.
• Monitor APC Status signals: Omogućite praćenje APC statusnih signala za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Konfiguriraj AXI kanal adrese za čitanje kao podatke: Odaberite signale kanala adrese za čitanje u svrhu pohrane podataka za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Konfiguriraj AXI kanal adrese čitanja kao okidač: Odaberite signale kanala adrese čitanja za određivanje uvjeta okidača za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Konfiguriraj AXI kanal podataka za čitanje kao podatke: Odaberite signale kanala za čitanje podataka za potrebe pohrane podataka za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Konfiguriraj AXI kanal podataka za čitanje kao okidač: Odaberite signale kanala za čitanje podataka za određivanje uvjeta okidača za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Konfiguriraj AXI kanal adrese za pisanje kao podatke: Odaberite signale kanala adrese za pisanje za svrhu pohrane podataka za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Konfiguriraj AXI kanal adrese pisanja kao okidač: Odaberite signale kanala adrese pisanja za određivanje uvjeta okidača za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Konfiguriraj AXI kanal podataka za pisanje kao podatke: Odaberite signale kanala za pisanje podataka za svrhu pohrane podataka za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Konfiguriraj AXI kanal podataka za pisanje kao okidač: Odaberite signale kanala za pisanje podataka za određivanje uvjeta okidača za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Konfiguriraj AXI kanal odgovora na pisanje kao podatke: Odaberite signale kanala odgovora na pisanje za potrebe pohrane podataka za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• Konfiguriraj AXI kanal odgovora na pisanje kao okidač: Odaberite signale kanala odgovora na pisanje za određivanje uvjeta okidača za utor kada slot_ tip sučelja je konfiguriran kao AXI-MM, gdje je broj utora.
• AXI-Stream Tdata Width: Odabire Tdata širinu AXI-Stream sučelja kada slot_ vrsta sučelja je konfigurirana kao AXI-Stream, gdje je broj utora.
• AXI-Stream TID Width: Odabire TID širinu AXI-Stream sučelja kada slot_ vrsta sučelja je konfigurirana kao AXI-Stream, gdje je broj utora.
• AXI-Stream TUSER Width: odabire TUSER širinu AXI-Stream sučelja kada slot_ vrsta sučelja je konfigurirana kao AXI-Stream, gdje je broj utora.
• AXI-Stream TDEST Width: Odabire TDEST širinu AXI-Stream sučelja kada slot_ vrsta sučelja je konfigurirana kao AXI-Stream, gdje je broj utora.
• Konfigurirajte AXIS signale kao podatke: odaberite AXI4-Stream signale za potrebe pohrane podataka za utor
  kada slot_ vrsta sučelja je konfigurirana kao AXI-Stream gdje je broj utora.
• Konfiguriraj AXIS signale kao okidač: odaberite AXI4-Stream signale za određivanje uvjeta okidača za utor kada slot_ vrsta sučelja je konfigurirana kao AXI-Stream, gdje je broj utora.
• Konfiguriraj utor kao podatke i/ili okidač: odabire signale ne-AXI utora za određivanje uvjeta okidača ili u svrhu pohrane podataka ili oboje za utor kada slot_ vrsta sučelja je konfigurirana kao ne-AXI, gdje je broj utora.

Mogućnosti pohrane
Sljedeća slika prikazuje karticu Mogućnosti pohrane koja vam omogućuje da odaberete ciljnu vrstu pohrane i dubinu memorije koja će se koristiti:

• Cilj pohrane: Ovaj se parametar koristi za odabir vrste cilja pohrane iz padajućeg izbornika.
• Dubina podataka: Ovaj parametar se koristi za odabir odgovarajućeg sampdubinu s padajućeg izbornika.

Napredne opcije
Sljedeća slika prikazuje karticu Napredne opcije:

• Omogući AXI4-Stream sučelje za ručno povezivanje na AXI Debug Hub: Kada je omogućena, ova opcija daje AXIS sučelje za IP za povezivanje na AXI Debug Hub.
• Omogući sučelje unosa okidača: Označite ovu opciju da biste omogućili dodatni ulazni priključak okidača.
• Omogući izlazno sučelje okidača: Označite ovu opciju da omogućite izborni izlazni priključak okidača.
• Ulazna cijev Stages: Odaberite broj registara koje želite dodati za sondu za poboljšanje rezultata implementacije. Ovaj parametar se odnosi na sve sonde.
• Napredni okidač: označite da biste omogućili slijed okidača temeljen na stroju stanja.

Generiranje izlaza
Za detalje pogledajte Vivado Design Suite korisnički priručnik: Dizajniranje s IP-om (UG896).

Ograničenje jezgre

Potrebna ograničenja
ILA jezgra uključuje XDC file koji sadrži odgovarajuća lažna ograničenja staze kako bi se spriječilo prekomjerno ograničenje sinkronizacijskih staza križanja domene sata. Također se očekuje da je taktni signal spojen na clk ulazni priključak ILA jezgre ispravno ograničen u vašem dizajnu.

Odabir uređaja, paketa i brzine
Ovaj odjeljak nije primjenjiv za ovu IP jezgru.

• Frekvencije sata
  Ovaj odjeljak nije primjenjiv za ovu IP jezgru.
• Upravljanje satom
  Ovaj odjeljak nije primjenjiv za ovu IP jezgru.
• Postavljanje sata
  Ovaj odjeljak nije primjenjiv za ovu IP jezgru.
• Bankarstvo
  Ovaj odjeljak nije primjenjiv za ovu IP jezgru.
• Položaj primopredajnika
  Ovaj odjeljak nije primjenjiv za ovu IP jezgru.
• I/O standard i položaj
  Ovaj odjeljak nije primjenjiv za ovu IP jezgru.

Simulacija

Za sveobuhvatne informacije o Vivado® simulacijskim komponentama, kao i informacije o korištenju podržanih alata trećih strana, pogledajte Vivado Design Suite korisnički priručnik: Logička simulacija (UG900).

Sinteza i implementacija
Za pojedinosti o sintezi i implementaciji pogledajte Vivado Design Suite korisnički priručnik: Projektiranje s IP-om (UG896).

Otklanjanje pogrešaka

Ovaj dodatak uključuje pojedinosti o resursima dostupnim na Xilinx® podršci webmjesto i alati za otklanjanje pogrešaka. Ako IP zahtijeva licencni ključ, ključ mora biti potvrđen. Vivado® alati za dizajn imaju nekoliko kontrolnih točaka licence za prolaz licenciranog IP-a kroz tok. Ako provjera licence uspije, IP može nastaviti s generiranjem. U suprotnom, generiranje se zaustavlja s pogreškom. Kontrolne točke licenci provode se pomoću sljedećih alata:

• Vivado Sinteza
• Vivado implementacija
• write_bitstream (Tcl naredba)

VAŽNO! Razina IP licence zanemaruje se na kontrolnim točkama. Test potvrđuje postojanje važeće licence. Ne provjerava razinu IP licence.

Pronalaženje pomoći na Xilinx.com

Za pomoć u procesu dizajna i otklanjanja pogrešaka pri korištenju jezgre, Xilinx podrška web Stranica sadrži ključne resurse kao što su dokumentacija proizvoda, napomene o izdanju, evidencija odgovora, informacije o poznatim problemima i veze za dobivanje daljnje podrške za proizvod. Xilinx forumi zajednice su također dostupni gdje članovi mogu učiti, sudjelovati, dijeliti i postavljati pitanja o Xilinx rješenjima.

Dokumentacija
Ovaj vodič za proizvod glavni je dokument povezan s jezgrom. Ovaj vodič, zajedno s dokumentacijom koja se odnosi na sve proizvode koji pomažu u procesu dizajna, može se pronaći na Xilinx Support web stranici ili korištenjem Xilinx® Documentation Navigatora. Preuzmite Xilinx Documentation Navigator sa stranice za preuzimanja. Za više informacija o ovom alatu i dostupnim značajkama otvorite online pomoć nakon instalacije.

Evidencija odgovora
Zapisi odgovora uključuju informacije o uobičajenim problemima, korisne informacije o tome kako riješiti te probleme i sve poznate probleme s Xilinx proizvodom. Evidencija odgovora izrađuje se i održava svakodnevno kako bi se osiguralo da korisnici imaju pristup najtočnijim dostupnim informacijama. Zapisi odgovora za ovu jezgru mogu se locirati pomoću okvira Search Support na glavnoj Xilinx podršci web stranica. Kako biste povećali rezultate pretraživanja, koristite ključne riječi kao što su:

• Naziv proizvoda
• Poruke alata
• Sažetak problema na koji ste naišli

Filtarsko pretraživanje dostupno je nakon što se rezultati vrate za daljnje ciljanje rezultata.

Tehnička podrška
Xilinx pruža tehničku podršku na Xilinx forumima zajednice za ovaj proizvod LogiCORE™ IP kada se koristi kako je opisano u dokumentaciji proizvoda. Xilinx ne može jamčiti vrijeme, funkcionalnost ili podršku ako učinite nešto od sljedećeg:

• Implementirati rješenje u uređaje koji nisu definirani u dokumentaciji.
• Prilagodite rješenje izvan onoga što je dopušteno u dokumentaciji proizvoda.
• Promijenite bilo koji dio dizajna s oznakom NE MIJENJAJ.

Za postavljanje pitanja idite na Xilinx forume zajednice.

Dodatni resursi i pravne obavijesti

Xilinx resursi
Za resurse podrške kao što su odgovori, dokumentacija, preuzimanja i forumi, pogledajte Xilinx podršku.

Documentation Navigator i Design Hubs
Xilinx® Documentation Navigator (DocNav) omogućuje pristup Xilinx dokumentima, video zapisima i resursima podrške, koje možete filtrirati i pretraživati ​​kako biste pronašli informacije. Da biste otvorili DocNav:

• • U Vivado® IDE odaberite Pomoć → Dokumentacija i upute.
  • U sustavu Windows odaberite Start → Svi programi → Xilinx Design Tools → DocNav.
  • U naredbeni redak Linuxa unesite docnav.

Xilinx Design Hubs pružaju veze na dokumentaciju organiziranu prema projektnim zadacima i drugim temama, koje možete koristiti za učenje ključnih pojmova i rješavanje često postavljanih pitanja. Za pristup Design Hubovima:

• U DocNav-u kliknite Središta dizajna View tab.
• Na Xilinxu webpogledajte stranicu Design Hubs.

Bilješka: Za više informacija o DocNav-u pogledajte stranicu Documentation Navigator na Xilinxu webmjesto.

Reference
Ovi dokumenti pružaju dodatni materijal koristan uz ovaj vodič:

1.  Vivado Design Suite korisnički priručnik: Programiranje i otklanjanje pogrešaka (UG908)
2. Vivado Design Suite korisnički priručnik: Dizajniranje s IP-om (UG896)
3. Korisnički vodič za Vivado Design Suite: Projektiranje IP podsustava pomoću IP Integratora (UG994)
4. Korisnički priručnik za Vivado Design Suite: početak (UG910)
5. Vivado Design Suite korisnički priručnik: Logička simulacija (UG900)
6. Vivado Design Suite korisnički vodič: Implementacija (UG904)
7. Vodič za migraciju ISE na Vivado Design Suite (UG911)
8. AXI Provjera protokola LogiCORE IP Vodič za proizvode (PG101)
9. AXI4-Stream Protocol Checker LogiCORE Vodič za IP proizvode (PG145)

Povijest revizija
Sljedeća tablica prikazuje povijest revizija za ovaj dokument.

Odjeljak	Sažetak revizije
11 / 23 / 2020 Verzija 1.1
Početno izdanje.	N/A

Pročitajte: Važne pravne obavijesti
Podaci koji su vam ovdje otkriveni ("Materijali") dani su isključivo za odabir i korištenje proizvoda Xilinx. U najvećoj mjeri dopuštenoj primjenjivim zakonom: (1) Materijali su dostupni "KAKVI JESU" i sa svim nedostacima, Xilinx se ovim ODRIČE SVIH JAMSTAVA I UVJETA, IZRIČITIH, PODRAZUMIJEVANIH ILI ZAKONSKIH, UKLJUČUJUĆI, ALI NE OGRANIČAVAJUĆI SE NA JAMSTVA PRODAJE, NEPRODAJE -KRŠENJE PRAVA ILI PRIKLADNOST ZA BILO KOJU ODREĐENU NAMJENU; i (2) Xilinx neće biti odgovoran (bilo u ugovoru ili deliktu, uključujući nemar, ili prema bilo kojoj drugoj teoriji odgovornosti) za bilo kakav gubitak ili štetu bilo koje vrste ili prirode koji se odnose na, proizlaze iz ili u vezi s Materijalima (uključujući vašu upotrebu Materijala), uključujući bilo koji izravni, neizravni, posebni, slučajni ili posljedični gubitak ili štetu (uključujući gubitak podataka, dobiti, dobre volje ili bilo koju vrstu gubitka ili štete pretrpljene kao rezultat bilo koje pokrenute radnje od strane treće strane) čak i ako je takva šteta ili gubitak bio razumno predvidiv ili je Xilinx bio upozoren na mogućnost istih.

Xilinx ne preuzima nikakvu obvezu ispravljanja grešaka sadržanih u Materijalima ili obavještavanja o ažuriranjima Materijala ili specifikacija proizvoda. Ne smijete reproducirati, mijenjati, distribuirati ili javno prikazivati ​​Materijale bez prethodnog pismenog pristanka. Određeni proizvodi podliježu odredbama i uvjetima ograničenog jamstva Xilinxa, pogledajte Uvjete prodaje Xilinxa koji se mogu viewed at https://www.xilinx.com/legal.htm#tos; IP jezgre mogu podlijegati uvjetima jamstva i podrške sadržanim u licenci koju vam je izdao Xilinx. Xilinx proizvodi nisu dizajnirani niti namijenjeni da budu sigurni od kvarova ili za upotrebu u bilo kojoj primjeni koja zahtijeva performanse sigurne od kvarova; preuzimate isključivi rizik i odgovornost za korištenje proizvoda Xilinx u takvim kritičnim primjenama, pogledajte Uvjete prodaje Xilinxa koji se mogu viewed at https://www.xilinx.com/legal.htm#tos.
Ovaj dokument sadrži preliminarne informacije i podložan je promjenama bez prethodne najave. Ovdje navedene informacije odnose se na proizvode i/ili usluge koje još nisu dostupne za prodaju, a daju se isključivo u informativne svrhe i nisu namijenjene niti da se tumače kao ponuda za prodaju ili pokušaj komercijalizacije navedenih proizvoda i/ili usluga ovdje.

ODRICANJE OD ODGOVORNOSTI ZA AUTOMOBILSKE PRIMJENE
AUTOMOBILSKI PROIZVODI (IDENTIFICIRANI KAO "XA" U BROJU DIJELA) NEMAJU JAMSTVO ZA UPOTREBU KOD AKTIVIRANJA ZRAČNIH JASTUKA ILI ZA UPOTREBU U APLIKACIJAMA KOJE UTJEČU NA KONTROLU VOZILA ("SIGURNOSNA PRIMJENA") OSIM AKO POSTOJI SIGURNOSNI KONCEPT ILI ZNAČAJKA REDUNDANCIJE CO NSISTENT S ISO 26262 AUTOMOBILSKIM SIGURNOSNIM STANDARDOM ("SIGURNOSNI DIZAJN"). KUPCI TREBAJU, PRIJE KORIŠTENJA ILI DISTRIBUCIJE BILO KOJIH SUSTAVA KOJI SADRŽAVAJU PROIZVODE, TEMELJITO TESTIRATI TAKVE SUSTAVE U SIGURNOSNE SVRHE. KORIŠTENJE PROIZVODA U SIGURNOSNOJ PRIMJENI BEZ SIGURNOSNOG DIZAJNA JE U POTPUNOSTI NA RIZIK KUPCA, PODLOŽNO SAMO VAŽEĆIM ZAKONIMA I PROPISIMA KOJI UREĐUJU OGRANIČENJE ODGOVORNOSTI ZA PROIZVOD.
Autorsko pravo 2020. Xilinx, Inc. Xilinx, logotip Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq i drugi naznačeni brendovi uključeni ovdje zaštitni su znakovi Xilinxa u Sjedinjenim Državama i drugim zemljama. Svi ostali zaštitni znakovi vlasništvo su svojih vlasnika.PG357 (v1.1) 23. studenog 2020., ILA s AXI4-Stream sučeljem v1.1
Preuzmi PDF: Vodič za integrirani logički analizator Xilinx AXI4-Stream

Reference

• korisnički priručnik