Xilinx AXI4-Stream Integrated Logic Analyzer လမ်းညွှန်
နိဒါန်း
AXI4-Stream Interface core ပါရှိသော ပေါင်းစပ် Logic Analyzer (ILA) သည် ဒီဇိုင်းတစ်ခု၏ အတွင်းအချက်ပြမှုများနှင့် အင်တာဖေ့စ်များကို စောင့်ကြည့်ရန် အသုံးပြုနိုင်သည့် စိတ်ကြိုက်ပြုပြင်နိုင်သော လော့ဂျစ်ခွဲခြမ်းစိတ်ဖြာမှု IP တစ်ခုဖြစ်သည်။ ILA core တွင် boolean trigger equations နှင့် edge transition triggers အပါအဝင် ခေတ်သစ် logic ခွဲခြမ်းစိတ်ဖြာသူများ၏ အဆင့်မြင့်အင်္ဂါရပ်များစွာ ပါဝင်သည်။ core သည် memory-mapped AXI နှင့် AXI4-Stream အတွက် protocol စစ်ဆေးခြင်းနှင့်အတူ အင်တာဖေ့စ် အမှားရှာခြင်းနှင့် စောင့်ကြည့်ခြင်းစွမ်းရည်ကိုလည်း ပေးဆောင်ပါသည်။ ILA core သည် စောင့်ကြည့်နေသည့် ဒီဇိုင်းနှင့် ထပ်တူကျနေသောကြောင့် သင့်ဒီဇိုင်းတွင် အသုံးချသည့် ဒီဇိုင်းနာရီကန့်သတ်ချက်များအားလုံးကို ILA core ၏ အစိတ်အပိုင်းများတွင်လည်း အသုံးချပါသည်။ ဒီဇိုင်းတစ်ခုအတွင်း အင်တာဖေ့စ်များကို အမှားရှာရန်၊ Vivado® IP ပေါင်းစည်းမှုတွင် ILA IP ကို ပိတ်ဆို့ခြင်းဒီဇိုင်းသို့ ပေါင်းထည့်ရန် လိုအပ်သည်။ အလားတူပင်၊ AXI4/AXI4-Stream ပရိုတိုကော စစ်ဆေးခြင်း ရွေးချယ်မှုကို IP ပေါင်းစည်းမှုတွင် ILA IP အတွက် ဖွင့်နိုင်သည်။ ပရိုတိုကောချိုးဖောက်မှုများကို လှိုင်းပုံစံဖြင့် ပြသနိုင်သည်။ viewVivado လော့ဂျစ်ခွဲခြမ်းစိတ်ဖြာသူ။
အင်္ဂါရပ်များ
- အသုံးပြုသူရွေးချယ်နိုင်သော ပရောက်ပေါက်ပေါက်များနှင့် ပရောဘ်အကျယ် အရေအတွက်။
- Block RAM နှင့် UltraRAM ကဲ့သို့သော အသုံးပြုသူရွေးချယ်နိုင်သော သိုလှောင်မှုပစ်မှတ်များ
- probe port အများအပြားကို trigger condition တစ်ခုအဖြစ် ပေါင်းစပ်နိုင်သည်။
- ဒီဇိုင်းတစ်ခုတွင် AXI အင်တာဖေ့စ်များကို အမှားရှာရန် အသုံးပြုသူရွေးချယ်နိုင်သော AXI အပေါက်များ။
- အင်တာဖေ့စ်အမျိုးအစားများနှင့် သဲလွန်စများ အပါအဝင် AXI အင်တာဖေ့စ်များအတွက် ပြင်ဆင်သတ်မှတ်နိုင်သော ရွေးချယ်စရာများample စူး။
- စူးစမ်းလေ့လာခြင်းအတွက် ဒေတာနှင့် အစပျိုးပိုင်ဆိုင်မှု။
- အင်တာဖေ့စ်များအတွင်းရှိ probe တစ်ခုစီနှင့် port တစ်ခုချင်းစီအတွက် နှိုင်းယှဉ်မှုအရေအတွက်နှင့် အကျယ်။
- အဝင်/အထွက် အပြန်အလှန် လှုံ့ဆော်ပေးသည့် အင်တာဖေ့စ်များ။
- input probes အတွက် ပြင်ဆင်သတ်မှတ်နိုင်သော ပိုက်လိုင်း။
- AXI4-MM နှင့် AXI4-Stream ပရိုတိုကော စစ်ဆေးခြင်း။
ILA core အကြောင်း နောက်ထပ်အချက်အလက်များအတွက် Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- ပရိုဂရမ်းမင်းနှင့် အမှားရှာပြင်ခြင်း (UG908) ကို ကြည့်ပါ။
IP အချက်အလက်များ
| LogiCORE™ IP အချက်အလက် ဇယား | |
| Core Specifications | |
| ပံ့ပိုးထားသော စက်မိသားစု1 | Versal™ ACAP |
| ပံ့ပိုးထားသော User Interfaces | IEEE Standard 1149.1 – JTAG |
| Core ဖြင့် ပံ့ပိုးပေးထားသည်။ | |
| ဒီဇိုင်း Files | RTL |
| Example ဒီဇိုင်း | Verilog |
| Test Bench | မပေးထားပါ။ |
| ကန့်သတ်ချက်များ File | Xilinx® ဒီဇိုင်း ကန့်သတ်ချက်များ (XDC) |
| ခြင်း simulation မော်ဒယ် | မပေးထားပါ။ |
| ပံ့ပိုးထားသော S/W Driver | မရှိ |
| စမ်းသပ်ထားသော Design Flows2 | |
| ဒီဇိုင်းဝင်ခွင့် | Vivado® ဒီဇိုင်းအစုံ |
| သရုပ်သကန် | ပံ့ပိုးထားသော Simulator များအတွက်၊ တွင်ကြည့်ပါ။ Xilinx ဒီဇိုင်းတူးလ်များ- ထုတ်ဝေရေး မှတ်စုများ လမ်းညွှန်. |
| ပေါင်းစပ်ခြင်း။ | Vivado Synthesis |
| အထောက်အပံ့ | |
| Vivado IP Change Logs အားလုံး | Master Vivado IP ပြောင်းလဲမှုမှတ်တမ်းများ- 72775 |
| Xilinx ပံ့ပိုးမှု web စာမျက်နှာ | |
| မှတ်စုများ-
1. ပံ့ပိုးပေးထားသော စက်ပစ္စည်းများ၏ စာရင်းအပြည့်အစုံအတွက် Vivado® IP ကတ်တလောက်ကို ကြည့်ပါ။ 2. ကိရိယာများ၏ ပံ့ပိုးထားသောဗားရှင်းများအတွက်၊ Xilinx ဒီဇိုင်းတူးလ်များ- ထုတ်ဝေရေး မှတ်စုများ လမ်းညွှန်. |
|
ကျော်view
ဒီဇိုင်းလုပ်ငန်းစဉ်ဖြင့် အကြောင်းအရာကို လမ်းညွှန်ခြင်း။
Xilinx® စာရွက်စာတမ်းများကို သင့်လက်ရှိ ဖွံ့ဖြိုးတိုးတက်မှုလုပ်ငန်းအတွက် သက်ဆိုင်ရာ အကြောင်းအရာများကို ရှာဖွေရန် ကူညီရန်အတွက် စံဒီဇိုင်းလုပ်ငန်းစဉ်များ အစုံအလင်ဖြင့် ဖွဲ့စည်းထားပါသည်။ ဤစာတမ်းသည် အောက်ပါဒီဇိုင်းလုပ်ငန်းစဉ်များကို အကျုံးဝင်သည်-
- ဟာ့ဒ်ဝဲ၊ IP နှင့် ပလပ်ဖောင်းဖွံ့ဖြိုးတိုးတက်မှု- ဟာ့ဒ်ဝဲပလပ်ဖောင်းအတွက် PL IP ပိတ်ဆို့မှုများကို ဖန်တီးခြင်း၊ PL kernels ဖန်တီးခြင်း၊ စနစ်ခွဲလုပ်ဆောင်မှုဆိုင်ရာ သရုပ်ဖော်ခြင်းနှင့် Vivado® အချိန်ကိုက်ခြင်း၊ အရင်းအမြစ်အသုံးပြုခြင်းနှင့် ပါဝါပိတ်ခြင်းတို့ကို အကဲဖြတ်ခြင်း။ စနစ်ပေါင်းစည်းမှုအတွက် ဟာ့ဒ်ဝဲပလပ်ဖောင်းကို ဖော်ဆောင်ခြင်းလည်း ပါဝင်သည်။ ဤဒီဇိုင်းလုပ်ငန်းစဉ်နှင့် သက်ဆိုင်သည့် ဤစာတမ်းပါ အကြောင်းအရာများ ပါဝင်သည်။
- ဆိပ်ကမ်းဖော်ပြချက်
- Clocking နှင့် Resets
- Core ကို စိတ်ကြိုက်ပြင်ဆင်ခြင်းနှင့် ထုတ်လုပ်ခြင်း။
Core Overview
FPGA ဒီဇိုင်းရှိ အချက်ပြမှုများနှင့် အင်တာဖေ့စ်များသည် ILA probe နှင့် slot inputs တို့နှင့် ချိတ်ဆက်ထားသည်။ ဤအချက်ပြမှုများနှင့် အင်တာဖေ့စ်များသည် probe နှင့် slot inputs အသီးသီးတွင် တွဲလျက်ပါရှိသည်။ampဒီဇိုင်းအမြန်နှုန်းဖြင့် ဦးဆောင်ပြီး on-chip block RAM ကို အသုံးပြု၍ သိမ်းဆည်းထားသည်။ Versal™ ACAP ဒီဇိုင်းရှိ အချက်ပြများနှင့် အင်တာဖေ့စ်များသည် ILA probe နှင့် slot inputs တို့နှင့် ချိတ်ဆက်ထားသည်။ ဤပူးတွဲအချက်ပြမှုများနှင့် အင်တာဖေ့စ်များသည် s ဖြစ်သည်။ampcore clock input ကို အသုံးပြု၍ ဒီဇိုင်းအမြန်နှုန်းဖြင့် ဦးဆောင်ပြီး on-chip block RAM memory တွင် သိမ်းဆည်းထားသည်။ အဓိက ကန့်သတ်ချက်များသည် အောက်ပါတို့ကို သတ်မှတ်သည်-
- probes အရေအတွက် (512 အထိ) နှင့် probe width (1 to 1024)။
- အပေါက်များနှင့် အင်တာဖေ့စ်ရွေးချယ်စရာများစွာ။
- ခြေရာကောက် ၎ample စူး။
- ဒေတာနှင့်/သို့မဟုတ် စုံစမ်းစစ်ဆေးခြင်းအတွက် ပိုင်ဆိုင်မှုကို အစပျိုးပါ။
- probe တစ်ခုစီအတွက် နှိုင်းယှဉ်သူအရေအတွက်။
ILA core နှင့် ဆက်သွယ်ရေးသည် Control၊ Interface နှင့် Processing System (CIPS) IP core သို့ ချိတ်ဆက်ပေးသည့် AXI Debug Hub ၏ ဥပမာကို အသုံးပြု၍ လုပ်ဆောင်သည်။
ဒီဇိုင်းကို Versal ACAP တွင် တင်ပြီးနောက်၊ ILA တိုင်းတာမှုအတွက် အစပျိုးဖြစ်ရပ်တစ်ခုသတ်မှတ်ရန် Vivado® လော့ဂျစ်ခွဲခြမ်းစိတ်ဖြာသည့်ဆော့ဖ်ဝဲကို အသုံးပြုပါ။ trigger ပေါ်ပေါက်ပြီးနောက်, the sample ကြားခံကို ဖြည့်ပြီး Vivado logic analyzer ထဲသို့ အပ်လုဒ်လုပ်ပါသည်။ သင်လုပ်နိုင်သည် view လှိုင်းပုံစံဝင်းဒိုးကို အသုံးပြု၍ ဤဒေတာ။ စုံစမ်းစစ်ဆေးရေး ၎ample နှင့် trigger လုပ်ဆောင်ချက်ကို programmable logic region တွင် အကောင်အထည်ဖော်သည်။ ဆော့ဖ်ဝဲမှ အပ်လုဒ်မတင်မချင်း ဒေတာကို သိမ်းဆည်းထားသည့် စိတ်ကြိုက်ပြင်ဆင်မှုအတွင်း သင်ရွေးချယ်ထားသော သိုလှောင်မှုပစ်မှတ်အပေါ် အခြေခံ၍ On-chip ပိတ်ဆို့ခြင်း RAM သို့မဟုတ် UltraRAM မမ်မိုရီ။ အဖြစ်အပျက်များကို အစပျိုးရန်၊ ဒေတာဖမ်းယူရန် သို့မဟုတ် ILA core နှင့် ဆက်သွယ်ရန်အတွက် အသုံးပြုသူထည့်သွင်းခြင်း သို့မဟုတ် အထွက်မလိုအပ်ပါ။ ILA core သည် အင်တာဖေ့စ်အဆင့် အချက်ပြမှုများကို စောင့်ကြည့်နိုင်သည်၊ ၎င်းသည် AXI4 အင်တာဖေ့စ်များအတွက် ထူးထူးခြားခြား ငွေပေးငွေယူများကဲ့သို့သော ငွေပေးငွေယူအဆင့် အချက်အလက်များကို ပေးပို့နိုင်ပါသည်။
ILA Probe Trigger Comparator
probe input တစ်ခုစီသည် လုပ်ဆောင်ချက်အမျိုးမျိုးကို လုပ်ဆောင်နိုင်သည့် trigger comparator တစ်ခုနှင့် ချိတ်ဆက်ထားသည်။ လည်ပတ်ချိန်၌ နှိုင်းယှဉ်မှုအား လုပ်ဆောင်ရန် = သို့မဟုတ် != နှိုင်းယှဉ်မှုများကို သတ်မှတ်နိုင်သည်။ ၎င်းတွင် X0XX101 ကဲ့သို့သော ကိုက်ညီသည့် အဆင့်ပုံစံများ ပါဝင်သည်။ ၎င်းတွင် အစွန်းထွက်ခြင်း (R)၊ အနားသတ် (F)၊ အစွန်း (B) သို့မဟုတ် အသွင်ကူးပြောင်းမှု (N) ကဲ့သို့သော အစွန်းအပြောင်းအရွှေ့များကို ရှာဖွေခြင်းလည်း ပါဝင်သည်။ အစပျိုးနှိုင်းယှဉ်သူသည် >, <၊ ≥ နှင့် ≤ အပါအဝင် ပိုမိုရှုပ်ထွေးသော နှိုင်းယှဉ်မှုများကို လုပ်ဆောင်နိုင်သည်။
အရေးကြီးသည်။ Vivado® ယုတ္တိဗေဒခွဲခြမ်းစိတ်ဖြာမှုဖြင့် လုပ်ဆောင်သည့်အချိန်၌ နှိုင်းယှဉ်သတ်မှတ်ထားသည်။
ILA Trigger အခြေအနေ
အစပျိုးအခြေအနေသည် ILA probe အစပျိုးနှိုင်းယှဉ်မှုရလဒ်တစ်ခုစီ၏ Boolean “AND” သို့မဟုတ် “OR” တွက်ချက်မှုရလဒ်ဖြစ်သည်။ Vivado® ယုတ္တိဗေဒခွဲခြမ်းစိတ်ဖြာကိရိယာကို အသုံးပြု၍ သင်သည် “AND” စုံစမ်းခြင်းအစပျိုး နှိုင်းယှဥ်ပြိုင်မှုများ သို့မဟုတ် ၎င်းတို့အား “OR” ရန်ကို သင်ရွေးချယ်ပါ။ "AND" ဆက်တင်သည် ILA စုံစမ်းစစ်ဆေးမှု နှိုင်းယှဉ်မှုများအားလုံးကို ကျေနပ်သောအခါတွင် အစပျိုးသည့် ဖြစ်ရပ်ကို ဖြစ်စေသည်။ "OR" ဆက်တင်သည် ILA စုံစမ်းစစ်ဆေးမှု နှိုင်းယှဉ်ချက်များကို ကျေနပ်သောအခါတွင် အစပျိုးဖြစ်ရပ်ကို ဖြစ်စေသည်။ အစပျိုးအခြေအနေသည် ILA ခြေရာခံတိုင်းတာခြင်းအတွက် အသုံးပြုသည့် အစပျိုးဖြစ်ရပ်ဖြစ်သည်။
အသုံးချမှု
ILA core ကို Vivado® ကို အသုံးပြု၍ အတည်ပြုခြင်း သို့မဟုတ် အမှားရှာပြင်ခြင်း လိုအပ်သော အပလီကေးရှင်းတစ်ခုတွင် အသုံးပြုရန် ဒီဇိုင်းထုတ်ထားသည်။ အောက်ပါပုံတွင် CIPS IP core သည် AXI block RAM controller မှ AXI Network on Chip (NoC) မှတဆင့် ရေးပြီးဖတ်သည်ကို ပြသည်။ ILA Core သည် ဟာ့ဒ်ဝဲမန်နေဂျာရှိ AXI4 အရောင်းအ၀ယ်ကို စောင့်ကြည့်ရန် AXI NoC နှင့် AXI ဘလောက် RAM ထိန်းချုပ်ကိရိယာကြားရှိ အင်တာဖေ့စ်အသားတင်နှင့် ချိတ်ဆက်ထားသည်။
လိုင်စင်နှင့် အမိန့်ပေးခြင်း
ဤ Xilinx® LogiCORE™ IP module ကို Xilinx End User License ၏ စည်းကမ်းချက်များအောက်တွင် Xilinx Vivado® Design Suite ဖြင့် အပိုကုန်ကျစရိတ်မရှိဘဲ ပံ့ပိုးပေးပါသည်။
မှတ်ချက် - သင်လိုင်စင်လိုအပ်ကြောင်းအတည်ပြုရန် IP Catalog ၏လိုင်စင်ကော်လံကိုစစ်ဆေးပါ။ ပါဝင်သော ဆိုလိုသည်မှာ လိုင်စင်တစ်ခု Vivado® Design Suite တွင် ပါ၀င်သည် ။ Purchase ဆိုသည်မှာ core ကိုအသုံးပြုရန် လိုင်စင်တစ်ခုဝယ်ယူရမည်ဟု ဆိုလိုသည်။ အခြား Xilinx® LogiCORE™ IP module များအကြောင်း အချက်အလက်ကို Xilinx ဉာဏပစ္စည်းမူပိုင်ခွင့်စာမျက်နှာတွင် ရနိုင်ပါသည်။ အခြား Xilinx LogiCORE IP မော်ဂျူးများနှင့် ကိရိယာများ၏ စျေးနှုန်းနှင့် ရရှိနိုင်မှုဆိုင်ရာ အချက်အလက်များအတွက်၊ သင်၏ ဒေသတွင်း Xilinx အရောင်းကိုယ်စားလှယ်ထံ ဆက်သွယ်ပါ။
ကုန်ပစ္စည်းသတ်မှတ်ချက်
ဆိပ်ကမ်းဖော်ပြချက်
အောက်ပါဇယားများသည် ILA ဆိပ်ကမ်းများနှင့် ကန့်သတ်ချက်များအကြောင်း အသေးစိတ်ကို ပေးပါသည်။
ILA ဆိပ်ကမ်းများ
| ဇယား 1- ILA ဆိပ်ကမ်းများ | ||
| ဆိပ်ကမ်းအမည် | I/O | ဖော်ပြချက် |
| clk | I | အစပျိုး နှင့် သိုလှောင်မှု ယုတ္တိဗေဒ အားလုံးကို ချိန်ညှိပေးသည့် ဒီဇိုင်းနာရီ။ |
| စုံစမ်းစစ်ဆေး [ – ၁:၀] | I | Probe Port ထည့်သွင်းခြင်း။ probe port နံပါတ် 0 မှအကွာအဝေးတွင်ရှိသည်။
511. အဆိုပါ probe port အကျယ် (အားဖြင့်ဖော်ပြသည်။ ) သည် 1 မှ 1024 အကွာအဝေးတွင်ရှိသည်။ သင်သည် ဤ port ကို vector တစ်ခုအဖြစ်ကြေငြာရပါမည်။ 1-bit port တစ်ခုအတွက်၊ probe ကိုသုံးပါ။ [0:0]။ |
| trig_out | O | trig_out port ကို trigger condition မှသော်လည်းကောင်း ပြင်ပ trig_in port မှ ထုတ်ပေးနိုင်သည်။ trigger condition နှင့် trig_in ကြားတွင် trig_out ကိုမောင်းနှင်ရန် Logic Analyzer မှ run time control တစ်ခုရှိသည်။ |
| trig_in | I | Embedded Cross Trigger အတွက် လုပ်ငန်းစဉ်အခြေခံစနစ်တွင် အသုံးပြုသည့် Input trigger port Cascading Trigger ဖန်တီးရန် အခြား ILA နှင့် ချိတ်ဆက်နိုင်သည်။ |
| slot_ _ | I | အထိုင်မျက်နှာပြင်။
interface အမျိုးအစား slot_ ကိုအခြေခံ၍ dynamically ဖန်တီးထားသည် _ interface အမျိုးအစား ကန့်သတ်ချက်။ အင်တာဖေ့စ်များအတွင်းရှိ တစ်ဦးချင်းစီ ports များကို ဟာ့ဒ်ဝဲမန်နေဂျာတွင် စောင့်ကြည့်ရန် ရနိုင်ပါသည်။ |
| trig_out_ack | I | trig_out အတွက် အသိအမှတ်ပြုချက်။ |
| trig_in_ack | O | trig_in အတွက် အသိအမှတ်ပြုမှု။ |
| ပြန်လည်သတ်မှတ်သည်။ | I | ILA Input Type သည် 'Interface Monitor' ဟုသတ်မှတ်သောအခါ၊ ဤ port သည် Slot_ တွင်တွဲထားသည့်ဒီဇိုင်း logic နှင့်ထပ်တူဖြစ်သော reset signal ဖြစ်သင့်သည် _ ILA core ၏ဆိပ်ကမ်းများ။ |
| S_AXIS | I/O | ရွေးချယ်နိုင်သော ဆိပ်ကမ်း။
Advanced Options တွင် AXI Debug Hub core နှင့် manual ချိတ်ဆက်မှုအတွက် 'AXI4- Stream Interface for Manul Connection အတွက် AXI Debug Hub' ကို ရွေးချယ်သောအခါတွင် အသုံးပြုသည်။ |
| M_AXIS | I/O | ရွေးချယ်နိုင်သော ဆိပ်ကမ်း။
'အဆင့်မြင့်ရွေးချယ်စရာများ' တွင် 'AXI4- Stream Interface ကို Manual Connection အတွက် AXI Debug Hub' ကို ရွေးချယ်သောအခါ AXI Debug Hub core နှင့် ကိုယ်တိုင်ချိတ်ဆက်မှုအတွက် အသုံးပြုသည်။ |
| ဇယား 1- ILA ဆိပ်ကမ်းများ (ဆက်ရန်) | ||
| ဆိပ်ကမ်းအမည် | I/O | ဖော်ပြချက် |
| သတ်မှတ်သည်။ | I | ရွေးချယ်နိုင်သော ဆိပ်ကမ်း။
'အဆင့်မြင့်ရွေးချယ်စရာများ' တွင် 'AXI4- Stream Interface ကို Manual Connection အတွက် AXI Debug Hub' ကို ရွေးချယ်သောအခါ AXI Debug Hub core နှင့် ကိုယ်တိုင်ချိတ်ဆက်မှုအတွက် အသုံးပြုသည်။ ဤ port သည် AXI Debug Hub ၏ ပြန်လည်သတ်မှတ်ခြင်း port နှင့် synchronous ဖြစ်သင့်သည်။ |
| alk | I | ရွေးချယ်နိုင်သော ဆိပ်ကမ်း။
'အဆင့်မြင့်ရွေးချယ်စရာများ' တွင် 'AXI4- Stream Interface ကို Manual Connection အတွက် AXI Debug Hub' ကို ရွေးချယ်သောအခါ AXI Debug Hub core နှင့် ကိုယ်တိုင်ချိတ်ဆက်မှုအတွက် အသုံးပြုသည်။ ဤပို့တ်သည် AXI Debug Hub ၏ နာရီပို့တ်နှင့် တပြိုင်တည်းဖြစ်သင့်သည်။ |
ILA ကန့်သတ်ချက်များ
| ဇယား 2- ILA ကန့်သတ်ချက်များ | |||
| ကန့်သတ်ချက် | ခွင့်ပြုသည်။ တန်ဖိုးများ | ပုံသေတန်ဖိုးများ | ဖော်ပြချက် |
| အစိတ်အပိုင်း_အမည် | A–Z၊ 0–9၊ နှင့် _ (အောက်အမှတ်) ပါသော စာကြောင်း | ila_0 | instantiated အစိတ်အပိုင်းအမည်။ |
| C_NUM_OF_PROBES | ၁၀-၁၀၀ | 1 | ILA probe ports အရေအတွက်။ |
| C_MEMORY_TYPE | ၃၇း၈ | 0 | ဖမ်းယူထားသောဒေတာအတွက် သိုလှောင်မှုပစ်မှတ်။ 0 သည် RAM ကိုပိတ်ဆို့ရန်နှင့် 1 သည် UltraRAM နှင့် သက်ဆိုင်သည်။ |
| C_DATA_DEPTH | ၂၊ ၃၊
၂၊ ၃၊ ၂၊ ၃၊ ၃၇း၈ |
1,024 | သိုလှောင်မှုကြားခံအတိမ်အနက်ကို စစ်ဆေးပါ။ ဤနံပါတ်သည် အများဆုံးနံပါတ်ကို ကိုယ်စားပြုသည်။ampprobe input တစ်ခုစီအတွက် run time တွင် သိမ်းဆည်းထားနိုင်သော les များ။ |
| C_PROBE _WIDTH | ၁၀-၁၀၀ | 1 | probe port ၏ အကျယ် . ဘယ်မှာလဲ။ Probe Port သည် 0 မှ 1,023 အထိ တန်ဖိုးရှိသည်။ |
| C_TRIGOUT_EN | မှန်/မှား | မှားသည်။ | Trig out လုပ်ဆောင်နိုင်စွမ်းကို ဖွင့်ပါ။ ဆိပ်ကမ်းများ trig_out နှင့် trig_out_ack ကို အသုံးပြုထားသည်။ |
| C_TRIGIN_EN | မှန်/မှား | မှားသည်။ | လုပ်ဆောင်နိုင်စွမ်းတွင် trig ကိုဖွင့်ပါ။ ဆိပ်ကမ်းများ trig_in နှင့် trig_in_ack ကိုအသုံးပြုသည်။ |
| C_INPUT_PIPE_STAGES | ၁၀-၁၀၀ | 0 | probe ports များသို့ အပို flops များထည့်ပါ။ ကန့်သတ်ချက်တစ်ခုသည် probe port များအားလုံးနှင့်သက်ဆိုင်သည်။ |
| ALL_PROBE_SAME_MU | မှန်/မှား | သမ္မာ | ၎င်းသည် တူညီသောတန်ဖိုးနှိုင်းယှဉ်ယူနစ် (match units) ကို probes များအားလုံးသို့ တွန်းအားပေးသည်။ |
| C_PROBE _MU_CNT | ၁၀-၁၀၀ | 1 | စူးစမ်းလေ့လာမှုတစ်ခုလျှင် နှိုင်းယှဉ်တန်ဖိုး (Match) ယူနစ်အရေအတွက်။ ALL_PROBE_SAME_MU သည် FALSE ဖြစ်မှသာ ၎င်းသည် အကျုံးဝင်ပါသည်။ |
| C_PROBE _TYPE | DATA နှင့် TRIGGER၊ TRIGGER၊ DATA | DATA နှင့် TRIGGER | အစပျိုးအခြေအနေသတ်မှတ်ခြင်း သို့မဟုတ် ဒေတာသိမ်းဆည်းခြင်းအတွက် သို့မဟုတ် နှစ်ခုလုံးအတွက် ရွေးချယ်ထားသော စုံစမ်းစစ်ဆေးမှုတစ်ခုကို ရွေးချယ်ရန်။ |
| C_ADV_TRIGGER | မှန်/မှား | မှားသည်။ | ကြိုတင်အစပျိုးရွေးချယ်မှုကို ဖွင့်ပါ။ ၎င်းသည် trigger state machine ကိုဖွင့်ပေးပြီး Vivado Logic Analyzer တွင် သင့်ကိုယ်ပိုင် trigger sequence ကို ရေးနိုင်သည်။ |
| ဇယား 2- ILA ကန့်သတ်ချက်များ (ဆက်ရန်) | |||
| ကန့်သတ်ချက် | ခွင့်ပြုသည်။ တန်ဖိုးများ | ပုံသေတန်ဖိုးများ | ဖော်ပြချက် |
| C_NUM_MONITOR_SLOTS | ၀-၉ | 1 | Interface Slots အရေအတွက်။ |
| မှတ်စုများ-
1. နှိုင်းယှဉ်တန်ဖိုး (ကိုက်ညီမှု) ယူနစ်များ၏ အများဆုံးအရေအတွက်ကို 1,024 တွင် ကန့်သတ်ထားသည်။ အခြေခံအစပျိုးမှု (C_ADV_TRIGGER = FALSE) အတွက်၊ စုံစမ်းစစ်ဆေးမှုတစ်ခုစီတွင် နှိုင်းယှဉ်တန်ဖိုးယူနစ်တစ်ခု (အစောပိုင်းဗားရှင်းကဲ့သို့) ရှိသည်။ သို့သော် ကြိုတင်လုပ်ဆောင်မှုရွေးချယ်မှု (C_ADV_TRIGGER = TRUE) အတွက်၊ ဆိုလိုသည်မှာ စုံစမ်းဆဲတစ်ခုချင်းစီတွင် နှိုင်းယှဉ်တန်ဖိုးယူနစ်တစ်ခုမှ လေးခုအထိ အရေအတွက်ကို ရွေးချယ်နိုင်ဆဲဖြစ်သည်ဟု ဆိုလိုသည်။ သို့သော် နှိုင်းယှဉ်တန်ဖိုးယူနစ်အားလုံးသည် 1,024 ထက် မပိုသင့်ပါ။ ဆိုလိုသည်မှာ အကယ်၍ သင်သည် probe တစ်ခုလျှင် နှိုင်းယှဉ်မှု လေးခု လိုအပ်ပါက၊ သင်သည် probes 256 ခုသာ အသုံးပြုရန် ခွင့်ပြုထားသည်။ |
|||
Core ဖြင့် ဒီဇိုင်းဆွဲခြင်း။
ဤကဏ္ဍတွင် ပင်မနှင့် ဒီဇိုင်းပြုလုပ်ရာတွင် အဆင်ပြေချောမွေ့စေရန် လမ်းညွှန်ချက်များနှင့် နောက်ထပ်အချက်အလက်များ ပါဝင်သည်။
နာရီလက်တံ
clk input port သည် probe တန်ဖိုးများကိုစာရင်းသွင်းရန် ILA core မှအသုံးပြုသောနာရီဖြစ်သည်။ အကောင်းဆုံးရလဒ်များအတွက်၊ ၎င်းသည် ILA core ၏ probe ports များနှင့်ချိတ်ဆက်ထားသော design logic နှင့် တပြိုင်တည်းတူညီသော နာရီအချက်ပြမှုဖြစ်သင့်သည်။ AXI Debug Hub နှင့် ကိုယ်တိုင်ချိတ်ဆက်သည့်အခါ၊ aclk အချက်ပြမှုသည် AXI Debug Hub နာရီထည့်သွင်းမှုပေါက်သို့ တစ်ပြိုင်တည်းဖြစ်သင့်သည်။
ပြန်လည်စတင်သည်
ILA Input Type ကို Interface Monitor သို့ သတ်မှတ်သောအခါ၊ ပြန်လည်သတ်မှတ်သည့် port သည် အင်တာဖေ့စ်ချိတ်ဆက်ထားသော ဒီဇိုင်းယုတ္တိဗေဒနှင့် တပြိုင်တည်း ပြန်လည်သတ်မှတ်သည့် အချက်ပြမှုဖြစ်သင့်သည်။
slot_ _ ILA core ၏ဆိပ်ကမ်း။ AXI Debug Hub core နှင့် manual ချိတ်ဆက်မှုအတွက်၊ လက်ရှိ port သည် AXI Debug Hub core ၏ ပြန်လည်သတ်မှတ်ခြင်း port နှင့် synchronous ဖြစ်သင့်သည်။
Design Flow အဆင့်များ
ဤကဏ္ဍတွင် core ကို စိတ်ကြိုက်ပြင်ဆင်ခြင်းနှင့် ထုတ်လုပ်ခြင်း၊ core ကို ကန့်သတ်ခြင်းနှင့် ဤ IP core နှင့် သီးခြားဖြစ်သည့် သရုပ်ဖော်ခြင်း၊ ပေါင်းစပ်ခြင်းနှင့် အကောင်အထည်ဖော်ခြင်း အဆင့်များကို ဖော်ပြသည်။ စံ Vivado® ဒီဇိုင်းစီးဆင်းမှုနှင့် IP ပေါင်းစည်းခြင်းဆိုင်ရာ အသေးစိတ်အချက်အလက်များကို အောက်ပါ Vivado Design Suite အသုံးပြုသူလမ်းညွှန်များတွင် တွေ့နိုင်သည်-
- Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- IP Integrator (UG994) ကို အသုံးပြု၍ IP စနစ်ခွဲများကို ဒီဇိုင်းဆွဲခြင်း
- Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- IP ဖြင့် ဒီဇိုင်းဆွဲခြင်း (UG896)
- Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- စတင်ခြင်း (UG910)
- Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- Logic Simulation (UG900)
Core ကို စိတ်ကြိုက်ပြင်ဆင်ခြင်းနှင့် ထုတ်လုပ်ခြင်း။
ဤကဏ္ဍတွင် Vivado® Design Suite တွင် ပင်မကို စိတ်ကြိုက်ဖန်တီးရန်နှင့် ထုတ်လုပ်ရန် Xilinx® ကိရိယာများကို အသုံးပြုခြင်းဆိုင်ရာ အချက်အလက် ပါဝင်သည်။ အကယ်၍ သင်သည် Vivado IP ပေါင်းစည်းမှုတွင် ပင်မကို စိတ်ကြိုက်ပြင်ဆင်ပြီး ထုတ်လုပ်နေပါက၊ အသေးစိတ်အချက်အလက်များအတွက် Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- IP ပေါင်းစည်းခြင်း (UG994) ကိုအသုံးပြု၍ IP စနစ်ခွဲများကို ဒီဇိုင်းဆွဲခြင်းကို ကြည့်ပါ။ IP integrator သည် ဒီဇိုင်းကို အတည်ပြုခြင်း သို့မဟုတ် ဖန်တီးသည့်အခါ အချို့သော configuration တန်ဖိုးများကို အလိုအလျောက်တွက်ချက်နိုင်သည်။ တန်ဖိုးများ ပြောင်းလဲခြင်း ရှိ၊ မရှိ စစ်ဆေးရန်၊ ဤအခန်းရှိ ကန့်သတ်ချက်၏ ဖော်ပြချက်ကို ကြည့်ပါ။ ရန် view ကန့်သတ်တန်ဖိုး၊ Tcl ကွန်ဆိုးလ်ရှိ validate_bd_design အမိန့်ကို လုပ်ဆောင်ပါ။ အောက်ပါအဆင့်များကို အသုံးပြု၍ IP core နှင့်ဆက်စပ်သော အမျိုးမျိုးသော ကန့်သတ်ဘောင်များအတွက် တန်ဖိုးများကို သတ်မှတ်ခြင်းဖြင့် သင့်ဒီဇိုင်းတွင် အသုံးပြုရန်အတွက် IP ကို စိတ်ကြိုက်ပြင်ဆင်နိုင်သည်-
- IP catalog မှ IP ကို ရွေးပါ။
- ရွေးချယ်ထားသော IP ကို နှစ်ချက်နှိပ်ပါ သို့မဟုတ် တူးလ်ဘားမှ စိတ်ကြိုက် IP အမိန့်ကို ရွေးပါ သို့မဟုတ် မီနူးကို ညာကလစ်နှိပ်ပါ။
အသေးစိတ်အတွက် Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- IP ဖြင့် ဒီဇိုင်းဆွဲခြင်း (UG896) နှင့် Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- စတင်ခြင်း (UG910) ကို ကြည့်ပါ။ ဤအခန်းရှိ ပုံများသည် Vivado IDE ၏ ပုံဥပမာများဖြစ်သည်။ ဤနေရာတွင် ဖော်ပြထားသော အပြင်အဆင်သည် လက်ရှိဗားရှင်းနှင့် ကွဲပြားနိုင်သည်။
core ကိုဝင်ရောက်ရန်၊ အောက်ပါတို့ကိုလုပ်ဆောင်ပါ။
- ရွေးချယ်ခြင်းဖြင့် ပရောဂျက်တစ်ခုကို ဖွင့်ပါ။ File ထို့နောက် Project ကိုဖွင့်ပါ သို့မဟုတ် ရွေးချယ်ခြင်းဖြင့် ပရောဂျက်အသစ်တစ်ခုကို ဖန်တီးပါ။ File ထို့နောက် Vivado ရှိ ပရောဂျက်အသစ်။
- IP ကတ်တလောက်ကိုဖွင့်ပြီး အမျိုးအစားခွဲခြားသတ်မှတ်ထားသော မည်သည့်နေရာသို့သွားပါ။
- ပင်မအမည် Vivado IDE ကိုတင်ပြရန် ILA ကို နှစ်ချက်နှိပ်ပါ။
အထွေထွေရွေးချယ်စရာများ ဘောင်
အောက်ပါပုံသည် ရွေးချယ်စရာများကို သတ်မှတ်ခွင့်ပြုသည့် Native ဆက်တင်တွင် အထွေထွေရွေးချယ်စရာများ တက်ဘ်ကို ပြသသည်-
အောက်ပါပုံသည် ရွေးချယ်စရာများကို သတ်မှတ်ခွင့်ပြုသည့် AXI ဆက်တင်တွင် အထွေထွေရွေးချယ်စရာများ တက်ဘ်ကို ပြသသည်-
- အစိတ်အပိုင်းအမည်- ILA core အတွက် ထူးခြားသော module အမည်တစ်ခုပေးရန်အတွက် ဤစာသားအကွက်ကို အသုံးပြုပါ။
- ILA ထည့်သွင်းမှု အမျိုးအစား- ဤရွေးချယ်မှုသည် မည်သည့် အင်တာဖေ့စ် အမျိုးအစား သို့မဟုတ် အချက်ပြမှု အမျိုးအစား ILA ကို အမှားရှာလုပ်သင့်သည်ကို သတ်မှတ်သည်။ လောလောဆယ်တွင်၊ ဤကန့်သတ်ချက်အတွက် တန်ဖိုးများသည် "Native Probes"၊ "Interface Monitor" နှင့် "Mixed" ဖြစ်သည်။
- Probes အရေအတွက်- ILA core ရှိ probe port အရေအတွက်ကို ရွေးချယ်ရန် ဤစာသားအကွက်ကို အသုံးပြုပါ။ Vivado® IDE တွင်အသုံးပြုသည့် တရားဝင်အကွာအဝေးမှာ 1 မှ 64 ဖြစ်သည်။ အကယ်၍ သင်သည် probe ports 64 ခုထက်ပိုလိုလျှင် ILA core ကိုထုတ်လုပ်ရန် Tcl command flow ကိုအသုံးပြုရန်လိုအပ်သည်။
- Interface Slots အများအပြား (Interface Monitor အမျိုးအစားနှင့် ရောနှောထားသော အမျိုးအစားတွင်သာ ရနိုင်သည်) ဤရွေးချယ်မှုသည် ILA နှင့် ချိတ်ဆက်ရန်လိုအပ်သော AXI အင်တာဖေ့စ်စလော့များ အရေအတွက်ကို ရွေးချယ်နိုင်စေပါသည်။
- Probe Ports အားလုံးအတွက် တူညီသော နှိုင်းယှဉ်မှု အရေအတွက်- probe တစ်ခုလျှင် နှိုင်းယှဉ်သူ အရေအတွက်ကို ဤ panel တွင် configure လုပ်နိုင်ပါသည်။ probes အားလုံးအတွက် တူညီသော နှိုင်းယှဉ်မှုအရေအတွက်ကို ရွေးချယ်ခြင်းဖြင့် ဖွင့်နိုင်သည်။
Probe Port Panels
အောက်ပါပုံသည် သင့်အား ဆက်တင်များကို သတ်မှတ်ခွင့်ပြုသည့် Probe Ports တက်ဘ်ကို ပြသသည်-
- Probe Port Panel- Probe Port တစ်ခုစီ၏ အကျယ်ကို Probe Port Panels များတွင် configure လုပ်နိုင်ပါသည်။ Probe Port Panel တစ်ခုစီတွင် port ခုနစ်ခုအထိရှိသည်။
- Probe Width- Probe Port တစ်ခုစီ၏ အကျယ်ကို ဖော်ပြနိုင်သည်။ တရားဝင် အပိုင်းအခြားသည် 1 မှ 1024 ဖြစ်သည်။
- နှိုင်းယှဉ်သူအရေအတွက်- "Probe Ports အားလုံးအတွက် တူညီသော နှိုင်းယှဉ်မှုအရေအတွက်" ရွေးချယ်မှုကို ပိတ်ထားသည့်အခါမှသာ ဤရွေးချယ်မှုကို ဖွင့်ထားသည်။ အကွာအဝေး 1 မှ 16 အတွင်း probe တစ်ခုစီအတွက် နှိုင်းယှဉ်သတ်မှတ်နိုင်သည်။
- ဒေတာနှင့်/သို့မဟုတ် အစပျိုးခြင်း- ပရောဘ်တစ်ခုစီအတွက် ပရောဖက်အမျိုးအစားကို ဤရွေးချယ်မှုကို အသုံးပြု၍ သတ်မှတ်နိုင်သည်။ တရားဝင်ရွေးချယ်စရာများမှာ DATA_and_TRIGGER၊ DATA နှင့် TRIGGER ဖြစ်သည်။
- နှိုင်းယှဉ်ရွေးချယ်စရာများ- probe တစ်ခုစီအတွက် လုပ်ဆောင်ချက်အမျိုးအစား သို့မဟုတ် နှိုင်းယှဉ်မှုကို ဤရွေးချယ်မှုကို အသုံးပြု၍ သတ်မှတ်နိုင်သည်။
အင်တာဖေ့စ် ရွေးစရာများ
ILA ထည့်သွင်းမှုအမျိုးအစားအတွက် Interface Monitor သို့မဟုတ် Mixed အမျိုးအစားကို ရွေးချယ်သောအခါ အောက်ပါပုံသည် အင်တာဖေ့စ်ရွေးချယ်စရာများတက်ဘ်ကို ပြသသည်-
- အင်တာဖေ့စ်အမျိုးအစား- ILA core မှ စောင့်ကြည့်ရမည့် အင်တာဖေ့စ်၏ ရောင်းချသူ၊ စာကြည့်တိုက်၊ အမည်နှင့် ဗားရှင်း (VLNV)။
- AXI-MM ID အကျယ်- slot_ သည့်အခါ AXI အင်တာဖေ့စ်၏ ID အကျယ်ကို ရွေးပါ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI-MM ဒေတာ အကျယ်- slot နှင့် သက်ဆိုင်သည့် ဘောင်များကို ရွေးပါ_ slot_ တွင် AXI အင်တာဖေ့စ်၏ ဒေတာ အကျယ်ကို ရွေးပါ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI-MM လိပ်စာ အကျယ်- slot_ ရှိသောအခါ AXI အင်တာဖေ့စ်၏ လိပ်စာအကျယ်ကို ရွေးပါ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI-MM/Stream Protocol Checker ကိုဖွင့်ပါ- slot အတွက် AXI4-MM သို့မဟုတ် AXI4-Stream protocol checker ကိုဖွင့်ပါ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM သို့မဟုတ် AXI4-Stream အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- ငွေပေးငွေယူခြေရာခံကောင်တာများကိုဖွင့်ပါ- AXI4-MM ငွေပေးငွေယူခြေရာခံခြင်းစွမ်းရည်ကိုဖွင့်ပါ။
- ထူးထူးခြားခြား ဖတ်ရှုသည့် လွှဲပြောင်းမှုများ အရေအတွက်- ID တစ်ခုလျှင် ထူးထူးခြားခြား Read ငွေပေးငွေယူ အရေအတွက်ကို သတ်မှတ်သည်။ တန်ဖိုးသည် ထိုချိတ်ဆက်မှုအတွက် ထူးထူးခြားခြား Read အရောင်းအ၀ယ်အရေအတွက်နှင့် ညီမျှသည် သို့မဟုတ် ပိုများသင့်သည်။
- ထူးထူးခြားခြား အရောင်းအ၀ယ်ပြုလုပ်မှု အရေအတွက်- ID တစ်ခုလျှင် ထူးထူးခြားခြား ရေးသားသည့် လွှဲပြောင်းမှုများ အရေအတွက်ကို သတ်မှတ်သည်။ တန်ဖိုးသည် ထိုချိတ်ဆက်မှုအတွက် ထူးထူးခြားခြား ရေးပေးငွေများ အရေအတွက်နှင့် ညီမျှသည် သို့မဟုတ် ပိုများသင့်သည်။
- APC အခြေအနေအချက်ပြမှုများကို စောင့်ကြည့်ပါ- အပေါက်အတွက် APC အခြေအနေအချက်ပြမှုများကို စောင့်ကြည့်ခြင်းကို ဖွင့်ပါ။ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI ဖတ်သည့် လိပ်စာချန်နယ်ကို ဒေတာအဖြစ် စီစဉ်သတ်မှတ်ပါ- အထိုင်အတွက် ဒေတာသိုလှောင်မှုရည်ရွယ်ချက်အတွက် ဖတ်ရန်လိပ်စာချန်နယ်အချက်ပြမှုများကို ရွေးချယ်ပါ။ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI ဖတ်သည့်လိပ်စာချန်နယ်ကို Trigger အဖြစ်သတ်မှတ်ပါ- slot အတွက်အစပျိုးမှုအခြေအနေသတ်မှတ်ခြင်းအတွက် read address channel signals များကိုရွေးချယ်ပါ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI ဖတ်သည့် ဒေတာချန်နယ်ကို ဒေတာအဖြစ် စီစဉ်သတ်မှတ်ပါ- အထိုင်အတွက် ဒေတာသိုလှောင်မှုရည်ရွယ်ချက်အတွက် ဖတ်ဒေတာချန်နယ် အချက်ပြမှုများကို ရွေးချယ်ပါ။ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI ဖတ်သည့် ဒေတာချန်နယ်ကို Trigger အဖြစ် စီစဉ်သတ်မှတ်ပါ- slot အတွက် အစပျိုးအခြေအနေများကို သတ်မှတ်ခြင်းအတွက် ဖတ်ရန်ဒေတာချန်နယ် အချက်ပြမှုများကို ရွေးပါ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI ရေးရန်လိပ်စာချန်နယ်ကို ဒေတာအဖြစ် စီစဉ်သတ်မှတ်ပါ- အထိုင်အတွက် ဒေတာသိုလှောင်မှုရည်ရွယ်ချက်အတွက် စာရေးလိပ်စာချန်နယ်အချက်ပြမှုများကို ရွေးချယ်ပါ။ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- Trigger အဖြစ် AXI ရေးရန်လိပ်စာချန်နယ်ကို စီစဉ်သတ်မှတ်ပါ- slot အတွက် အစပျိုးအခြေအနေများကို သတ်မှတ်ရန်အတွက် စာရေးလိပ်စာချန်နယ်အချက်ပြမှုများကို ရွေးပါ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI ဒေတာချန်နယ်ကို ဒေတာအဖြစ် ရေးရန် စီစဉ်သတ်မှတ်ပါ- အထိုင်အတွက် ဒေတာသိုလှောင်မှုရည်ရွယ်ချက်အတွက် ရေးရန်ဒေတာချန်နယ်အချက်ပြမှုများကို ရွေးချယ်ပါ။ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI ရေးရန် ဒေတာချန်နယ်ကို Trigger အဖြစ် စီစဉ်သတ်မှတ်ပါ- slot အတွက် အစပျိုးအခြေအနေ သတ်မှတ်ခြင်းအတွက် ရေးရန်ဒေတာချန်နယ် အချက်ပြမှုများကို ရွေးပါ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI ရေးရန် တုံ့ပြန်မှုချန်နယ်ကို ဒေတာအဖြစ် စီစဉ်သတ်မှတ်ပါ- အထိုင်အတွက် ဒေတာသိုလှောင်မှုရည်ရွယ်ချက်အတွက် ရေးရန်တုံ့ပြန်မှုချန်နယ်အချက်ပြမှုများကို ရွေးချယ်ပါ။ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- Trigger အဖြစ် AXI ရေးရန် တုံ့ပြန်မှုချန်နယ်ကို စီစဉ်သတ်မှတ်ပါ- slot အတွက် အစပျိုးအခြေအနေ သတ်မှတ်ခြင်းအတွက် ရေးရန် တုံ့ပြန်မှုချန်နယ် အချက်ပြမှုများကို ရွေးပါ အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-MM အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI-Stream Tdata Width- slot_ သည့်အခါ AXI-Stream interface ၏ Tdata အကျယ်ကို ရွေးသည် အင်တာဖေ့စ်အမျိုးအစားကို AXI-Stream အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI-Stream TID Width- slot_ သည့်အခါ AXI-Stream interface ၏ TID အကျယ်ကို ရွေးသည် အင်တာဖေ့စ်အမျိုးအစားကို AXI-Stream အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI-Stream TUSER အကျယ်- slot_ ဖြစ်သောအခါ AXI-Stream interface ၏ TUSER အကျယ်ကို ရွေးသည် အင်တာဖေ့စ်အမျိုးအစားကို AXI-Stream အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXI-Stream TDEST အကျယ်- slot_ ရှိသောအခါ AXI-Stream interface ၏ TDEST အကျယ်ကို ရွေးသည် အင်တာဖေ့စ်အမျိုးအစားကို AXI-Stream အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- AXIS အချက်ပြမှုများကို ဒေတာအဖြစ် စီစဉ်သတ်မှတ်ပါ- အထိုင်အတွက် ဒေတာသိုလှောင်မှုရည်ရွယ်ချက်အတွက် AXI4-Stream အချက်ပြမှုများကို ရွေးချယ်ပါ။
အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI-Stream အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။ - AXIS အချက်ပြမှုများကို အစပျိုးအဖြစ် သတ်မှတ်ပါ- slot အတွက် အစပျိုးမှု အခြေအနေ သတ်မှတ်ရန်အတွက် AXI4-Stream အချက်ပြမှုများကို ရွေးပါ အထိုင်တုန်းက_ အင်တာဖေ့စ်အမျိုးအစားကို AXI-Stream အဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
- Slot ကို ဒေတာ နှင့်/သို့မဟုတ် Trigger အဖြစ် သတ်မှတ်ပါ- အစပျိုးမှု အခြေအနေ သတ်မှတ်ခြင်း သို့မဟုတ် ဒေတာ သိုလှောင်မှု ရည်ရွယ်ချက်အတွက် သို့မဟုတ် slot အတွက် နှစ်ခုလုံးအတွက် နှစ်ခုလုံးအတွက် AXI မဟုတ်သော အပေါက်အချက်ပြမှုများကို ရွေးချယ်သည် အထိုင်တုန်းက_ အင်တာဖေ့စ် အမျိုးအစားကို AXI မဟုတ်သော အမျိုးအစားအဖြစ် ပြင်ဆင်သတ်မှတ်ထားသည်။ slot နံပါတ်ဖြစ်ပါတယ်။
သိုလှောင်မှု ရွေးချယ်စရာများ
အောက်ဖော်ပြပါပုံသည် သင်အသုံးပြုမည့် သိုလှောင်မှုပစ်မှတ်အမျိုးအစားနှင့် မမ်မိုရီ၏အတိမ်အနက်ကို ရွေးချယ်ခွင့်ပြုသည့် သိုလှောင်မှုရွေးချယ်စရာများ တက်ဘ်ကို ပြသသည်-
- သိုလှောင်မှုပစ်မှတ်- drop-down menu မှသိုလှောင်မှုပစ်မှတ်အမျိုးအစားကိုရွေးချယ်ရန် ဤကန့်သတ်ချက်ကိုအသုံးပြုသည်။
- ဒေတာအတိမ်အနက်- သင့်လျော်သော s ကို ရွေးချယ်ရန် ဤကန့်သတ်ချက်ကို အသုံးပြုသည်။ampdrop-down menu မှအတိမ်အနက်။
အဆင့်မြင့် ရွေးချယ်မှုများ
အောက်ပါပုံသည် Advanced Options တက်ဘ်ကို ပြသသည်-
- AXI Debug Hub သို့ Manual Connection အတွက် AXI4-Stream Interface ကိုဖွင့်ပါ- ဖွင့်ထားသောအခါ၊ ဤရွေးချယ်မှုသည် AXI Debug Hub သို့ချိတ်ဆက်ရန် IP အတွက် AXIS interface ကိုပေးသည်။
- Trigger Input Interface ကိုဖွင့်ပါ- ရွေးချယ်နိုင်သော Trigger Input Port ကိုဖွင့်ရန် ဤရွေးချယ်မှုကို စစ်ဆေးပါ။
- Trigger Output Interface ကိုဖွင့်ပါ- ရွေးချယ်နိုင်သော Trigger Output Port ကိုဖွင့်ရန် ဤရွေးချယ်မှုကို စစ်ဆေးပါ။
- Input Pipe Stages- အကောင်အထည်ဖော်မှုရလဒ်များ တိုးတက်ကောင်းမွန်လာစေရန် စုံစမ်းစစ်ဆေးမှုအတွက် သင်ထည့်လိုသော မှတ်ပုံတင်အရေအတွက်ကို ရွေးပါ။ ဤကန့်သတ်ချက်သည် ပရောဖက်အားလုံးနှင့် သက်ဆိုင်ပါသည်။
- Advanced Trigger- ပြည်နယ်စက်-အခြေခံသည့် အစပျိုးစည်းခြင်းအား ဖွင့်ရန် စစ်ဆေးပါ။
အထွက် မျိုးဆက်
အသေးစိတ်အတွက် Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- IP ဖြင့် ဒီဇိုင်းဆွဲခြင်း (UG896) ကို ကြည့်ပါ။
Core ကို ကန့်သတ်ခြင်း။
လိုအပ်သောကန့်သတ်ချက်များ
ILA Core တွင် XDC ပါဝင်သည်။ file နာရီဒိုမိန်း၏ အကန့်အသတ်များ ကျော်လွန်ခြင်းကို တားဆီးရန် သင့်လျော်သော မှားယွင်းသောလမ်းကြောင်း ကန့်သတ်ချက်များ ပါ၀င်သည်။ ILA core ၏ clk input port နှင့် ချိတ်ဆက်ထားသော နာရီအချက်ပြမှုသည် သင့်ဒီဇိုင်းတွင် ကောင်းမွန်စွာ ကန့်သတ်ထားသည်ဟုလည်း မျှော်လင့်ပါသည်။
စက်ပစ္စည်း၊ ပက်ကေ့ခ်ျနှင့် မြန်နှုန်းအဆင့် ရွေးချယ်မှုများ
ဤကဏ္ဍသည် ဤ IP အူတိုင်အတွက် မသက်ဆိုင်ပါ။
- နာရီကြိမ်နှုန်းများ
ဤကဏ္ဍသည် ဤ IP အူတိုင်အတွက် မသက်ဆိုင်ပါ။ - နာရီစီမံခန့်ခွဲမှု
ဤကဏ္ဍသည် ဤ IP အူတိုင်အတွက် မသက်ဆိုင်ပါ။ - နာရီနေရာချထားခြင်း။
ဤကဏ္ဍသည် ဤ IP အူတိုင်အတွက် မသက်ဆိုင်ပါ။ - ဘဏ်လုပ်ငန်း
ဤကဏ္ဍသည် ဤ IP အူတိုင်အတွက် မသက်ဆိုင်ပါ။ - Transceiver နေရာချထားခြင်း။
ဤကဏ္ဍသည် ဤ IP အူတိုင်အတွက် မသက်ဆိုင်ပါ။ - I/O စံနှုန်းနှင့် နေရာချထားခြင်း။
ဤကဏ္ဍသည် ဤ IP အူတိုင်အတွက် မသက်ဆိုင်ပါ။
သရုပ်သကန်
Vivado® သရုပ်ဖော်မှု အစိတ်အပိုင်းများအပြင် ပံ့ပိုးပေးထားသည့် ပြင်ပကိရိယာများကို အသုံးပြုခြင်းဆိုင်ရာ အချက်အလက်များအတွက် Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- Logic Simulation (UG900) ကို ကြည့်ပါ။
ပေါင်းစပ်ခြင်းနှင့် အကောင်အထည်ဖော်ခြင်း။
ပေါင်းစပ်ခြင်းနှင့် အကောင်အထည်ဖော်ခြင်းဆိုင်ရာ အသေးစိတ်အချက်အလက်များအတွက် Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- IP (UG896) ဖြင့် ဒီဇိုင်းရေးဆွဲခြင်းကို ကြည့်ပါ။
အမှားရှာပြင်ခြင်း။
ဤနောက်ဆက်တွဲတွင် Xilinx® ပံ့ပိုးကူညီမှုတွင် ရရှိနိုင်သော အရင်းအမြစ်များအကြောင်း အသေးစိတ်များ ပါဝင်သည်။ website နှင့် debugging tools များ။ IP သည် လိုင်စင်သော့ လိုအပ်ပါက၊ သော့ကို အတည်ပြုရပါမည်။ Vivado® ဒီဇိုင်းကိရိယာများတွင် စီးဆင်းမှုမှတစ်ဆင့် လိုင်စင်ရ IP ကို ထုတ်ပေးရန်အတွက် လိုင်စင်စစ်ဆေးရေးဂိတ်များစွာရှိသည်။ လိုင်စင်စစ်ဆေးခြင်းအောင်မြင်ပါက IP သည် ဆက်လက်ထုတ်လုပ်နိုင်သည်။ မဟုတ်ရင် မျိုးဆက်ဟာ အမှားတစ်ခုနဲ့ ရပ်တန့်သွားလိမ့်မယ်။ လိုင်စင်စစ်ဆေးရေးဂိတ်များကို အောက်ပါကိရိယာများဖြင့် ပြဌာန်းထားသည်-
- Vivado Synthesis
- Vivado အကောင်အထည်ဖော်ခြင်း။
- write_bitstream (Tcl အမိန့်)
အရေးကြီးသည်။ စစ်ဆေးရေးဂိတ်များတွင် IP လိုင်စင်အဆင့်ကို လျစ်လျူရှုထားသည်။ စစ်ဆေးမှုသည် တရားဝင်လိုင်စင်ရှိနေကြောင်း အတည်ပြုသည်။ IP လိုင်စင်အဆင့်ကို မစစ်ဆေးပါ။
Xilinx.com တွင်အကူအညီရှာပါ။
core ကိုအသုံးပြုသည့်အခါ ဒီဇိုင်းနှင့် အမှားရှာပြင်ခြင်းလုပ်ငန်းစဉ်တွင် ကူညီရန်အတွက် Xilinx ပံ့ပိုးမှု web စာမျက်နှာတွင် ထုတ်ကုန်စာရွက်စာတမ်းများ၊ ထုတ်ဝေမှုမှတ်စုများ၊ အဖြေမှတ်တမ်းများ၊ သိထားသည့်ပြဿနာများအကြောင်း အချက်အလက်များနှင့် နောက်ထပ်ထုတ်ကုန်ပံ့ပိုးမှုရယူရန်အတွက် လင့်ခ်များကဲ့သို့သော အဓိကအရင်းအမြစ်များပါရှိသည်။ Xilinx ကွန်မြူနတီဖိုရမ်များသည် အဖွဲ့ဝင်များ လေ့လာရန်၊ ပါဝင်ခြင်း၊ မျှဝေခြင်းနှင့် Xilinx ဖြေရှင်းချက်များနှင့်ပတ်သက်သော မေးခွန်းများမေးနိုင်သည့်နေရာတွင်လည်း ရရှိနိုင်ပါသည်။
စာတမ်းပြုစုခြင်း။
ဤထုတ်ကုန်လမ်းညွှန်သည် အမာခံနှင့်ဆက်စပ်နေသော အဓိကစာရွက်စာတမ်းဖြစ်သည်။ ဤလမ်းညွှန်ချက်သည် ဒီဇိုင်းလုပ်ငန်းစဉ်တွင် အထောက်အကူဖြစ်စေသော ထုတ်ကုန်အားလုံးနှင့်သက်ဆိုင်သည့် စာရွက်စာတမ်းများနှင့်အတူ Xilinx Support တွင် တွေ့ရှိနိုင်ပါသည်။ web စာမျက်နှာ သို့မဟုတ် Xilinx® Documentation Navigator ကို အသုံးပြု၍ Xilinx Documentation Navigator ကို ဒေါင်းလုဒ်များ စာမျက်နှာမှ ဒေါင်းလုဒ်လုပ်ပါ။ ဤကိရိယာနှင့် ရနိုင်သောအင်္ဂါရပ်များအကြောင်း နောက်ထပ်အချက်အလက်များအတွက်၊ ထည့်သွင်းပြီးနောက် အွန်လိုင်းအကူအညီကို ဖွင့်ပါ။
အဖြေမှတ်တမ်းများ
Answer Records တွင် ကြုံတွေ့ရလေ့ရှိသော ပြဿနာများအကြောင်း အချက်အလက်များ၊ ဤပြဿနာများကို ဖြေရှင်းနည်းအတွက် အထောက်အကူဖြစ်စေမည့် အချက်အလက်များနှင့် Xilinx ထုတ်ကုန်တစ်ခုနှင့် သိထားသည့် ပြဿနာများ ပါဝင်သည်။ အသုံးပြုသူများသည် ရရှိနိုင်သော အတိကျဆုံးအချက်အလက်များကို ရယူသုံးစွဲနိုင်စေရန်အတွက် အဖြေမှတ်တမ်းများကို ဖန်တီးပြီး ထိန်းသိမ်းထားပါသည်။ ပင်မ Xilinx ပံ့ပိုးမှုပေါ်ရှိ Search Support box ကို အသုံးပြု၍ ဤအူတိုင်အတွက် အဖြေမှတ်တမ်းများကို ရှာဖွေနိုင်ပါသည်။ web စာမျက်နှာ။ သင့်ရှာဖွေမှုရလဒ်များကို အမြင့်ဆုံးမြှင့်တင်ရန်၊ ကဲ့သို့သော အဓိကစကားလုံးများကို အသုံးပြုပါ-
- ထုတ်ကုန်အမည်
- ကိရိယာ မက်ဆေ့ချ်(များ)
- ကြုံတွေ့ရသည့်ကိစ္စအကျဉ်းချုပ်
ရလဒ်များကို နောက်ထပ်ပစ်မှတ်ထားသော ရလဒ်များဆီသို့ ပြန်ပို့ပေးပြီးနောက် စစ်ထုတ်မှုရှာဖွေမှုတစ်ခု ရရှိနိုင်သည်။
နည်းပညာနှင့်ပတ်သက်သောအထောက်အပံ့
Xilinx သည် ဤ LogiCORE™ IP ထုတ်ကုန်အတွက် Xilinx ကွန်မြူနတီဖိုရမ်များတွင် နည်းပညာပိုင်းဆိုင်ရာ ပံ့ပိုးမှုပေးပါသည်။ အောက်ပါတို့မှတစ်ခုခုကိုလုပ်ဆောင်ပါက Xilinx သည် အချိန်၊ လုပ်ဆောင်နိုင်စွမ်း သို့မဟုတ် ပံ့ပိုးမှုကို အာမခံနိုင်မည်မဟုတ်ပါ-
- စာရွက်စာတမ်းတွင် သတ်မှတ်ထားခြင်းမရှိသော စက်ပစ္စည်းများတွင် ဖြေရှင်းချက်ကို အကောင်အထည်ဖော်ပါ။
- ထုတ်ကုန်စာရွက်စာတမ်းတွင် ခွင့်ပြုထားသော ကျော်လွန်ဖြေရှင်းချက်ကို စိတ်ကြိုက်ပြုလုပ်ပါ။
- တံဆိပ်တပ်ထားသော ဒီဇိုင်း၏ မည်သည့်အပိုင်းကိုမဆို မပြုပြင်ပါနှင့်။
မေးခွန်းများမေးရန် Xilinx Community Forums သို့သွားပါ။
ထပ်လောင်းအရင်းအမြစ်များနှင့် ဥပဒေသတိပေးချက်များ
Xilinx အရင်းအမြစ်များ
အဖြေများ၊ စာရွက်စာတမ်းများ၊ ဒေါင်းလုဒ်များနှင့် ဖိုရမ်များကဲ့သို့သော ပံ့ပိုးကူညီမှုအရင်းအမြစ်များအတွက် Xilinx ပံ့ပိုးကူညီမှုကို ကြည့်ပါ။
Documentation Navigator နှင့် Design Hubs
Xilinx® Documentation Navigator (DocNav) သည် Xilinx စာရွက်စာတမ်းများ၊ ဗီဒီယိုများနှင့် ပံ့ပိုးကူညီမှုဆိုင်ရာ အရင်းအမြစ်များသို့ ဝင်ရောက်ခွင့်ကို ပေးစွမ်းနိုင်ပြီး အချက်အလက်ရှာဖွေရန် စစ်ထုတ်နိုင်ပြီး ရှာဖွေနိုင်သည်။ DocNav ကိုဖွင့်ရန်-
- • Vivado® IDE မှ Help → Documentation and Tutorials ကို ရွေးပါ။
• Windows တွင်၊ စတင်ခြင်း → ပရိုဂရမ်များ အားလုံး → Xilinx ဒီဇိုင်းတူးလ်များ → DocNav ကို ရွေးချယ်ပါ။
• Linux command prompt တွင် docnav ကိုရိုက်ထည့်ပါ။
Xilinx Design Hubs သည် အဓိကကျသော သဘောတရားများကို လေ့လာရန်နှင့် မကြာခဏမေးလေ့ရှိသည့် မေးခွန်းများကို ဖြေရှင်းရန် သင်အသုံးပြုနိုင်သည့် ဒီဇိုင်းအလုပ်များနှင့် အခြားအကြောင်းအရာများဖြင့် စုစည်းထားသော စာရွက်စာတမ်းများသို့ လင့်ခ်များကို ပေးပါသည်။ Design Hubs သို့ဝင်ရောက်ရန်-
- DocNav တွင် Design Hubs ကိုနှိပ်ပါ။ View တက်ဘ်
- Xilinx တွင် website၊ Design Hubs စာမျက်နှာကိုကြည့်ပါ။
မှတ်ချက် - DocNav ၏ နောက်ထပ်အချက်အလက်များအတွက် Xilinx ရှိ Documentation Navigator စာမျက်နှာကို ကြည့်ပါ။ website.
ကိုးကား
ဤစာရွက်စာတမ်းများသည် ဤလမ်းညွှန်ချက်နှင့်အတူ အသုံးဝင်သော ဖြည့်စွက်အကြောင်းအရာကို ပေးဆောင်သည်-
- Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- ပရိုဂရမ်းမင်းနှင့် အမှားရှာပြင်ခြင်း (UG908)
- Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- IP ဖြင့် ဒီဇိုင်းဆွဲခြင်း (UG896)
- Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- IP Integrator (UG994) ကို အသုံးပြု၍ IP စနစ်ခွဲများကို ဒီဇိုင်းဆွဲခြင်း
- Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- စတင်ခြင်း (UG910)
- Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- Logic Simulation (UG900)
- Vivado Design Suite အသုံးပြုသူလမ်းညွှန်- အကောင်အထည်ဖော်ခြင်း (UG904)
- ISE မှ Vivado Design Suite Migration Guide (UG911)
- AXI ပရိုတိုကော စစ်ဆေးသူ LogiCORE IP ထုတ်ကုန်လမ်းညွှန် (PG101)
- AXI4-Stream Protocol Checker LogiCORE IP ထုတ်ကုန်လမ်းညွှန် (PG145)
ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်း
အောက်ပါဇယားသည် ဤစာရွက်စာတမ်းအတွက် ပြန်လည်ပြင်ဆင်မှုမှတ်တမ်းကို ပြသသည်။
| အပိုင်း | ပြန်လည်သုံးသပ်ချက် အကျဉ်းချုပ် |
| 11 / 23 / 2020 မူကွဲ 1.1 | |
| ကနဦး ထုတ်ဝေမှု။ | မရှိ |
ကျေးဇူးပြု၍ ဖတ်ပါ- အရေးကြီးသော ဥပဒေသတိပေးချက်များ
ဤနေရာတွင် သင့်အား ဖော်ပြထားသည့် အချက်အလက် (“Materials”) သည် Xilinx ထုတ်ကုန်များကို ရွေးချယ်ခြင်းနှင့် အသုံးပြုခြင်းအတွက်သာ ပံ့ပိုးပေးပါသည်။ တည်ဆဲဥပဒေဖြင့် ခွင့်ပြုထားသော အမြင့်ဆုံးအတိုင်းအတာအထိ- (1) ပစ္စည်းများအား "IS" အတိုင်းရရှိနိုင်ပြီး ချို့ယွင်းချက်အားလုံးဖြင့်၊ Xilinx သည် ဤဥပဒေပါ အာမခံနှင့် အခြေအနေများအားလုံးကို ငြင်းဆိုခြင်း၊ ထုတ်ဖော်ခြင်း၊ အဓိပ္ပာယ်ဖွင့်ဆိုခြင်း၊ သို့မဟုတ် ပြဌာန်းဥပဒေများပါရှိသော်လည်း အာမခံပေးနိုင်မှု အကန့်အသတ်မရှိ အပါအဝင်၊ - ချိုးဖောက်မှု၊ သို့မဟုတ် ကြံ့ခိုင်မှုဆိုင်ရာ သီးခြားရည်ရွယ်ချက်၊ နှင့် (၂) Xilinx သည် ပစ္စည်းများနှင့် ဆက်စပ်သော၊ ဖြစ်ပေါ်လာသည့် သို့မဟုတ် ဆက်စပ်၍ ဖြစ်ပေါ်လာသည့် သို့မဟုတ် ဆက်စပ်နေသည့် တစ်စုံတစ်ရာသော ဆုံးရှုံးခြင်း သို့မဟုတ် ပျက်စီးမှု သီအိုရီအရ (စာချုပ်တွင်ဖြစ်စေ၊ ညှဉ်းပန်းနှိပ်စက်မှုတွင်ဖြစ်စေ၊ ပေါ့ဆမှု၊ သို့မဟုတ် အခြားတာဝန်ယူမှုသီအိုရီအောက်တွင်ဖြစ်စေ) Xilinx သည် တာဝန်မကင်းစေရ။ (သင်အသုံးပြုသည့်ပစ္စည်းများအပါအဝင်) တိုက်ရိုက်၊ သွယ်ဝိုက်သော၊ အထူး၊ မတော်တဆဖြစ်မှု သို့မဟုတ် အကျိုးဆက်ဖြစ်သော ဆုံးရှုံးမှု သို့မဟုတ် ပျက်စီးမှုများအတွက် အပါအဝင် (ဒေတာဆုံးရှုံးခြင်း၊ အမြတ်အစွန်း၊ စေတနာ၊ သို့မဟုတ် လုပ်ဆောင်မှုတစ်ခုခုကြောင့် ဖြစ်ပေါ်လာသည့် ဆုံးရှုံးမှု သို့မဟုတ် ပျက်စီးဆုံးရှုံးမှုအမျိုးအစား အပါအဝင်၊ ပြင်ပအဖွဲ့အစည်းမှ) ထိုသို့သော ပျက်စီးဆုံးရှုံးမှု သို့မဟုတ် ဆုံးရှုံးမှုသည် ကျိုးကြောင်းဆီလျော်စွာ ခန့်မှန်းနိုင်သော်လည်း သို့မဟုတ် Xilinx သည် အလားတူဖြစ်နိုင်ချေကို အကြံပြုထားသည်။
Xilinx သည် Materials တွင်ပါရှိသော အမှားအယွင်းများကို ပြင်ပေးရန် သို့မဟုတ် ပစ္စည်းများနှင့် ထုတ်ကုန်ဆိုင်ရာ အပ်ဒိတ်များ သို့မဟုတ် ထုတ်ကုန်သတ်မှတ်ချက်များအတွက် သင့်အား အသိပေးရန် တာဝန်မရှိဟု ယူဆပါသည်။ ကြိုတင်ရေးသားထားသော ခွင့်ပြုချက်မရှိဘဲ ပစ္စည်းများကို ပြန်လည်ထုတ်လုပ်ခြင်း၊ ပြင်ဆင်ခြင်း၊ ဖြန့်ဝေခြင်း သို့မဟုတ် လူသိရှင်ကြား ပြသခြင်းမပြုရပါ။ အချို့သော ထုတ်ကုန်များသည် Xilinx ၏ ကန့်သတ်အာမခံချက်၏ စည်းကမ်းသတ်မှတ်ချက်များနှင့် ကိုက်ညီသည်၊ ကျေးဇူးပြု၍ Xilinx ၏ရောင်းချမှုစည်းမျဉ်းများကို ကိုးကားပါ။ viewed at https://www.xilinx.com/legal.htm#tos; Xilinx မှ သင့်အား ထုတ်ပေးသော လိုင်စင်ပါရှိသော အာမခံနှင့် ပံ့ပိုးမှုစည်းမျဉ်းများ IP cores များကို လိုက်နာနိုင်ပါသည်။ Xilinx ထုတ်ကုန်များသည် ပျက်ကွက်ခြင်းဘေးကင်းရန် ဒီဇိုင်းထုတ်ထားခြင်း သို့မဟုတ် ပျက်ကွက်ခြင်းဘေးကင်းသော စွမ်းဆောင်ရည်လိုအပ်သည့် မည်သည့်အက်ပ်တွင်မဆို အသုံးပြုရန်အတွက် ရည်ရွယ်ထားခြင်းမဟုတ်ပါ။ ထိုသို့သော အရေးကြီးသော အပလီကေးရှင်းများတွင် Xilinx ထုတ်ကုန်များကို အသုံးပြုမှုအတွက် တစ်ဦးတည်းသော အန္တရာယ်နှင့် တာဝန်ယူမှုဟု သင်ယူဆသည်၊ ကျေးဇူးပြု၍ Xilinx ၏ အရောင်းစည်းမျဉ်းများကို ကိုးကားပါ။ viewed at https://www.xilinx.com/legal.htm#tos.
ဤစာရွက်စာတမ်းတွင် ပဏာမအချက်အလက်များပါဝင်ပြီး အသိပေးခြင်းမရှိဘဲ ပြောင်းလဲနိုင်သည်။ ဤနေရာတွင် ပံ့ပိုးပေးထားသော အချက်အလက်များသည် ရောင်းချရန် မရရှိနိုင်သေးသော ထုတ်ကုန်များနှင့်/သို့မဟုတ် ဝန်ဆောင်မှုများနှင့် သက်ဆိုင်ပြီး သတင်းအချက်အလက်ဆိုင်ရာ ရည်ရွယ်ချက်များအတွက်သာ ပံ့ပိုးပေးထားပြီး၊ ရောင်းချရန် ကမ်းလှမ်းမှု သို့မဟုတ် ရည်ညွှန်းထားသော ထုတ်ကုန်နှင့်/သို့မဟုတ် ဝန်ဆောင်မှုများအတွက် ရောင်းချရန် ကမ်းလှမ်းချက်တစ်ခုအဖြစ် ရည်ရွယ်ထားခြင်း သို့မဟုတ် အဓိပ္ပါယ်ဖော်ရန် ဤနေရာတွင်
မော်တော်ယာဥ် အက်ပ်လီကေးရှင်းများ ငြင်းဆိုချက်
မော်တော်ယာဥ် ထုတ်ကုန်များ (အပိုင်းနံပါတ်တွင် “XA” အဖြစ် ခွဲခြားသတ်မှတ်ထားသော) AIRBAGS ချထားရာတွင် အသုံးပြုရန်အတွက် အာမခံချက်မရှိပါ သို့မဟုတ် မော်တော်ယာဉ်ကို ထိန်းချုပ်ရန် သက်ရောက်မှုရှိသော အသုံးချပလီကေးရှင်းများတွင် အသုံးပြုရန်အတွက် အသုံးပြုနိုင်မည်မဟုတ်ပါ ISO 26262 မော်တော်ယာဥ်ဘေးကင်းရေးစံနှုန်း ("ဘေးကင်းရေးဒီဇိုင်း") ဖြင့်။ ဖောက်သည်များသည် ထုတ်ကုန်များ ပေါင်းစပ်ပါဝင်သည့် စနစ်များကို အသုံးမပြုမီ သို့မဟုတ် ဖြန့်ဝေခြင်းမပြုမီ၊ ဘေးကင်းစေရန် ရည်ရွယ်ချက်များအတွက် အဆိုပါစနစ်များကို သေချာစွာ စမ်းသပ်ရမည်။ ဘေးအန္တရာယ်ကင်းရှင်းရေး ဒီဇိုင်းမပါဘဲ ထုတ်ကုန်များကို အသုံးပြုခြင်းသည် ဖောက်သည်များ၏ အန္တရာယ် အပြည့်အဝ ဖြစ်သည်၊ တည်ဆဲဥပဒေများနှင့် စည်းမျဉ်းစည်းကမ်းများ ကန့်သတ်ချက်များဆိုင်ရာ ကန့်သတ်ချက်များကို စီမံခန့်ခွဲခြင်းတွင်သာ အကျုံးဝင်ပါသည်။
မူပိုင်ခွင့် 2020 Xilinx၊ Inc. Xilinx၊ Xilinx လိုဂို၊ Alveo၊ Artix၊ Kintex၊ Spartan၊ Versal၊ Virtex၊ Vivado၊ Zynq နှင့် ဤနေရာတွင် ပါဝင်သော အခြားသော သတ်မှတ်ထားသော အမှတ်တံဆိပ်များသည် အမေရိကန်ပြည်ထောင်စုနှင့် အခြားနိုင်ငံများရှိ Xilinx ၏ ကုန်အမှတ်တံဆိပ်များဖြစ်သည်။ အခြားကုန်အမှတ်တံဆိပ်များအားလုံးသည် သက်ဆိုင်ရာပိုင်ရှင်များ၏ ပိုင်ဆိုင်မှုဖြစ်သည်။ PG357 (v1.1)၊ 23 ခုနှစ်၊ နိုဝင်ဘာလ 2020 ရက်၊ AXI4-Stream Interface v1.1 ဖြင့် ILA
PDF ကို download လုပ်ပါ။ Xilinx AXI4-Stream Integrated Logic Analyzer လမ်းညွှန်
