Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Ynlieding

De Integrated Logic Analyzer (ILA) mei AXI4-Stream Interface-kearn is in oanpasbere logyske analysator IP dy't kin wurde brûkt om de ynterne sinjalen en ynterfaces fan in ûntwerp te kontrolearjen. De ILA-kearn omfettet in protte avansearre funksjes fan moderne logika-analyzers, ynklusyf boolean-trigger-fergelikingen en edge-transysje-triggers. De kearn biedt ek ynterface-debuggen en tafersjochmooglikheden tegearre mei protokolkontrôle foar AXI en AXI4-Stream yn kaart brocht mei ûnthâld. Om't de ILA-kearn syngroan is mei it ûntwerp dat wurdt kontrolearre, wurde alle ûntwerpklokbeperkingen dy't tapast wurde op jo ûntwerp ek tapast op 'e komponinten fan' e ILA-kearn. Om ynterfaces binnen in ûntwerp te debuggen, moat ILA IP tafoege wurde oan in blokûntwerp yn 'e Vivado® IP-yntegrator. Op deselde manier kin AXI4 / AXI4-Stream-protokolkontrôle opsje ynskeakele wurde foar ILA IP yn 'e IP-yntegrator. Protokol oertredings kinne dan wurde werjûn yn de golffoarm viewer fan de Vivado logyske analyzer.

Features

• Brûker-selektearbere oantal probe havens en probe breedte.
• Mei de brûker selekteare opslachdoelen lykas blok RAM en UltraRAM
• Meardere probe havens kinne wurde kombinearre yn ien trigger betingst.
• Mei de brûker selekteare AXI-slots om AXI-ynterfaces te debuggen yn in ûntwerp.
• Konfigurearbere opsjes foar AXI ynterfaces ynklusyf ynterface typen en trace sample djipte.
• Gegevens en triggereigenskip foar probes.
• In oantal komparators en de breedte foar elke sonde en yndividuele havens binnen Schnittstellen.
• Ynput / útfier cross-triggering ynterfaces.
• Konfigurearbere pipelining foar ynfierprobes.
• AXI4-MM en AXI4-Stream protokol kontrôle.

Foar mear ynformaasje oer de ILA-kearn, sjoch de Vivado Design Suite User Guide: Programming and Debugging (UG908).

IP Feiten

LogiCORE™ IP-feitentabel
Core Specifications
Stipe apparaatfamylje1	Versal™ ACAP
Stipe brûkersynterfaces	IEEE Standert 1149.1 - JTAG
Foarsjoen fan Core
Ûntwerp Files	RTL
Example Design	Verilog
Testbank	Net foarsjoen
Beheinings File	Xilinx® Design Constraints (XDC)
Simulaasje Model	Net foarsjoen
Stipe S / W Driver	N/A
Teste Design Flows2
Design Entry	Vivado® Design Suite
Simulaasje	Foar stipe simulators, sjoch de Xilinx Design Tools: Gids foar release-notysjes.
Synteze	Vivado synteze
Stypje
Alle Vivado IP-feroaringslogs	Master Vivado IP Change Logs: 72775
Xilinx Support web side
Notysjes: 1. Foar in folsleine list fan stipe apparaten, sjoch de Vivado® IP katalogus. 2. Foar de stipe ferzjes fan de ark, sjoch de Xilinx Design Tools: Gids foar release-notysjes.

Oerview

Ynhâld navigearje troch ûntwerpproses
Xilinx® dokumintaasje is organisearre om in set fan standert ûntwerpprosessen om jo te helpen relevante ynhâld te finen foar jo hjoeddeistige ûntwikkelingstaak. Dit dokumint omfettet de folgjende ûntwerpprosessen:

• Hardware-, IP- en platfoarmûntwikkeling: It meitsjen fan de PL IP-blokken foar it hardwareplatfoarm, it meitsjen fan PL-kernels, funksjonele simulaasje fan subsysteem, en it evaluearjen fan de Vivado®-timing, boarnegebrûk en machtssluting. Ek giet it om it ûntwikkeljen fan it hardwareplatfoarm foar systeemyntegraasje. Underwerpen yn dit dokumint dy't fan tapassing binne op dit ûntwerpproses omfetsje:
• Port Beskriuwings
• Klokken en weromsette
• Oanpasse en generearje de kearn

Core oerview
Sinjalen en ynterfaces yn it FPGA-ûntwerp binne ferbûn mei in ILA-sonde en slot-ynputen. Dizze sinjalen en ynterfaces, hechte oan respektivelik de sonde en slot yngongen, binne sampled by design faasjes en opslein mei help on-chip block RAM. Sinjalen en ynterfaces yn it Versal ™ ACAP-ûntwerp binne ferbûn mei de ILA-sonde en slot-ynputen. Dizze taheakke sinjalen en ynterfaces binne sampliede by design faasjes mei help fan de kearn klok input en opslein yn on-chip block RAM oantinkens. De kearnparameters spesifisearje it folgjende:

• In oantal sondes (oant 512) en sondebreedte (1 oant 1024).
• In oantal slots en ynterface opsjes.
• Spoar sample djipte.
• Gegevens en/of triggereigenskip foar probes.
• Oantal komparators foar elke sonde.

Kommunikaasje mei de ILA-kearn wurdt útfierd mei in eksimplaar fan 'e AXI Debug Hub dy't ferbynt mei de IP-kearn fan Control, Interface, and Processing System (CIPS).

Nei it ûntwerp is laden yn 'e Versal ACAP, brûk de Vivado® logyske analyzer-software om in trigger-evenemint yn te stellen foar de ILA-mjitting. Neidat de trigger optreedt, de sample buffer wurdt ynfolle en opladen yn de Vivado logyske analysator. Do kinst view dizze gegevens mei help fan de golffoarm finster. De sonde sample- en triggerfunksjonaliteit wurdt ymplementearre yn 'e programmabele logikaregio. On-chip block RAM- as UltraRAM-ûnthâld basearre op it opslachdoel dat jo hawwe selektearre tidens oanpassing dy't de gegevens bewarret oant se troch de software wurde opladen. Gjin brûkersynput of útfier is nedich om eveneminten te triggerjen, gegevens te fangen of te kommunisearjen mei de ILA-kearn. ILA-kearn is yn steat om sinjalen op ynterfacenivo te kontrolearjen, it kin ynformaasje oer transaksjenivo oerbringe, lykas de treflike transaksjes foar AXI4-ynterfaces.

ILA Probe Trigger Comparator
Elke sonde-ynput is ferbûn mei in trigger-komparator dy't by steat is om ferskate operaasjes út te fieren. By runtiid kin de komparator ynsteld wurde om = of != fergelikingen út te fieren. Dit omfettet oerienkommende nivo-patroanen, lykas X0XX101. It omfettet ek it detektearjen fan rânetransysjes lykas opkommende râne (R), fallende râne (F), beide râne (B), of gjin oergong (N). De triggerfergeliker kin kompleksere fergelikingen útfiere, ynklusyf >, <, ≥, en ≤.

BELANGRYK! De komparator wurdt ynsteld op run tiid troch de Vivado® logyske analysator.

ILA Trigger Condition
De triggerbetingst is it resultaat fan in Boolean "AND" of "OR" berekkening fan elk fan 'e ILA-probe-trigger-fergelikingsresultaten. Mei help fan de Vivado® logyske analysator, selektearje jo of jo "AND" sonde wolle trigger fergelikingsprobes of "OF" se. De "AND" ynstelling feroarsaket in trigger barren as alle ILA probe fergelikingen binne tefreden. De "OR" ynstelling feroarsaket in trigger barren as ien fan 'e ILA probe fergelikingen binne tefreden. De triggerbetingst is it triggerbarren dat wurdt brûkt foar de ILA-tracemjitting.

Applikaasjes

De ILA-kearn is ûntworpen om te brûken yn in applikaasje dy't ferifikaasje of debuggen fereasket mei Vivado®. De folgjende figuer toant CIPS IP-kearn skriuwt en lêst fan 'e AXI-blok RAM-controller fia it AXI Network on Chip (NoC). De ILA-kearn is ferbûn mei it ynterface-net tusken de AXI NoC- en AXI-blok RAM-controller om de AXI4-transaksje yn 'e hardwarebehearder te kontrolearjen.

Lisinsje en oardering
Dizze Xilinx® LogiCORE™ IP-module wurdt sûnder ekstra kosten levere mei de Xilinx Vivado® Design Suite ûnder de betingsten fan 'e Xilinx End User License.
Noat: Om te kontrolearjen dat jo in lisinsje nedich binne, kontrolearje de License kolom fan 'e IP Catalog. Ynbegrepen betsjut dat in lisinsje is opnommen mei de Vivado® Design Suite; Oankeap betsjut dat jo in lisinsje moatte keapje om de kearn te brûken. Ynformaasje oer oare Xilinx® LogiCORE™ IP-modules is beskikber op 'e Xilinx Intellectual Property side. Foar ynformaasje oer prizen en beskikberens fan oare Xilinx LogiCORE IP-modules en ark, nim dan kontakt op mei jo lokale Xilinx-fertsjintwurdiger.

Produkt Spesifikaasje

Port Beskriuwings
De folgjende tabellen jouwe details oer de ILA-poarten en parameters.
ILA havens

Tabel 1: ILA havens
Port Namme	I/O	Beskriuwing
klk	I	Untwerpklok dy't alle trigger- en opslachlogika klokt.
sonde [ – 1:0]	I	Probe haven ynfier. It nûmer fan de sondehaven is yn it berik fan 0 oant 511. De sonde haven breedte (oantsjutte troch ) is yn it berik fan 1 oant 1024. Jo moatte ferklearje dizze haven as in vector. Foar in 1-bit haven, brûk sonde [0:0].
trig_out	O	De trig_out-poarte kin wurde oanmakke fanút de triggerbetingst of fan in eksterne trig_in-poarte. D'r is in runtiidkontrôle fan 'e Logic Analyzer om te wikseljen tusken triggerbetingsten en trig_in om trig_out te riden.
trig_yn	I	Input trigger haven brûkt yn proses basearre systeem foar Embedded Cross Trigger. Kin wurde ferbûn mei in oare ILA te meitsjen cascading Trigger.
slot_ _	I	Slot ynterface. It type fan 'e ynterface wurdt dynamysk makke basearre op it slot_ _ ynterface type parameter. De yndividuele havens binnen de ynterfaces binne beskikber foar tafersjoch yn 'e hardwarebehearder.
trig_out_ack	I	In erkenning foar trig_out.
trig_in_ack	O	In erkenning foar trig_in.
resetn	I	ILA-ynfiertype as ynsteld op 'Interface Monitor', moat dizze poarte itselde reset-sinjaal wêze dat syngroan is mei de ûntwerplogika dy't oan 'e Slot_ hechte is. _ havens fan de ILA kearn.
S_AXIS	I/O	Opsjonele haven. Wurdt brûkt foar hânmjittige ferbining mei AXI Debug Hub-kearn as 'AXI4- Stream-ynterface ynskeakelje foar Manul-ferbining mei AXI Debug Hub' is selektearre yn Avansearre opsjes.
M_AXIS	I/O	Opsjonele haven. Wurdt brûkt foar hânmjittige ferbining mei AXI Debug Hub-kearn as 'AXI4-streamynterface ynskeakelje foar hânmjittige ferbining mei AXI Debug Hub' is selektearre yn 'Avansearre opsjes'.

Tabel 1: ILA havens (ferfolch)
Port Namme	I/O	Beskriuwing
aresetn	I	Opsjonele haven. Wurdt brûkt foar hânmjittige ferbining mei AXI Debug Hub-kearn as 'AXI4-streamynterface ynskeakelje foar hânmjittige ferbining mei AXI Debug Hub' is selektearre yn 'Avansearre opsjes'. Dizze poarte moat syngroan wêze mei resethaven fan AXI Debug Hub.
aclk	I	Opsjonele haven. Wurdt brûkt foar hânmjittige ferbining mei AXI Debug Hub-kearn as 'AXI4-streamynterface ynskeakelje foar hânmjittige ferbining mei AXI Debug Hub' is selektearre yn 'Avansearre opsjes'. Dizze poarte moat syngroan wêze mei klokpoarte fan AXI Debug Hub.

ILA parameters

Tabel 2: ILA parameters
Parameter	tastien Wearden	Standertwearden	Beskriuwing
Component_Name	String mei A–Z, 0–9, en _ (underscore)	ila_0	Namme fan instantiated komponint.
C_NUM_OF_PROBES	1-512	1	Oantal ILA probe havens.
C_MEMORY_TYPE	0, 1	0	Opslachdoel foar de fêstleine gegevens. 0 komt oerien mei blok RAM en 1 komt oerien mei UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Sonde opslach buffer djipte. Dit nûmer stiet foar it maksimum oantal samples dat kin wurde opslein op run tiid foar eltse probe input.
C_PROBE _WIDTH	1-1024	1	Breedte fan sonde haven . Wêr is de sondehaven mei in wearde fan 0 oant 1,023.
C_TRIGOUT_EN	Wier / Falsk	FALSK	Aktivearret de trig-out-funksjonaliteit. Ports trig_out en trig_out_ack wurde brûkt.
C_TRIGIN_EN	Wier / Falsk	FALSK	Aktivearret de trig yn funksjonaliteit. Ports trig_in en trig_in_ack wurde brûkt.
C_INPUT_PIPE_STAGES	0-6	0	Add ekstra flops oan de sonde havens. Ien parameter jildt foar alle probe havens.
ALL_PROBE_SAME_MU	Wier / Falsk	WIER	Dit twingt deselde fergelykje wearde-ienheden (oerienkommende ienheden) nei alle sondes.
C_PROBE _MU_CNT	1-16	1	Oantal Compare Value (Match) ienheden per sonde. Dit is allinich jildich as ALL_PROBE_SAME_MU FALSE is.
C_PROBE _TYPE	DATA en TRIGGER, TRIGGER, DATA	DATA en TRIGGER	Om in selekteare sonde te kiezen foar it opjaan fan triggerbetingsten of foar gegevensopslachdoel of foar beide.
C_ADV_TRIGGER	Wier / Falsk	FALSK	Aktiveart de opsje foar foarúttrigger. Dit makket trigger state masine mooglik en jo kinne jo eigen trigger-sekwinsje skriuwe yn Vivado Logic Analyzer.

Tabel 2: ILA parameters (ferfolch)
Parameter	tastien Wearden	Standertwearden	Beskriuwing
C_NUM_MONITOR_SLOTS	1-11	1	Oantal ynterface Slots .
Notysjes: 1. It maksimum oantal ferlykje wearde (oerienkomst) ienheden wurdt beheind ta 1,024. Foar de basis trigger (C_ADV_TRIGGER = FALSE), elke sonde hat ien ferlykje wearde ienheid (lykas yn de eardere ferzje). Mar foar de foarôf trigger opsje (C_ADV_TRIGGER = TRUE), dit betsjut dat de yndividuele probes kinne noch hawwe mooglik seleksje fan oantal ferlykje wearden ienheden fan ien oant fjouwer. Mar alle fergelykje wearde-ienheden moatte net mear wêze as 1,024. Dit betsjut dat as jo fjouwer fergelykje-ienheden per sonde nedich binne, dan kinne jo mar 256 probes brûke.

Untwerp mei de Core

Dizze seksje omfettet rjochtlinen en oanfoljende ynformaasje om it ûntwerpen mei de kearn te fasilitearjen.

Clocking
De clk-ynfierpoarte is de klok brûkt troch de ILA-kearn om de sondewearden te registrearjen. Foar bêste resultaten moat it itselde kloksinjaal wêze dat syngroan is mei de ûntwerplogika dy't ferbûn is oan 'e sondehavens fan' e ILA-kearn. By it ferbinen mei de hân mei AXI Debug Hub, moat it aclk-sinjaal syngroan wêze mei de AXI Debug Hub-klokynputpoarte.

Weromsette
As jo ​​​​in ILA-ynfiertype ynstelle op ynterfacemonitor, moat de resetpoarte itselde resetsignaal wêze dat syngroan is mei de ûntwerplogika wêrfan de ynterface is hechte oan
slot_ _ haven fan de ILA kearn. Foar hânmjittich ferbining mei in AXI Debug Hub kearn, hjoeddeiske haven moat wêze syngroane mei de reset haven fan in AXI Debug Hub kearn.

Design Flow Steps
Dizze seksje beskriuwt it oanpassen en generearjen fan 'e kearn, it beheinen fan' e kearn, en de stappen foar simulaasje, synteze en ymplemintaasje dy't spesifyk binne foar dizze IP-kearn. Mear detaillearre ynformaasje oer de standert Vivado®-ûntwerpstreamen en de IP-yntegrator is te finen yn de folgjende Vivado Design Suite-brûkersgidsen:

• Vivado Design Suite User Guide: Untwerp fan IP-subsystemen mei IP Integrator (UG994)
• Vivado Design Suite User Guide: Untwerp mei IP (UG896)
• Vivado Design Suite User Guide: Getting Started (UG910)
• Vivado Design Suite User Guide: Logic Simulation (UG900)

Oanpasse en generearje de kearn

Dizze seksje befettet ynformaasje oer it brûken fan Xilinx®-ark om de kearn yn 'e Vivado® Design Suite oan te passen en te generearjen. As jo ​​​​de kearn oanpasse en generearje yn 'e Vivado IP-yntegrator, sjoch dan de Vivado Design Suite-brûkersgids: IP-subsystemen ûntwerpe mei IP-yntegrator (UG994) foar detaillearre ynformaasje. IP-yntegrator kin bepaalde konfiguraasjewearden automatysk berekkenje by it falidearjen of generearjen fan it ûntwerp. Om te kontrolearjen oft de wearden feroarje, sjoch de beskriuwing fan de parameter yn dit haadstik. Nei view de parameterwearde, útfiere it kommando validate_bd_design yn 'e Tcl-konsole. Jo kinne de IP oanpasse foar gebrûk yn jo ûntwerp troch wearden op te jaan foar de ferskate parameters ferbûn mei de IP-kearn mei de folgjende stappen:

1.  Selektearje de IP út de IP katalogus.
2.  Dûbelklikje op it selekteare IP of selektearje it kommando Oanpasse IP fan 'e arkbalke of rjochtsklik op it menu.

Foar details, sjoch de Vivado Design Suite User Guide: Designing with IP (UG896) en de Vivado Design Suite User Guide: Getting Started (UG910). Sifers yn dit haadstik binne yllustraasjes fan 'e Vivado IDE. De hjir ôfbylde yndieling kin ferskille fan 'e hjoeddeistige ferzje.

Om tagong te krijen ta de kearn, útfiere it folgjende:

1.  Iepenje in projekt troch te selektearjen File dan Iepenje Project of meitsje in nij projekt troch te selektearjen File dan Nij projekt yn Vivado.
2.  Iepenje de IP-katalogus en navigearje nei ien fan 'e taksonomyen.
3. Dûbelklikje op ILA om de kearnamme Vivado IDE op te heljen.

Algemiene opsjes Panel
De folgjende figuer lit it ljepblêd Algemiene opsjes sjen yn 'e Native ynstelling wêrmei jo de opsjes kinne opjaan:

De folgjende figuer lit it ljepblêd Algemiene opsjes sjen yn 'e AXI-ynstelling wêrmei jo de opsjes kinne opjaan:

• Komponintnamme: Brûk dit tekstfjild om in unike modulenamme te jaan foar de ILA-kearn.
• ILA-ynfiertype: Dizze opsje jout oan hokker type ynterface of sinjaal ILA debuggen moat. Op it stuit binne de wearden foar dizze parameter "Native Probes", "Interface Monitor" en "Mixed."
• Oantal probes: Brûk dit tekstfjild om it oantal probe-poarten op 'e ILA-kearn te selektearjen. De jildige berik brûkt yn de Vivado® IDE is 1 oan 64. As jo ​​nedich hawwe mear as 64 probe havens, Jo moatte brûke de Tcl kommando flow te generearjen de ILA kearn.
• In oantal Interface Slots (allinne beskikber yn Interface Monitor type en Mixed type): Dizze opsje kinne jo selektearje it oantal AXI ynterface slots dat moatte wurde ferbûn mei de ILA.
• Itselde oantal fergelikers foar alle probehavens: It oantal fergelikers per probe kin wurde konfigureare op dit paniel. Itselde oantal komparators foar alle probes kin ynskeakele wurde troch te selektearjen.

Probe Port Panels
De folgjende figuer lit de ljepper Probe Ports sjen wêrmei jo ynstellings kinne opjaan:

• Probe Port Panel: Breedte fan elke Probe Port kin wurde konfigurearre yn Probe Port Panels. Elk Probe Port Panel hat maksimaal sân havens.
• Probe Breedte: Breedte fan eltse Probe Port kin neamd wurde. It jildich berik is 1 oant 1024.
• Oantal fergelikers: Dizze opsje is allinich ynskeakele as "Itselde oantal fergelikers foar alle probehavens" opsje is útskeakele. In komparator foar elke sonde yn it berik 1 oant 16 kin ynsteld wurde.
• Gegevens en / of Trigger: Sondetype foar elke sonde kin ynsteld wurde mei dizze opsje. De jildige opsjes binne DATA_and_TRIGGER, DATA en TRIGGER.
• Komparatoropsjes: It type operaasje of ferliking foar elke sonde kin ynsteld wurde mei dizze opsje.

Ynterface opsjes
De folgjende figuer lit it ljepblêd Ynterface-opsjes sjen as ynterfacemonitor of mingd type is selektearre foar ILA-ynfiertype:

• Interface Type: Ferkeaper, Bibleteek, Namme en Ferzje (VLNV) fan 'e ynterface om te kontrolearjen troch de ILA-kearn.
• AXI-MM ID Breedte: Selektearret de ID breedte fan de AXI ynterface as de slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• AXI-MM Data Breedte: Selektearret de parameters dy't oerienkomme mei slot_Selektearret de Data breedte fan de AXI ynterface as de slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• AXI-MM adresbreedte: Selektearje de adresbreedte fan 'e AXI-ynterface as de slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• AXI-MM/Stream Protocol Checker ynskeakelje: AXI4-MM of AXI4-Stream protokolkontrôler ynskeakelje foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM of AXI4-Stream, wêr is it slot nûmer.
• Ynskeakelje Transaksje Tracking Tellers: Aktivearret AXI4-MM transaksje tracking kapasiteit.
• Oantal treflik lêzen transaksjes: Spesifiseart it oantal treflik lêzen transaksjes per ID. De wearde moat lykweardich wêze oan of grutter wêze as it oantal treflike Lês-transaksjes foar dy ferbining.
• Oantal treflike skriuwtransaksjes: jout it oantal treflike skriuwtransaksjes per ID oan. De wearde moat gelyk wêze oan of grutter wêze as it oantal treflike skriuwtransaksjes foar dy ferbining.
• Monitor APC Status sinjalen: Aktivearje tafersjoch op APC status sinjalen foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• Konfigurearje AXI lêzen adres kanaal as Data: Selektearje lêzen adres kanaal sinjalen foar gegevens opslach doel foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• Konfigurearje AXI-lêsadreskanaal as Trigger: Selektearje lêsadreskanaalsinjalen foar it opjaan fan triggerbetingsten foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• Konfigurearje AXI lêzen gegevens kanaal as Data: Selektearje lêzen gegevens kanaal sinjalen foar gegevens opslach doelen foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• Konfigurearje AXI-lêsgegevenskanaal as Trigger: Selektearje lêsgegevenskanaalsinjalen foar it opjaan fan triggerbetingsten foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• Konfigurearje AXI skriuwadres kanaal as Data: Selektearje skriuwadres kanaal sinjalen foar gegevens opslach doel foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• Konfigurearje AXI skriuwadreskanaal as Trigger: Selektearje skriuwadreskanaalsinjalen foar it opjaan fan triggerbetingsten foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• Konfigurearje AXI write data kanaal as Data: Selektearje write data kanaal sinjalen foar gegevens opslach doel foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• Konfigurearje AXI skriuwgegevenskanaal as Trigger: Selektearje skriuwgegevenskanaalsinjalen foar it opjaan fan triggerbetingsten foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• Konfigurearje AXI write antwurd kanaal as Gegevens: Selektearje skriuwen antwurd kanaal sinjalen foar gegevens opslach doelen foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• Konfigurearje AXI skriuwantwurdkanaal as Trigger: Selektearje skriuwantwurdkanaalsinjalen foar it opjaan fan triggerbetingsten foar slot wannear it slot_ ynterface type is konfigurearre as AXI-MM, wêr is it slot nûmer.
• AXI-Stream Tdata Width: Selektearret de Tdata breedte fan de AXI-Stream ynterface as de slot_ ynterface type is konfigurearre as AXI-Stream, wêr is it slot nûmer.
• AXI-Stream TID Breedte: Selektearret de TID breedte fan de AXI-Stream ynterface as de slot_ ynterface type is konfigurearre as AXI-Stream, wêr is it slot nûmer.
• AXI-Stream TUSER Breedte: Selektearret de TUSER breedte fan de AXI-Stream ynterface as de slot_ ynterface type is konfigurearre as AXI-Stream, wêr is it slot nûmer.
• AXI-Stream TDEST Breedte: Selektearret de TDEST breedte fan de AXI-Stream ynterface as de slot_ ynterface type is konfigurearre as AXI-Stream, wêr is it slot nûmer.
• AXIS-sinjalen ynstelle as gegevens: Selektearje AXI4-Stream-sinjalen foar gegevensopslachdoel foar slot
  wannear it slot_ ynterface type is konfigurearre as AXI-Stream wêr is it slot nûmer.
• AXIS-sinjalen ynstelle as trigger: Selektearje AXI4-Stream-sinjalen foar it opjaan fan triggerbetingsten foar slot wannear it slot_ ynterface type is konfigurearre as AXI-Stream, wêr is it slot nûmer.
• Konfigurearje slot as gegevens en / of trigger: Selektearret net-AXI slot sinjalen foar it opjaan fan trigger betingst of foar gegevens opslach doel of foar beide foar slot wannear it slot_ ynterface type is konfigurearre as net-AXI, wêr is it slot nûmer.

Opslach opsjes
De folgjende figuer toant it ljepblêd Opslachopsjes wêrmei jo it opslachdoeltype en de djipte fan it te brûken ûnthâld kinne selektearje:

• Storage Target: Dizze parameter wurdt brûkt om it opslachdoeltype te selektearjen út it útklapmenu.
• Data Djipte: Dizze parameter wurdt brûkt om te selektearjen in geskikte sample djipte út it dellûk menu.

Avansearre opsjes
De folgjende figuer lit it ljepblêd Avansearre opsjes sjen:

• AXI4-Stream-ynterface ynskeakelje foar hânmjittige ferbining mei AXI Debug Hub: As ynskeakele, jout dizze opsje in AXIS-ynterface foar it IP om te ferbinen mei AXI Debug Hub.
• Trigger-ynfier-ynterface ynskeakelje: Kontrolearje dizze opsje om in opsjonele trigger-ynfierpoarte yn te skeakeljen.
• Aktivearje Trigger-útfier-ynterface: Kontrolearje dizze opsje om in opsjonele trigger-útfierpoarte yn te skeakeljen.
• Input Pipe Stages: Selektearje it oantal registers dy't jo tafoegje wolle foar de sonde om ymplemintaasjeresultaten te ferbetterjen. Dizze parameter jildt foar alle probes.
• Avansearre Trigger: Kontrolearje om de steatmasjine-basearre triggersekwinsje yn te skeakeljen.

Utfier generaasje
Foar details, sjoch de Vivado Design Suite User Guide: Untwerp mei IP (UG896).

Beheining fan de kearn

Required Beheinings
De ILA-kearn omfettet in XDC file dat befettet passende falske paadbeperkingen om foar te kommen dat de oerbeheining fan klokdomein oerstekke syngronisaasjepaden. It wurdt ek ferwachte dat it kloksinjaal ferbûn mei de clk-ynfierpoarte fan 'e ILA-kearn goed beheind is yn jo ûntwerp.

Seleksjes foar apparaat, pakket en snelheidsklasse
Dizze seksje is net fan tapassing foar dizze IP-kearn.

• Klokfrekwinsjes
  Dizze seksje is net fan tapassing foar dizze IP-kearn.
• Klok Management
  Dizze seksje is net fan tapassing foar dizze IP-kearn.
• Klok pleatsing
  Dizze seksje is net fan tapassing foar dizze IP-kearn.
• Banking
  Dizze seksje is net fan tapassing foar dizze IP-kearn.
• Transceiver pleatsing
  Dizze seksje is net fan tapassing foar dizze IP-kearn.
• I / O Standert en pleatsing
  Dizze seksje is net fan tapassing foar dizze IP-kearn.

Simulaasje

Foar wiidweidige ynformaasje oer Vivado®-simulaasjekomponinten, lykas ynformaasje oer it brûken fan stipe ark fan tredden, sjoch de Vivado Design Suite User Guide: Logic Simulation (UG900).

Synteze en ymplemintaasje
Foar details oer synteze en ymplemintaasje, sjoch de Vivado Design Suite User Guide: Untwerp mei IP (UG896).

Debuggen

Dizze taheaksel befettet details oer boarnen dy't beskikber binne op 'e Xilinx® Support website en debuggen ark. As de IP in lisinsjekaai fereasket, moat de kaai wurde ferifiearre. De Vivado®-ûntwerpynstruminten hawwe ferskate lisinsjekontrôles foar it gaten fan lisinsearre IP troch de stream. As de lisinsjekontrôle slagget, kin de IP generaasje trochgean. Oars stopet generaasje mei in flater. Lisinsjekontrôlepunten wurde hanthavene troch de folgjende ark:

• Vivado synteze
• Vivado ymplemintaasje
• write_bitstream (Tcl kommando)

BELANGRYK! IP-lisinsjenivo wurdt negearre by kontrôlepunten. De test befêstiget dat in jildige lisinsje bestiet. It kontrolearret gjin IP-lisinsjenivo.

Help fine op Xilinx.com

Om te helpen by it ûntwerp en debugproses by it brûken fan de kearn, de Xilinx Support web side befettet wichtige boarnen lykas produktdokumintaasje, release-notysjes, antwurdrecords, ynformaasje oer bekende problemen, en keppelings foar it krijen fan fierdere produktstipe. De Xilinx Community Forums binne ek beskikber wêr't leden kinne leare, meidwaan, diele en fragen stelle oer Xilinx-oplossingen.

Dokumintaasje
Dizze produktgids is it haaddokumint ferbûn mei de kearn. Dizze hantlieding, tegearre mei dokumintaasje yn ferbân mei alle produkten dy't helpe by it ûntwerpproses, kinne fûn wurde op 'e Xilinx Support web side of troch de Xilinx® Documentation Navigator te brûken. Download de Xilinx Documentation Navigator fan 'e side Downloads. Foar mear ynformaasje oer dit ark en de beskikbere funksjes, iepenje de online help nei ynstallaasje.

Antwurd Records
Antwurd Records omfetsje ynformaasje oer faak tsjinkaam problemen, nuttige ynformaasje oer hoe't jo dizze problemen kinne oplosse, en alle bekende problemen mei in Xilinx-produkt. Antwurd Records wurde makke en ûnderhâlden deistich soargje dat brûkers hawwe tagong ta de meast krekte ynformaasje beskikber. Antwurd Records foar dizze kearn kinne fûn wurde mei help fan de Search Support fak op de wichtichste Xilinx stipe web side. Om jo sykresultaten te maksimalisearjen, brûk trefwurden lykas:

• Produkt namme
• Toolberjocht(en)
• Gearfetting fan it probleem tsjinkaam

In filtersykjen is beskikber neidat resultaten werom binne om de resultaten fierder te rjochtsjen.

Technyske stipe
Xilinx leveret technyske stipe op 'e Xilinx Community Forums foar dit LogiCORE ™ IP-produkt as brûkt lykas beskreaun yn 'e produktdokumintaasje. Xilinx kin gjin timing, funksjonaliteit of stipe garandearje as jo ien fan 'e folgjende dogge:

• Implementearje de oplossing yn apparaten dy't net definiearre binne yn 'e dokumintaasje.
• Pas de oplossing oan boppe dat tastien yn 'e produktdokumintaasje.
• Feroarje elke seksje fan it ûntwerp markearre DO NOT MODIFY.

Om fragen te stellen, navigearje nei de Xilinx Community Forums.

Oanfoljende boarnen en juridyske meidielings

Xilinx Resources
Foar stipeboarnen lykas antwurden, dokumintaasje, downloads en foarums, sjoch Xilinx Support.

Dokumintaasjenavigator en ûntwerphubs
Xilinx® Documentation Navigator (DocNav) jout tagong ta Xilinx-dokuminten, fideo's en stipeboarnen, dy't jo kinne filterje en sykje om ynformaasje te finen. Om DocNav te iepenjen:

• • Fan de Vivado® IDE, selektearje Help → Dokumintaasje en Tutorials.
  • Op Windows, selektearje Start → Alle programma's → Xilinx Design Tools → DocNav.
  • By de Linux kommando prompt, enter docnav.

Xilinx Design Hubs leverje keppelings nei dokumintaasje organisearre troch ûntwerptaken en oare ûnderwerpen, dy't jo kinne brûke om wichtige begripen te learen en faak stelde fragen te beantwurdzjen. Om tagong te krijen ta de Design Hubs:

• Klikje yn DocNav op de Design Hubs View tab.
• Op de Xilinx website, sjoch de Design Hubs side.

Noat: Foar mear ynformaasje oer DocNav, sjoch de Documentation Navigator side op 'e Xilinx website.

Referinsjes
Dizze dokuminten jouwe oanfoljend materiaal nuttich mei dizze hantlieding:

1.  Vivado Design Suite User Guide: Programming and Debuggen (UG908)
2. Vivado Design Suite User Guide: Untwerp mei IP (UG896)
3. Vivado Design Suite User Guide: Untwerp fan IP-subsystemen mei IP Integrator (UG994)
4. Vivado Design Suite User Guide: Getting Started (UG910)
5. Vivado Design Suite User Guide: Logic Simulation (UG900)
6. Vivado Design Suite User Guide: Implementation (UG904)
7. ISE nei Vivado Design Suite Migration Guide (UG911)
8. AXI Protocol Checker LogiCORE IP Product Guide (PG101)
9. AXI4-Stream Protocol Checker LogiCORE IP Product Guide (PG145)

Revision Skiednis
De folgjende tabel lit de revyzjeskiednis foar dit dokumint sjen.

Ôfdieling	Revision Gearfetting
11/23/2020 Ferzje 1.1
Inisjele release.	N/A

Lês asjebleaft: Wichtige juridyske meidielings
De ynformaasje dy't jo hjirûnder iepenbiere (de "Materialen") wurdt allinich foar de seleksje en gebrûk fan Xilinx-produkten levere. Foar de maksimale mjitte tastien troch de jildende wet: (1) Materialen wurde beskikber steld "AS IS" en mei alle flaters, Xilinx DISCLAIMS ALLE GARANTIES EN BEDINGINGEN, EXPRESS, YMPLYD, OF STATUTORY, INKLUDERENDE MAAR NET BEPERKTE TOT GARANTIES FAN HANDELBAARHEID, NET -INFRINGEMENT, OF FITNESS FOAR ELKE BEPAALDE DOEL; en (2) Xilinx sil net oanspraaklik wêze (as it yn kontrakt of skeafergoeding is, ynklusyf negligens, of ûnder in oare teory fan oanspraaklikens) foar elk ferlies of skea fan hokker soart of natuer dy't relatearre is oan, ûntstean ûnder, of yn ferbân mei, de Materialen (ynklusyf jo gebrûk fan 'e Materialen), ynklusyf foar alle direkte, yndirekte, spesjale, ynsidintele, of konsekwint ferlies of skea (ynklusyf ferlies fan gegevens, winsten, goede wil, of elk type ferlies of skea lijen as gefolch fan elke aksje brocht troch in tredde partij) sels as sa'n skea of ​​ferlies ridlik te foarsjen wie of Xilinx op 'e hichte wie fan' e mooglikheid fan itselde.

Xilinx nimt gjin ferplichting oan om flaters yn 'e materialen te korrigearjen of jo te melden fan updates fan' e materialen of produktspesifikaasjes. Jo meie de Materialen net reprodusearje, wizigje, fersprieden of iepenbier werjaan sûnder foarôfgeande skriftlike tastimming. Bepaalde produkten binne ûnderwurpen oan de betingsten en kondysjes fan Xilinx's beheinde garânsje, ferwize asjebleaft nei Xilinx's Salesbetingsten dy't kinne wurde viewed by https://www.xilinx.com/legal.htm#tos; IP-kearnen kinne ûnderwurpen wêze oan garânsje- en stipebetingsten opnommen yn in lisinsje dy't jo troch Xilinx útjûn is. Xilinx-produkten binne net ûntworpen of bedoeld om fail-safe te wêzen of foar gebrûk yn elke applikaasje dy't fail-feilige prestaasjes fereasket; jo nimme allinich risiko en oanspraaklikens foar it brûken fan Xilinx-produkten yn sokke krityske tapassingen, ferwize asjebleaft nei Xilinx's ferkeapbetingsten dy't kinne wurde viewed by https://www.xilinx.com/legal.htm#tos.
Dit dokumint befettet foarriedige ynformaasje en is ûnderwerp te feroarjen sûnder notice. Hjiryn levere ynformaasje hat betrekking op produkten en/of tsjinsten dy't noch net te keap binne te keap, en wurdt allinich foar ynformaasjedoelen levere en binne net bedoeld, of te ynterpretearjen, as in oanbod foar ferkeap of besocht kommersjalisaasje fan de produkten en/of tsjinsten neamd hjiryn.

AUTOMOTIVE APPLIKASIES DISCLAIMER
AUTOMOTIVE PRODUCTS (IDENTIFISEERD AS "XA" YN DE PART NUMMER) WINNE NET GARANTE FOAR GEBRUK BY DE ÛNDERLEIDING FAN AIRBAGS OF FOAR GEBRUK YN APPLIKASJES DAT DE KONTROL FAN IN FÊTTUIN (“FEILIGHEIDSAPPLIKASJE”) ÛÛÛÛÛNJOÛÊÊÛÛÛÛNHÛÛÛÛÛÛÛÛÛÛÛNHÛÛÛÛ MÛÛÛÛÛÛÛT FÛÛÛLÊÊÊÊÊÊÊÊÏËN FÊST MEI DE ISO 26262 AUTOMOTIVE SAFETY STANDARD ("SAFETY DESIGN"). KLANTEN SILLE, FOAR ALLE SYSTEMEN GEBRUK OF DISTRIBUTEREN DAT PRODUKTEN OPNEEM, SOKKE SYSTEMEN GRÊDIG TESTEN FOAR FEILIGHEIDSDOEL. GEBRUK FAN PRODUCTEN YN IN FEILIGHEIDSAPPLIKASJE Sûnder FEILIGHEIDSûntwerp IS FOLLE FOAR RISIKO FAN DE KLANT, ALLINK ÛNDERFORWERT FAN JOANPASSENDE WETTEN EN REGULERINGEN GJOERENDE BEPERKINGEN OP PRODUKTAANSPRAKELIJKHEID.
Copyright 2020 Xilinx, Inc. Xilinx, it Xilinx-logo, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, en oare oanwiisde merken opnaam hjiryn binne hannelsmerken fan Xilinx yn 'e Feriene Steaten en oare lannen. Alle oare hannelsmerken binne it eigendom fan har respektive eigners.PG357 (v1.1) 23 novimber 2020, ILA mei AXI4-Stream Interface v1.1
Download PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Referinsjes

• User Manual