Vodič za integrisani logički analizator Xilinx AXI4-Stream

Integrisani logički analizator (ILA) sa AXI4-Stream Interface jezgrom je prilagodljivi IP logički analizator koji se može koristiti za praćenje internih signala i interfejsa dizajna. ILA jezgro uključuje mnoge napredne karakteristike modernih logičkih analizatora, uključujući logičke jednačine okidača i okidače za prelaz na ivici. Jezgro takođe nudi mogućnost otklanjanja grešaka i nadgledanja interfejsa, zajedno sa proverom protokola za memorijsko mapirane AXI i AXI4-Stream. Budući da je ILA jezgro sinhrono sa dizajnom koji se nadgleda, sva ograničenja projektnog takta koja se primjenjuju na vaš dizajn također se primjenjuju na komponente ILA jezgre. Za otklanjanje grešaka u interfejsima unutar dizajna, ILA IP treba dodati u blok dizajn u Vivado® IP integratoru. Slično, opcija provjere AXI4/AXI4-Stream protokola može se omogućiti za ILA IP u IP integratoru. Kršenja protokola se tada mogu prikazati u talasnom obliku viewer Vivado logičkog analizatora.

Karakteristike

Broj portova sonde i širina sonde koji bira korisnik.

Ciljevi za pohranu koje bira korisnik, kao što su blok RAM i UltraRAM
Više portova sonde može se kombinovati u jedan uslov okidača.

AXI slotovi koje bira korisnik za otklanjanje grešaka AXI interfejsa u dizajnu.
Konfigurabilne opcije za AXI interfejse uključujući tipove interfejsa i tragoveample deep.

Podaci i svojstva okidača za sonde.
Broj komparatora i širina za svaku sondu i pojedinačne portove unutar interfejsa.

Interfejsi za unakrsno okidanje ulaza/izlaza.
Konfigurabilni cjevovod za ulazne sonde.

Provjera protokola AXI4-MM i AXI4-Stream.

Za više informacija o ILA jezgru, pogledajte Korisnički vodič za Vivado Design Suite: Programiranje i otklanjanje grešaka (UG908).

IP činjenice

LogiCORE™ IP tabela činjenica
Core Specifics
Porodica podržanih uređaja1	Versal™ ACAP
Podržani korisnički interfejsi	IEEE standard 1149.1 – JTAG
Isporučuje se sa Core
Dizajn Files	RTL
Example Design	Verilog
Test Bench	Nije obezbeđeno
Ograničenja File	Ograničenja dizajna Xilinx® (XDC)
Simulacijski model	Nije obezbeđeno
Podržani S/W drajver	N/A
Testirani tokovi dizajna2
Design Entry	Vivado® Design Suite
Simulacija	Za podržane simulatore pogledajte Xilinx Design Tools: Vodič za napomene o izdanju.
Sinteza	Vivado Synthesis
Podrška
Svi Vivado IP zapisnici promjena	Master Vivado IP zapisi promjena: 72775
Xilinx podrška web stranica
napomene: 1. Za kompletnu listu podržanih uređaja pogledajte Vivado® IP katalog. 2. Za podržane verzije alata pogledajte Xilinx Design Tools: Vodič za napomene o izdanju.

Gotovoview

Kretanje po sadržaju kroz proces dizajna
Xilinx® dokumentacija je organizirana oko skupa standardnih procesa dizajna koji će vam pomoći da pronađete relevantan sadržaj za vaš trenutni razvojni zadatak. Ovaj dokument pokriva sljedeće procese dizajna:

Razvoj hardvera, IP-a i platforme: Kreiranje PL IP blokova za hardversku platformu, kreiranje PL kernela, funkcionalna simulacija podsistema i evaluacija Vivado® vremena, upotrebe resursa i zatvaranja napajanja. Takođe uključuje razvoj hardverske platforme za sistemsku integraciju. Teme u ovom dokumentu koje se odnose na ovaj proces dizajna uključuju:
Opisi luka

Sat i resetovanje
Prilagođavanje i generiranje jezgra

Core Overview
Signali i interfejsi u FPGA dizajnu su povezani na ILA sondu i ulaze slotova. Ovi signali i interfejsi, priključeni na ulaze sonde i slota, su sampvođeni pri projektovanim brzinama i pohranjeni pomoću blok RAM-a na čipu. Signali i interfejsi u Versal™ ACAP dizajnu su povezani na ILA sondu i ulaze utora. Ovi priloženi signali i interfejsi su sampvođeni pri projektovanim brzinama koristeći ulaz takta jezgre i pohranjeni u RAM memoriji blokova na čipu. Osnovni parametri specificiraju sljedeće:

Broj sondi (do 512) i širina sonde (1 do 1024).

Veliki broj slotova i opcija interfejsa.
Trace sample deep.

Podaci i/ili svojstvo okidača za sonde.
Broj komparatora za svaku sondu.

Komunikacija sa ILA jezgrom se obavlja korišćenjem instance AXI Debug Hub-a koja se povezuje na IP jezgro sistema kontrole, interfejsa i obrade (CIPS).

Nakon što se dizajn učita u Versal ACAP, koristite softver Vivado® logičkog analizatora da postavite događaj okidača za ILA mjerenje. Nakon što dođe do okidača, sampbafer se popunjava i učitava u Vivado logički analizator. Možeš view ove podatke koristeći prozor talasnog oblika. Sonda sample i trigger funkcionalnost implementirana je u programibilnoj logičkoj regiji. On-chip blok RAM ili UltraRAM memorija na osnovu cilja za skladištenje koji ste odabrali tokom prilagođavanja koji pohranjuje podatke dok ih softver ne učita. Nije potreban korisnički unos ili izlaz za pokretanje događaja, hvatanje podataka ili komunikaciju sa ILA jezgrom. ILA jezgro je sposobno da nadgleda signale na nivou interfejsa, može preneti informacije na nivou transakcije kao što su neizvršene transakcije za AXI4 interfejse.

Komparator okidača ILA sonde
Svaki ulaz sonde povezan je sa komparatorom okidača koji je sposoban za obavljanje različitih operacija. U vremenu izvođenja komparator se može postaviti da izvodi = ili != poređenja. Ovo uključuje odgovarajuće uzorke nivoa, kao što je X0XX101. To također uključuje otkrivanje prijelaza rubova kao što je rastući rub (R), opadajući rub (F), ili rub (B) ili bez prijelaza (N). Komparator okidača može izvesti složenija poređenja, uključujući >, <, ≥ i ≤.

VAŽNO! Komparator se postavlja u vrijeme rada preko Vivado® logičkog analizatora.

ILA stanje okidača
Uslov okidača je rezultat Booleovog izračunavanja “AND” ili “OR” svakog od rezultata komparatora okidača ILA sonde. Koristeći Vivado® logički analizator, birate da li želite da sonde „I“ aktiviraju komparatorne sonde ili ih „ILI“. Postavka “AND” uzrokuje događaj okidača kada su sva poređenja ILA sonde zadovoljena. Postavka “OR” uzrokuje događaj okidača kada je bilo koje od poređenja ILA sonde zadovoljeno. Uvjet okidača je događaj okidača koji se koristi za mjerenje ILA traga.

Prijave

ILA jezgro je dizajnirano da se koristi u aplikaciji koja zahtijeva verifikaciju ili otklanjanje grešaka pomoću Vivado®-a. Sljedeća slika prikazuje CIPS IP jezgro kako upisuje i čita iz AXI blok RAM kontrolera preko AXI mreže na čipu (NoC). ILA jezgro je povezano na mrežu interfejsa između AXI NoC i AXI blok RAM kontrolera da nadgleda AXI4 transakciju u hardverskom menadžeru.

Licenciranje i naručivanje
Ovaj Xilinx® LogiCORE™ IP modul se isporučuje bez dodatnih troškova uz Xilinx Vivado® Design Suite pod uslovima Xilinx licence za krajnjeg korisnika.
Napomena: Da biste potvrdili da vam je potrebna licenca, provjerite kolonu Licenca u IP katalogu. Uključeno znači da je licenca uključena u Vivado® Design Suite; Kupovina znači da morate kupiti licencu za korištenje jezgra. Informacije o drugim Xilinx® LogiCORE™ IP modulima dostupne su na stranici Xilinx Intellectual Property. Za informacije o cijenama i dostupnosti drugih Xilinx LogiCORE IP modula i alata, kontaktirajte svog lokalnog Xilinx prodajnog predstavnika.

Specifikacija proizvoda

Opisi luka
Sljedeće tablice pružaju detalje o ILA portovima i parametrima.
ILA Ports

Tabela 1: ILA Ports
Port Name	I/O	Opis
clk	I	Dizajnirajte sat koji prati svu logiku okidača i skladištenja.
sonda [ – 1:0]	I	Ulaz za sondu. Broj porta sonde je u rasponu od 0 do 511. Širina porta sonde (označena sa ) je u rasponu od 1 do 1024. Ovaj port morate deklarisati kao vektor. Za 1-bitni port koristite sondu [0:0].
trig_out	O	Trig_out port se može generirati ili iz uvjeta okidača ili iz vanjskog trig_in porta. Postoji kontrola vremena rada iz logičkog analizatora za prebacivanje između stanja okidača i trig_in za pokretanje trig_out.
trig_in	I	Ulazni port za okidanje koji se koristi u sistemu zasnovanom na procesu za ugrađeni unakrsni okidač. Može se povezati na drugi ILA za kreiranje kaskadnog Triggera.
slot_ _	I	Slot interfejs. Tip interfejsa kreira se dinamički na osnovu slot_ _ parametar tipa interfejsa. Pojedinačni portovi unutar interfejsa dostupni su za praćenje u hardverskom menadžeru.
trig_out_ack	I	Potvrda za trig_out.
trig_in_ack	O	Potvrda za trig_in.
resetn	I	ILA tip ulaza kada je postavljen na 'Interface Monitor', ovaj port bi trebao biti isti signal za resetovanje koji je sinhroni sa logikom dizajna koja je priključena na Slot_ _ portovi ILA jezgra.
S_AXIS	I/O	Opcioni port. Koristi se za ručno povezivanje sa jezgrom AXI Debug Hub-a kada je u Naprednim opcijama izabrano 'Omogući AXI4-Stream Interface za ručnu vezu sa AXI Debug Hub-om'.
M_AXIS	I/O	Opcioni port. Koristi se za ručno povezivanje sa jezgrom AXI Debug Hub-a kada je u 'Napredne opcije' odabrano 'Omogući AXI4-Stream Interface za ručnu vezu sa AXI Debug Hub-om'.

Tabela 1: ILA Ports (nastavak)
Port Name	I/O	Opis
aresetn	I	Opcioni port. Koristi se za ručno povezivanje sa jezgrom AXI Debug Hub-a kada je u 'Napredne opcije' odabrano 'Omogući AXI4-Stream Interface za ručnu vezu sa AXI Debug Hub-om'. Ovaj port bi trebao biti sinhroni sa portom za resetiranje AXI Debug Huba.
aclk	I	Opcioni port. Koristi se za ručno povezivanje sa jezgrom AXI Debug Hub-a kada je u 'Napredne opcije' odabrano 'Omogući AXI4-Stream Interface za ručnu vezu sa AXI Debug Hub-om'. Ovaj port bi trebao biti sinhroni sa clock portom AXI Debug Hub-a.

ILA parametri

Tabela 2: ILA parametri
Parametar	Dozvoljeno Vrijednosti	Zadane vrijednosti	Opis
Ime_komponente	Niz sa A–Z, 0–9 i _ (podvlaka)	ila_0	Ime instancirane komponente.
C_NUM_OF_PROBES	1–512	1	Broj priključaka za ILA sondu.
C_MEMORY_TYPE	0, 1	0	Cilj memorije za snimljene podatke. 0 odgovara blok RAM-u, a 1 odgovara UltraRAM-u.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Dubina bafera za skladištenje sonde. Ovaj broj predstavlja maksimalan broj sampdatoteke koje se mogu pohraniti u vrijeme rada za svaki ulaz sonde.
C_PROBE _WIDTH	1–1024	1	Širina priključka za sondu . Gdje je port sonde koji ima vrijednost od 0 do 1,023.
C_TRIGOUT_EN	Tačno/Netačno	FALSE	Omogućuje funkciju trig outa. Koriste se portovi trig_out i trig_out_ack.
C_TRIGIN_EN	Tačno/Netačno	FALSE	Omogućuje okidanje u funkcionalnosti. Koriste se portovi trig_in i trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Dodajte dodatne flopove na portove sonde. Jedan parametar se odnosi na sve portove sonde.
ALL_PROBE_SAME_MU	Tačno/Netačno	TRUE	Ovo prisiljava iste jedinice vrijednosti usporedbe (podudarne jedinice) za sve sonde.
C_PROBE _MU_CNT	1–16	1	Broj jedinica uporedne vrijednosti (podudaranja) po sondi. Ovo vrijedi samo ako je ALL_PROBE_SAME_MU FALSE.
C_PROBE _TYPE	PODACI i TRIGGER, TRIGGER, DATA	DATA i TRIGGER	Za odabir odabrane sonde za specificiranje uvjeta okidača ili za svrhu pohrane podataka ili za oboje.
C_ADV_TRIGGER	Tačno/Netačno	FALSE	Omogućava opciju okidača unaprijed. Ovo omogućava državnu mašinu okidača i možete napisati svoju vlastitu sekvencu okidača u Vivado Logic Analyzeru.

Tabela 2: ILA parametri (nastavak)
Parametar	Dozvoljeno Vrijednosti	Zadane vrijednosti	Opis
C_NUM_MONITOR_SLOTS	1-11	1	Broj utora za interfejs.
napomene: 1. Maksimalan broj jedinica za usporedbu vrijednosti (podudaranja) je ograničen na 1,024. Za osnovni okidač (C_ADV_TRIGGER = FALSE), svaka sonda ima jednu jedinicu vrijednosti za usporedbu (kao u ranijoj verziji). Ali za opciju okidača unapred (C_ADV_TRIGGER = TRUE), to znači da pojedinačne sonde i dalje mogu imati moguć izbor broja jedinica za usporedbu vrijednosti od jedne do četiri. Ali sve jedinice uporedne vrijednosti ne bi trebale prelaziti više od 1,024. To znači, ako su vam potrebne četiri jedinice za usporedbu po sondi, onda vam je dozvoljeno koristiti samo 256 sondi.

Dizajniranje sa jezgrom

Ovaj odjeljak uključuje smjernice i dodatne informacije koje olakšavaju dizajniranje s jezgrom.

Sat
Clk ulazni port je sat koji koristi ILA jezgro za registraciju vrijednosti sonde. Za najbolje rezultate, to bi trebao biti isti signal takta koji je sinhroni sa logikom dizajna koji je priključen na portove sonde ILA jezgre. Kada se povezujete ručno sa AXI Debug Hub-om, aclk signal bi trebao biti sinhroni sa ulaznim portom sata AXI Debug Hub-a.

Resetuje
Kada postavite ILA Input Type na Interface Monitor, port za resetiranje bi trebao biti isti signal za resetovanje koji je sinhroni sa logikom dizajna čiji je interfejs povezan
slot_ _ luka ILA jezgra. Za ručnu vezu sa jezgrom AXI Debug Hub-a, sadašnji port bi trebao biti sinhroni sa portom za resetovanje jezgre AXI Debug Hub-a.

Koraci toka dizajna
Ovaj odjeljak opisuje prilagođavanje i generiranje jezgre, ograničavanje jezgre i korake simulacije, sinteze i implementacije koji su specifični za ovo IP jezgro. Detaljnije informacije o standardnim Vivado® dizajnerskim tokovima i IP integratoru mogu se naći u sljedećim korisničkim vodičima za Vivado Design Suite:

Korisnički vodič za Vivado Design Suite: Dizajniranje IP podsistema pomoću IP Integratora (UG994)
Korisnički vodič za Vivado Design Suite: Dizajniranje sa IP-om (UG896)
Korisnički vodič za Vivado Design Suite: Početak rada (UG910)
Korisnički vodič za Vivado Design Suite: Logička simulacija (UG900)

Prilagođavanje i generiranje jezgra

Ovaj odjeljak uključuje informacije o korištenju Xilinx® alata za prilagođavanje i generiranje jezgre u Vivado® Design Suiteu. Ako prilagođavate i generišete jezgro u Vivado IP integratoru, pogledajte Korisnički vodič za Vivado Design Suite: Dizajniranje IP podsistema pomoću IP Integratora (UG994) za detaljne informacije. IP integrator može automatski izračunati određene konfiguracijske vrijednosti prilikom validacije ili generiranja dizajna. Da biste provjerili mijenjaju li se vrijednosti, pogledajte opis parametra u ovom poglavlju. To view vrijednost parametra, pokrenite naredbu validate_bd_design u Tcl konzoli. Možete prilagoditi IP za korištenje u svom dizajnu tako što ćete specificirati vrijednosti za različite parametre povezane s IP jezgrom koristeći sljedeće korake:

Odaberite IP iz IP kataloga.
Dvaput kliknite na izabranu IP adresu ili izaberite komandu Prilagodi IP sa trake sa alatkama ili kliknite desnim tasterom miša na meni.

Za detalje, pogledajte Korisnički vodič za Vivado Design Suite: Dizajniranje sa IP-om (UG896) i Vivado Design Suite Korisnički vodič: Prvi koraci (UG910). Slike u ovom poglavlju su ilustracije Vivado IDE. Izgled prikazan ovdje može se razlikovati od trenutne verzije.

Da biste pristupili jezgri, izvršite sljedeće:

Otvorite projekat odabirom File zatim Otvorite projekat ili kreirajte novi projekat odabirom File zatim Novi projekat u Vivadu.
Otvorite IP katalog i idite do bilo koje taksonomije.

Dvaput kliknite na ILA da biste prikazali naziv jezgre Vivado IDE.

Panel opštih opcija
Sljedeća slika prikazuje karticu Opšte opcije u izvornoj postavci koja vam omogućava da odredite opcije:

Sljedeća slika prikazuje karticu General Options u AXI postavci koja vam omogućava da odredite opcije:

Ime komponente: Koristite ovo tekstualno polje da pružite jedinstveno ime modula za ILA jezgro.

ILA Input Type: Ova opcija određuje koji tip interfejsa ili signala ILA treba da otklanja greške. Trenutno su vrijednosti za ovaj parametar “Native Probes”, “Interface Monitor” i “Mixed”.
Broj sondi: Koristite ovo tekstualno polje da odaberete broj portova sonde na ILA jezgru. Važeći opseg koji se koristi u Vivado® IDE je od 1 do 64. Ako vam je potrebno više od 64 porta za sonde, trebate koristiti tok komande Tcl da biste generisali ILA jezgro.
Broj utora za interfejs (dostupno samo za tip monitora interfejsa i mešoviti tip): Ova opcija vam omogućava da izaberete broj AXI slotova interfejsa koji treba da budu povezani na ILA.

Isti broj komparatora za sve portove sonde: Broj komparatora po sondi može se konfigurirati na ovom panelu. Isti broj komparatora za sve sonde može se omogućiti odabirom.

Paneli portova sonde
Sljedeća slika prikazuje karticu Probe Ports koja vam omogućava da odredite postavke:

Panel porta sonde: Širina svakog porta sonde može se konfigurisati u panelima portova sonde. Svaki panel portova sonde ima do sedam portova.
Širina sonde: Može se navesti širina svakog porta sonde. Važeći raspon je od 1 do 1024.
Broj komparatora: Ova opcija je omogućena samo kada je opcija „Isti broj komparatora za sve portove sonde“ onemogućena. Može se podesiti komparator za svaku sondu u rasponu od 1 do 16.

Podaci i/ili Trigger: Tip sonde za svaku sondu može se podesiti pomoću ove opcije. Važeće opcije su DATA_and_TRIGGER, DATA i TRIGGER.
Opcije komparatora: Pomoću ove opcije može se podesiti tip operacije ili usporedbe za svaku sondu.

Opcije interfejsa
Sljedeća slika prikazuje karticu Interface Options kada je Interface Monitor ili Mixed type odabran za ILA tip unosa:

Tip interfejsa: Dobavljač, biblioteka, naziv i verzija (VLNV) sučelja koje će pratiti ILA jezgro.
AXI-MM ID Width: Odabire ID širinu AXI interfejsa kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.

AXI-MM Data Width: Bira parametre koji odgovaraju slot_Odabire širinu podataka AXI interfejsa kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.
AXI-MM Address Width: Odabire širinu adrese AXI interfejsa kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.
Omogući AXI-MM/Stream Protocol Checker: Omogućuje AXI4-MM ili AXI4-Stream provjeru protokola za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM ili AXI4-Stream, gde je broj slota.

Omogući brojače za praćenje transakcija: Omogućuje mogućnost praćenja transakcija AXI4-MM.
Broj neriješenih transakcija čitanja: Određuje broj neriješenih transakcija čitanja po ID-u. Vrijednost bi trebala biti jednaka ili veća od broja neizmirenih transakcija čitanja za tu vezu.
Broj neriješenih transakcija pisanja: Određuje broj neriješenih transakcija pisanja po ID-u. Vrijednost bi trebala biti jednaka ili veća od broja preostalih transakcija Write za tu vezu.

Monitor APC status signala: Omogućite praćenje APC statusnih signala za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.
Konfigurirajte AXI kanal za čitanje adrese kao Podaci: Odaberite signale kanala za čitanje adrese za svrhu skladištenja podataka za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.
Konfigurirajte AXI kanal za čitanje adrese kao okidač: Odaberite signale kanala za čitanje adrese za specificiranje uslova okidanja za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.

Konfigurirajte AXI kanal za čitanje podataka kao Podaci: Odaberite signale kanala za čitanje podataka za potrebe skladištenja podataka za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.
Konfigurirajte AXI kanal za čitanje podataka kao okidač: Odaberite signale kanala za čitanje podataka za specificiranje uslova okidanja za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.
Konfigurirajte AXI kanal za upis adrese kao Podaci: Odaberite signale kanala za upisivanje u svrhu pohrane podataka za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.

Konfigurirajte AXI kanal za upis adrese kao okidač: Odaberite signale kanala adrese pisanja za specificiranje uslova okidanja za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.
Konfigurirajte AXI kanal podataka za upis kao Podaci: Odaberite signale kanala za upisivanje podataka za svrhu pohrane podataka za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.
Konfigurirajte AXI kanal podataka za upisivanje kao okidač: Odaberite signale kanala za upisivanje podataka za specificiranje uvjeta okidanja za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.

Konfigurirajte AXI kanal odgovora pisanja kao Podaci: Odaberite signale kanala odgovora pisanja za potrebe pohrane podataka za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.
Konfigurirajte AXI kanal odgovora na upis kao okidač: Odaberite signale kanala odgovora na upisivanje za specificiranje uvjeta okidanja za slot kada slot_ tip interfejsa je konfigurisan kao AXI-MM, gde je broj slota.
AXI-Stream Tdata Width: Odabire Tdata širinu interfejsa AXI-Stream kada slot_ tip interfejsa je konfigurisan kao AXI-Stream, gde je broj slota.

AXI-Stream TID Width: Odabire TID širinu interfejsa AXI-Stream kada slot_ tip interfejsa je konfigurisan kao AXI-Stream, gde je broj slota.
AXI-Stream TUSER Width: Odabire TUSER širinu interfejsa AXI-Stream kada slot_ tip interfejsa je konfigurisan kao AXI-Stream, gde je broj slota.
AXI-Stream TDEST Width: Odabire TDEST širinu interfejsa AXI-Stream kada slot_ tip interfejsa je konfigurisan kao AXI-Stream, gde je broj slota.

Konfigurirajte AXIS signale kao podatke: Odaberite AXI4-Stream signale za svrhu pohrane podataka za slot
kada slot_ tip interfejsa je konfigurisan kao AXI-Stream gde je broj slota.
Konfigurirajte AXIS signale kao okidač: Odaberite AXI4-Stream signale za specificiranje uvjeta okidanja za slot kada slot_ tip interfejsa je konfigurisan kao AXI-Stream, gde je broj slota.
Konfiguriraj utor kao podatke i/ili okidač: Odabire ne-AXI signale utora za specificiranje stanja okidača ili za svrhu pohranjivanja podataka ili za oboje za slot kada slot_ tip interfejsa je konfigurisan kao ne-AXI, gde je broj slota.

Opcije skladištenja
Sljedeća slika prikazuje karticu Storage Options koja vam omogućava da odaberete ciljnu vrstu memorije i dubinu memorije koja će se koristiti:

Cilj pohrane: Ovaj parametar se koristi za odabir tipa memorijskog cilja iz padajućeg izbornika.

Dubina podataka: Ovaj parametar se koristi za odabir odgovarajućeg sample dubine iz padajućeg menija.

Napredne opcije
Sljedeća slika prikazuje karticu Napredne opcije:

Omogući AXI4-Stream interfejs za ručno povezivanje sa AXI Debug Hub-om: Kada je omogućena, ova opcija daje AXIS interfejs za IP da se poveže sa AXI Debug Hub-om.
Enable Trigger Input Interface: Označite ovu opciju da biste omogućili opcionalni ulazni port okidača.
Omogući izlazni interfejs okidača: Označite ovu opciju da biste omogućili opcioni izlazni port okidača.

Ulazna cijev Stages: Odaberite broj registara koje želite dodati za sondu da poboljšate rezultate implementacije. Ovaj parametar se odnosi na sve sonde.
Napredni okidač: Označite da biste omogućili sekvenciranje okidača na bazi državnog stroja.

Output Generation
Za detalje, pogledajte Korisnički vodič za Vivado Design Suite: Dizajniranje sa IP-om (UG896).

Ograničavanje jezgra

Obavezna ograničenja
ILA jezgro uključuje XDC file koji sadrži odgovarajuća ograničenja lažne putanje kako bi se spriječilo prekomjerno ograničavanje domena sata koji ukrštaju sinhronizacijske staze. Takođe se očekuje da je signal takta povezan na clk ulazni port ILA jezgre pravilno ograničen u vašem dizajnu.

Izbor uređaja, paketa i brzine
Ovaj odjeljak nije primjenjiv za ovo IP jezgro.

Clock Frequencies
Ovaj odjeljak nije primjenjiv za ovo IP jezgro.

Upravljanje satom
Ovaj odjeljak nije primjenjiv za ovo IP jezgro.
Postavljanje sata
Ovaj odjeljak nije primjenjiv za ovo IP jezgro.
Bankarstvo
Ovaj odjeljak nije primjenjiv za ovo IP jezgro.

Položaj primopredajnika
Ovaj odjeljak nije primjenjiv za ovo IP jezgro.
I/O standard i postavljanje
Ovaj odjeljak nije primjenjiv za ovo IP jezgro.

Simulacija

Za sveobuhvatne informacije o komponentama Vivado® simulacije, kao i informacije o korišćenju podržanih alata treće strane, pogledajte Korisnički vodič za Vivado Design Suite: Logička simulacija (UG900).

Sinteza i implementacija
Za detalje o sintezi i implementaciji, pogledajte Korisnički vodič za Vivado Design Suite: Dizajniranje sa IP-om (UG896).

Otklanjanje grešaka

Ovaj dodatak uključuje detalje o resursima dostupnim na Xilinx® podršci websajt i alati za otklanjanje grešaka. Ako IP zahtijeva licencni ključ, ključ mora biti potvrđen. Vivado® dizajnerski alati imaju nekoliko kontrolnih tačaka licence za provođenje licencirane IP adrese kroz tok. Ako provjera licence uspije, IP može nastaviti generiranje. U suprotnom, generacija se zaustavlja s greškom. Kontrolne tačke licence se sprovode pomoću sljedećih alata:

Vivado Synthesis

Vivado Implementacija
write_bitstream (Tcl komanda)

VAŽNO! Nivo IP licence se zanemaruje na kontrolnim tačkama. Test potvrđuje da postoji važeća licenca. Ne provjerava nivo IP licence.

Pronalaženje pomoći na Xilinx.com

Za pomoć u dizajnu i procesu otklanjanja grešaka pri korištenju jezgre, Xilinx podrška web stranica sadrži ključne resurse kao što su dokumentacija o proizvodu, bilješke o izdanju, zapisi odgovora, informacije o poznatim problemima i veze za dobivanje daljnje podrške za proizvod. Forumi zajednice Xilinx su takođe dostupni na kojima članovi mogu da uče, učestvuju, dele i postavljaju pitanja o Xilinx rešenjima.

Dokumentacija
Ovaj vodič za proizvod je glavni dokument povezan sa jezgrom. Ovaj vodič, zajedno sa dokumentacijom u vezi sa svim proizvodima koji pomažu u procesu dizajna, možete pronaći na Xilinx podršci web stranicu ili korištenjem Xilinx® Documentation Navigator. Preuzmite Xilinx Documentation Navigator sa stranice Preuzimanja. Za više informacija o ovom alatu i dostupnim funkcijama, otvorite online pomoć nakon instalacije.

Zapisi odgovora
Zapisi odgovora uključuju informacije o uobičajenim problemima, korisne informacije o tome kako riješiti ove probleme i sve poznate probleme s Xilinx proizvodom. Zapisi odgovora se kreiraju i održavaju svakodnevno kako bi se osiguralo da korisnici imaju pristup najtačnijim dostupnim informacijama. Zapisi odgovora za ovo jezgro mogu se locirati pomoću okvira za podršku za pretragu na glavnoj podršci za Xilinx web stranica. Da biste maksimalno povećali rezultate pretraživanja, koristite ključne riječi kao što su:

Naziv proizvoda
Poruka(e) alata
Sažetak problema na koji ste naišli

Pretraga filtera je dostupna nakon što se rezultati vrate radi daljeg ciljanja rezultata.

Tehnička podrška
Xilinx pruža tehničku podršku na forumima zajednice Xilinx za ovaj LogiCORE™ IP proizvod kada se koristi kako je opisano u dokumentaciji proizvoda. Xilinx ne može jamčiti vrijeme, funkcionalnost ili podršku ako učinite nešto od sljedećeg:

Rješenje implementirati u uređaje koji nisu definirani u dokumentaciji.

Prilagodite rješenje izvan dopuštenog u dokumentaciji proizvoda.
Promijenite bilo koji dio dizajna s oznakom NE MODIFIKIRAJ.

Za postavljanje pitanja idite na forume zajednice Xilinx.

Dodatni resursi i pravne obavijesti

Xilinx Resources
Za resurse podrške kao što su odgovori, dokumentacija, preuzimanja i forumi, pogledajte Xilinx podrška.

Navigator dokumentacije i čvorišta dizajna
Xilinx® Documentation Navigator (DocNav) omogućava pristup Xilinx dokumentima, video zapisima i resursima podrške, koje možete filtrirati i pretraživati da biste pronašli informacije. Da otvorite DocNav:

• U Vivado® IDE-u izaberite Pomoć → Dokumentacija i uputstva.
• U operativnom sistemu Windows izaberite Start → Svi programi → Xilinx Design Tools → DocNav.
• U Linux komandnoj liniji unesite docnav.

Xilinx Design Hubovi pružaju veze do dokumentacije organizirane prema projektnim zadacima i drugim temama, koje možete koristiti da naučite ključne koncepte i odgovorite na često postavljana pitanja. Za pristup Design Hubovima:

U DocNav-u kliknite na Design Hubs View tab.
Na Xilinxu webstranice, pogledajte stranicu Design Hubs.

Napomena: Za više informacija o DocNav-u pogledajte stranicu Documentation Navigator na Xilinx-u website.

Reference
Ovi dokumenti pružaju dodatni materijal koji je koristan uz ovaj vodič:

Korisnički vodič za Vivado Design Suite: Programiranje i otklanjanje grešaka (UG908)

Korisnički vodič za Vivado Design Suite: Dizajniranje sa IP-om (UG896)
Korisnički vodič za Vivado Design Suite: Dizajniranje IP podsistema pomoću IP Integratora (UG994)
Korisnički vodič za Vivado Design Suite: Početak rada (UG910)

Korisnički vodič za Vivado Design Suite: Logička simulacija (UG900)
Korisnički vodič za Vivado Design Suite: Implementacija (UG904)
Vodič za migraciju ISE na Vivado Design Suite (UG911)

AXI Protocol Checker LogiCORE IP Vodič za proizvod (PG101)
AXI4-Stream Protocol Checker LogiCORE IP Vodič za proizvod (PG145)

Istorija revizija
Sledeća tabela prikazuje istoriju revizija za ovaj dokument.

Sekcija	Sažetak revizije
11 / 23 / 2020 Verzija 1.1
Prvo izdanje.	N/A

Pročitajte: Važna pravna obaveštenja
Informacije koje su vam otkrivene u nastavku (“Materijali”) pružaju se isključivo za odabir i korištenje Xilinx proizvoda. U maksimalnoj meri dozvoljenoj važećim zakonom: (1) Materijali su dostupni „KAKVI JESU“ i sa svim greškama, Xilinx se ovim ODRIČA SVIH GARANCIJA I USLOVA, IZRIČITIH, PODRAZUMEVANIH ILI ZAKONSKIH, UKLJUČUJUĆI, ALI NE OGRANIČEN NA GARANCIJE -KRŠENJE PRAVA ILI PRIKLADNOST ZA BILO KOJU ODREĐENU SVRHU; i (2) Xilinx neće biti odgovoran (bilo u ugovoru ili deliktu, uključujući nemar, ili prema bilo kojoj drugoj teoriji odgovornosti) za bilo kakav gubitak ili štetu bilo koje vrste ili prirode u vezi sa, proizašlim iz ili u vezi sa Materijalima (uključujući vašu upotrebu Materijala), uključujući bilo koji direktan, indirektan, poseban, slučajan ili posljedičan gubitak ili štetu (uključujući gubitak podataka, profita, dobre volje ili bilo koju vrstu gubitka ili štete pretrpljene kao rezultat bilo koje pokrenute radnje od treće strane) čak i ako je takva šteta ili gubitak bio razumno predvidljiv ili je Xilinx bio obaviješten o mogućnosti iste.

Xilinx ne preuzima nikakvu obavezu da ispravi bilo kakve greške sadržane u Materijalima ili da vas obavesti o ažuriranjima Materijala ili specifikacija proizvoda. Ne smijete reproducirati, modificirati, distribuirati ili javno prikazivati Materijale bez prethodnog pismenog pristanka. Određeni proizvodi podliježu odredbama i uvjetima Xilinxove ograničene garancije, pogledajte Xilinxove uslove prodaje koji se mogu viewed at https://www.xilinx.com/legal.htm#tos; IP jezgra mogu biti predmet garancije i uslova podrške sadržanih u licenci koju vam je izdao Xilinx. Xilinx proizvodi nisu dizajnirani niti namijenjeni da budu sigurni od kvara ili za upotrebu u bilo kojoj primjeni koja zahtijeva performanse bez kvara; preuzimate isključivi rizik i odgovornost za korištenje Xilinx proizvoda u takvim kritičnim aplikacijama, pogledajte Xilinx-ove Uslove prodaje koji se mogu viewed at https://www.xilinx.com/legal.htm#tos.
Ovaj dokument sadrži preliminarne informacije i podložan je promjenama bez prethodne najave. Ovdje date informacije odnose se na proizvode i/ili usluge koje još nisu dostupne za prodaju, i daju se isključivo u informativne svrhe i nisu namijenjene niti da se tumače kao ponuda za prodaju ili pokušaj komercijalizacije proizvoda i/ili usluga na koje se poziva ovdje.

ODRICANJE OD ODGOVORNOSTI ZA AUTOMOBILNE APLIKACIJE
AUTOMOBILSKI PROIZVODI (IDENTIFIKOVANI KAO "XA" U BROJU DELA) NISU GARANCIJSKI ZA UPOTREBU ZA UPOTREBU VAZDUŠNIH JASTUKA ILI ZA UPOTREBU U APLIKACIJAMA KOJE UTIČU NA KONTROLU VOZILA ("BEZBEDNOSNA APLIKACIJA") OSIM SIGURNO ENT SA ISO 26262 STANDARDOM ZA SIGURNOST AUTOMOBILA (“SIGURNOSNI DIZAJN”). KLIJENCI ĆE, PRIJE KORIŠĆENJA ILI DISTRIBUCIJE BILO KOJIH SISTEMA KOJI UKLJUČUJU PROIZVODE, TEMELJNO TESTIRATI TAKVE SISTEME U SIGURNOSNE SVRHE. UPOTREBA PROIZVODA U SIGURNOSNOJ APLIKACIJI BEZ SIGURNOSNOG DIZAJNA JE POTPUNO NA RIZIK KUPACA, PODLEŽNO SAMO VAŽEĆIM ZAKONIMA I PROPISIMA KOJI UREĐUJU OGRANIČENJE ODGOVORNOSTI ZA PROIZVOD.
Autorska prava 2020 Xilinx, Inc. Xilinx, Xilinx logo, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq i drugi označeni brendovi uključeni ovdje su zaštitni znakovi Xilinxa u Sjedinjenim Državama i drugim zemljama. Svi ostali zaštitni znakovi vlasništvo su njihovih vlasnika.PG357 (v1.1) 23. novembra 2020., ILA sa AXI4-Stream Interface v1.1
Preuzmite PDF: Vodič za integrisani logički analizator Xilinx AXI4-Stream

Reference

Uputstvo za upotrebu