Guida di l'analizzatore logicu integratu Xilinx AXI4-Stream

L'analizzatore logicu integratu (ILA) cù u core di l'interfaccia AXI4-Stream hè un analizatore logicu persunalizatu IP chì pò esse usatu per monitorizà i signali interni è l'interfacce di un disignu. U core ILA include parechje caratteristiche avanzate di l'analizzatori di logica muderni, cumprese equazioni di trigger booleani è trigger di transizione di bordu. U core offre ancu capacità di debugging è monitoraghju di l'interfaccia cù u cuntrollu di u protocolu per AXI è AXI4-Stream mappati in memoria. Perchè u core ILA hè sincronu cù u disignu chì hè monitoratu, tutte e restrizioni di u clock di design chì sò applicate à u vostru disignu sò ancu applicate à i cumpunenti di u core ILA. Per debug interfacce in un disignu, ILA IP deve esse aghjuntu à un disignu di bloccu in l'integratore IP Vivado®. In listessu modu, l'opzione di verificazione di u protocolu AXI4 / AXI4-Stream pò esse attivata per ILA IP in l'integratore IP. Viulazioni di u protocolu ponu esse affissate in a forma d'onda viewer di l'analizzatore logicu Vivado.

Features

U numeru selezziunatu da l'utilizatori di porti di sonda è larghezza di sonda.

Obiettivi di almacenamento selezziunati da l'utilizatori cum'è bloccu RAM è UltraRAM
I porti di sonda multipli ponu esse cumminati in una sola cundizione di trigger.

Slots AXI selezziunabili da l'utilizatori per debug interfacce AXI in un disignu.
Opzioni configurabili per interfacce AXI cumpresi tipi di interfaccia è tracceampa prufundità.

Proprietà di dati è trigger per e sonde.
Un numeru di comparatori è a larghezza per ogni sonda è porti individuali in l'interfaccia.

Interfacce di attivazione incrociata di input/output.
Pipelining configurabile per sonde di input.

Verificazione di u protocolu AXI4-MM è AXI4-Stream.

Per più infurmazione nantu à u core ILA, vede u Vivado Design Suite User Guide: Programming and Debugging (UG908).

Fatti IP

Tabella di fatti di LogicORE™ IP
Specificità di u core
Famiglia di Dispositivi Supportatu1	Versal™ ACAP
Interfacce d'utilizatori supportate	Standard IEEE 1149.1 - JTAG
Fornitu cù Core
Disegnu Files	RTL
Exampu Design	Verilog
Bancu di prova	Ùn furnitu
Custrizzioni File	Limitazioni di cuncepimentu di Xilinx® (XDC)
Modellu di simulazione	Ùn furnitu
Driver S/W supportatu	N/A
Flussi di cuncepimentu pruvati2
Ingressu di Design	Vivado® Design Suite
Simulazione	Per i simulatori supportati, vede u Strumenti di cuncepimentu di Xilinx: Guida di Note di Rilascio.
Sintesi	Sintesi viva
Supportu
Tutti i logs di cambiamentu IP di Vivado	Master Vivado IP Change Logs: 72775
Supportu Xilinx web pagina
Note: 1. Per una lista cumpleta di i dispusitivi suppurtatu, vede u catalogu Vivado® IP. 2. Per i versioni suppurtatu di i strumenti, vede u Strumenti di cuncepimentu di Xilinx: Guida di Note di Rilascio.

Overview

Navigazione di u cuntenutu per u prucessu di cuncepimentu
A documentazione Xilinx® hè urganizata intornu à un inseme di prucessi di cuncepimentu standard per aiutà à truvà cuntenutu pertinenti per a vostra attività di sviluppu attuale. Stu documentu copre i seguenti prucessi di cuncepimentu:

Hardware, IP, and Platform Development: Creazione di i blocchi PL IP per a piattaforma hardware, creazione di kernel PL, simulazione funziunale di sottosistema, è valutà u timing di Vivado®, l'usu di risorse è a chjusa di putenza. Implica ancu u sviluppu di a piattaforma hardware per l'integrazione di u sistema. I temi in stu documentu chì si applicanu à stu prucessu di cuncepimentu include:
Descrizzioni di Portu

Clock è Resets
Personalizazione è Generazione di u Core

Core Overview
I signali è l'interfacce in u disignu FPGA sò cunnessi à una sonda ILA è inputs slot. Questi signali è interfacce, attaccati à l'inputs sonda è slot rispettivamente, sò sampguidatu à velocità di cuncepimentu è almacenatu cù RAM di bloccu in chip. I segnali è l'interfaccia in u disignu Versal™ ACAP sò cunnessi à a sonda ILA è ingressi di slot. Sti signali è interfaccia attaccati sò sampguidatu à velocità di cuncepimentu utilizendu l'input di u core clock è almacenatu in memorie RAM di blocchi in chip. I paràmetri core specificanu i seguenti:

Un numeru di sonde (finu à 512) è larghezza di sonda (1 à 1024).

Una quantità di slot è opzioni di interfaccia.
traccia sampa prufundità.

Proprietà di dati è / o trigger per e sonde.
Numero di comparatori per ogni sonda.

A cumunicazione cù u core ILA hè realizatu utilizendu una istanza di l'AXI Debug Hub chì cunnetta à u core IP di Control, Interface, and Processing System (CIPS).

Dopu chì u disignu hè caricatu in u Versal ACAP, utilizate u software di l'analizzatore logicu Vivado® per stabilisce un avvenimentu trigger per a misurazione ILA. Dopu chì u trigger hè accadutu, u sampu buffer hè pienu è caricatu in l'analizzatore di logica Vivado. Poi view sti dati utilizendu a finestra di forma d'onda. A sonda sampA funziunalità di le è trigger hè implementata in a regione logica programmable. On-chip block RAM o UltraRAM memoria basatu annantu à u destinazione di almacenamiento chì avete sceltu durante a persunalizazione chì guarda a dati finu à ch'ella hè caricata da u software. Nisun input o output di l'utilizatori hè necessariu per attivà eventi, catturà dati, o per cumunicà cù u core ILA. U core ILA hè capaci di monitorà i signali à u livellu di l'interfaccia, pò trasmette infurmazioni à u livellu di transazzione cum'è e transazzione eccezziunale per l'interfacce AXI4.

ILA Probe Trigger Comparator
Ogni entrata di sonda hè cunnessa à un comparatore di trigger chì hè capaci di fà diverse operazioni. À u tempu di esecuzione, u comparatore pò esse stallatu per fà = o != paraguni. Questu include mudelli di livellu currispondente, cum'è X0XX101. Include ancu a rilevazione di transizioni di bordu cum'è un frontu ascendente (R), un frontu discendente (F), un bordu (B), o senza transizione (N). U comparatore di trigger pò fà paraguni più cumplessi, cumprese >, <, ≥, è ≤.

IMPORTANTE ! U comparatore hè stallatu in u tempu di esecuzione attraversu l'analizzatore logicu Vivado®.

ILA Trigger Condition
A cundizione di trigger hè u risultatu di un calculu booleanu "AND" o "OR" di ognunu di i risultati di u comparatore di trigger di sonda ILA. Utilizendu l'analizzatore logicu Vivado®, sceglite s'ellu "AND" attivate sonde di comparatori o "OR". L'impostazione "AND" provoca un avvenimentu trigger quandu tutti i paraguni di a sonda ILA sò soddisfatti. U paràmetru "OR" provoca un avvenimentu di trigger quandu qualcunu di i paraguni di a sonda ILA sò soddisfatti. A cundizione di trigger hè l'avvenimentu trigger utilizatu per a misurazione di traccia ILA.

Applicazioni

U core ILA hè pensatu per esse usatu in una applicazione chì richiede verificazione o debugging cù Vivado®. A figura seguente mostra CIPS IP core scrive è leghje da u cuntrollu RAM di bloccu AXI attraversu u AXI Network on Chip (NoC). U core ILA hè cunnessu à a reta di l'interfaccia trà l'AXI NoC è AXI block RAM controller per monitorà a transazzione AXI4 in u hardware manager.

Licenza è Ordine
Stu modulu Xilinx® LogiCORE™ IP hè furnitu senza costu addiziale cù a Xilinx Vivado® Design Suite sottu i termini di a Licenza d'Usuariu Finale Xilinx.
Nota: Per verificà chì avete bisognu di una licenza, verificate a colonna Licenza di u Catalogu IP. Inclusu significa chì una licenza hè inclusa cù u Vivado® Design Suite; Purchase significa chì avete da cumprà una licenza per utilizà u core. L'infurmazione nantu à l'altri moduli Xilinx® LogiCORE™ IP hè dispunibule nantu à a pagina di Xilinx Intellectual Property. Per infurmazione nantu à i prezzi è a dispunibilità di altri moduli è arnesi Xilinx LogiCORE IP, cuntattate u vostru rappresentante di vendita Xilinx.

Specificazione di u produttu

Descrizzioni di Portu
I seguenti tabelle furniscenu dettagli nantu à i porti è i paràmetri ILA.
Porti ILA

Tabella 1: Porti ILA
Nome di u portu	I/O	Descrizzione
clk	I	Clock di cuncepimentu chì marca tutte e logica di attivazione è di almacenamento.
sonda [ - 1:0]	I	Ingressu di u portu di a sonda. U numeru di portu di a sonda hè in a gamma da 0 à 511. A larghezza di u portu di a sonda (indicata da ) hè in a gamma da 1 à 1024. Duvete dichjarà stu portu cum'è vettore. Per un portu 1-bit, utilizate a sonda [0:0].
trig_out	O	U portu trig_out pò esse generatu da a cundizione di trigger o da un portu trig_in esternu. Ci hè un cuntrollu di u tempu di esecuzione da l'Analizzatore Logicu per cambià trà a cundizione di trigger è trig_in per guidà trig_out.
trig_in	I	U portu di trigger di input utilizatu in u sistema basatu di prucessu per Embedded Cross Trigger. Pò esse cunnessu à un altru ILA per creà Trigger in cascata.
slot_ _	I	Interfaccia slot. U tipu di l'interfaccia hè creatu dinamicamente basatu annantu à slot_ _ paràmetru di tipu d'interfaccia. I porti individuali in l'interfacce sò dispunibili per u monitoraghju in u gestore di hardware.
trig_out_ack	I	Un ricunniscenza à trig_out.
trig_in_ack	O	Un ricunniscenza à trig_in.
resetn	I	ILA Input Type quandu hè stallatu in "Interface Monitor", stu portu duveria esse u stessu signale di reset chì hè sincronu cù a logica di disignu chì hè attaccata à u Slot_ _ porti di u core ILA.
S_AXIS	I/O	Port opzionale. Adupratu per a cunnessione manuale cù u core di AXI Debug Hub quandu "Abilita AXI4- Stream Interface per Manul Connection to AXI Debug Hub" hè sceltu in Opzioni Avanzate.
M_AXIS	I/O	Port opzionale. Adupratu per a cunnessione manuale cù u core di AXI Debug Hub quandu "Abilita AXI4- Stream Interface per a Cunnessione Manuale à AXI Debug Hub" hè sceltu in "Opzioni Avanzate".

Tabella 1: Porti ILA (cuntinuà)
Nome di u portu	I/O	Descrizzione
aresetn	I	Port opzionale. Adupratu per a cunnessione manuale cù u core AXI Debug Hub quandu "Abilita AXI4- Stream Interface per a Cunnessione Manuale à AXI Debug Hub" hè sceltu in "Opzioni Avanzate". Stu portu deve esse sincronu cù u portu di reset di AXI Debug Hub.
aclk	I	Port opzionale. Adupratu per a cunnessione manuale cù u core di AXI Debug Hub quandu "Abilita AXI4- Stream Interface per a Cunnessione Manuale à AXI Debug Hub" hè sceltu in "Opzioni Avanzate". Stu portu deve esse sincronu cù u portu di clock di AXI Debug Hub.

Parametri ILA

Tabella 2: Parametri ILA
Parametru	Permissibile I valori	Valori predefiniti	Descrizzione
Component_Name	Stringa cù A–Z, 0–9 è _ (sottolineatu)	ila_0	Nome di u cumpunente istanzatu.
C_NUM_OF_PROBES	1-512	1	Numero di porti di sonda ILA.
C_MEMORY_TYPE	0, 1	0	Obiettivu di almacenamiento per i dati catturati. 0 currisponde à u bloccu RAM è 1 currisponde à UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Prufundità di buffer di almacenamentu di a sonda. Stu numeru rapprisenta u numeru massimu di sample chì ponu esse almacenati in tempu di esecuzione per ogni input di sonda.
C_PROBE _LARGHEZZA	1-1024	1	Larghezza di u portu di a sonda . Induve hè u portu di a sonda chì hà un valore da 0 à 1,023.
C_TRIGOUT_EN	True/False	FALSE	Permette a funziunalità trig out. I porti trig_out è trig_out_ack sò usati.
C_TRIGIN_EN	True/False	FALSE	Permette u trig in funziunalità. I porti trig_in è trig_in_ack sò usati.
C_INPUT_PIPE_STAGES	0-6	0	Aghjunghjite flops extra à i porti di sonda. Un paràmetru si applica à tutti i porti di sonda.
ALL_PROBE_SAME_MU	True/False	VERA	Questu impone a listessa unità di valore di paragunà (unità di partita) à tutte e sonde.
C_PROBE _MU_CNT	1-16	1	Numeru di unità di u valore di paragunà (Match) per sonda. Questu hè validu solu se ALL_PROBE_SAME_MU hè FALSE.
C_PROBE _TIPIU	DATA è TRIGGER, TRIGGER, DATA	DATA è TRIGGER	Per sceglie una sonda scelta per specificà a cundizione di trigger o per u scopu di almacenamiento di dati o per i dui.
C_ADV_TRIGGER	True/False	FALSE	Attiva l'opzione di attivazione anticipata. Questu permette a macchina di u statu di trigger è pudete scrive a vostra propria sequenza di trigger in Vivado Logic Analyzer.

Tabella 2: Parametri ILA (cuntinuà)
Parametru	Permissibile I valori	Valori predefiniti	Descrizzione
C_NUM_MONITOR_SLOTS	1-11	1	Numero di slot d'interfaccia.
Note: 1. U numeru massimu di unità di paragunà valore (match) hè limitatu à 1,024. Per u trigger di basa (C_ADV_TRIGGER = FALSE), ogni sonda hà una unità di valore di paragunà (cum'è in a versione precedente). Ma per l'opzione di attivazione anticipata (C_ADV_TRIGGER = TRUE), questu significa chì e sonde individuali ponu ancu avè una selezzione pussibule di u numeru di unità di valori paragunate da unu à quattru. Ma tutte e unità di valore paragunate ùn deve micca più di 1,024. Questu significa, se avete bisognu di quattru unità di paragunà per sonda, pudete aduprà solu 256 sonde.

Cuncepimentu cù u Core

Questa sezione include linee guida è informazioni supplementari per facilità u disignu cù u core.

Clocking
U portu di input clk hè u clock utilizatu da u core ILA per registrà i valori di a sonda. Per u megliu risultati, deve esse u listessu signalu di clock chì hè sincronu cù a logica di disignu chì hè attaccata à i porti di sonda di u core ILA. Quandu si cunnetta manualmente cù AXI Debug Hub, u signale aclk deve esse sincronu cù u portu di input di l'orologio AXI Debug Hub.

Resetten
Quandu stabilisce un Tipu di Input ILA à Monitor Interface, u portu di reset deve esse u stessu signale di reset chì hè sincronu cù a logica di cuncepimentu chì l'interfaccia hè attaccata à
slot_ _ portu di u core ILA. Per a cunnessione manuale cù un core AXI Debug Hub, u portu attuale deve esse sincronu cù u portu di reset di un core AXI Debug Hub.

Passi di Flussu di Design
Questa sezione descrive a persunalizazione è a generazione di u core, a limitazione di u core, è i passi di simulazione, sintesi è implementazione chì sò specifichi à stu core IP. Informazioni più dettagliate nantu à i flussi di cuncepimentu standard di Vivado® è l'integratore IP ponu esse truvate in e seguenti guide d'usu di Vivado Design Suite:

Vivado Design Suite User Guide: Designing IP Subsystems using IP Integrator (UG994)
Vivado Design Suite User Guide: Designing with IP (UG896)
Guida per l'utente di Vivado Design Suite: Introduzione (UG910)
Vivado Design Suite User Guide: Logic Simulation (UG900)

Personalizazione è Generazione di u Core

Questa sezione include infurmazione nantu à l'usu di l'arnesi Xilinx® per persunalizà è generà u core in Vivado® Design Suite. Sè vo site persunalizà è generà u core in l'integratore IP Vivado, vede u Vivado Design Suite User Guide: Designing IP Subsystems using IP Integrator (UG994) per informazioni dettagliate. L'integratore IP puderia calculà automaticamente certi valori di cunfigurazione durante a validazione o generazione di u disignu. Per verificà se i valori cambianu, vede a descrizzione di u paràmetru in stu capitulu. À view u valore di u paràmetru, eseguite u cumandimu validate_bd_design in a cunsola Tcl. Pudete persunalizà l'IP per l'usu in u vostru disignu specificendu i valori per i diversi paràmetri assuciati cù u core IP utilizendu i seguenti passi:

Selezziunate l'IP da u catalogu IP.
Fate un doppiu clicu nantu à l'IP selezziunata o selezziunate u cumandimu Personalize IP da a barra di strumenti o fate un clic right in u menu.

Per i dettagli, vede a Vivado Design Suite User Guide: Designing with IP (UG896) è a Vivado Design Suite User Guide: Getting Started (UG910). I figuri in stu capitulu sò illustrazioni di l'IDE Vivado. U layout illustratu quì pò varià da a versione attuale.

Per accede à u core, fate i seguenti:

Apertura un prughjettu selezziunendu File dopu Open Project o creanu un novu prughjettu selezziunate File dopu New Project in Vivado.
Apertura u catalogu IP è navigate à qualsiasi di e tassonomie.

Fate un doppiu clicu ILA per appruntà u nome core Vivado IDE.

Panel Opzioni Generale
A figura seguente mostra a tabulazione Opzioni Generali in u paràmetru Nativu chì vi permette di specificà l'opzioni:

A figura seguente mostra a tabulazione Opzioni Generali in u paràmetru AXI chì vi permette di specificà l'opzioni:

Component Name: Aduprate stu campu di testu per furnisce un nome di modulu unicu per u core ILA.

ILA Input Type: Questa opzione specifica quale tipu d'interfaccia o signale ILA deve esse debugging. Attualmente, i valori per stu paràmetru sò "Native Probes", "Interface Monitor" è "Mixed".
Number of Probes: Aduprate stu campu di testu per selezziunà u numeru di porti di sonda nantu à u core ILA. U range validu utilizatu in u Vivado® IDE hè 1 à 64. Se avete bisognu di più di 64 porti di sonda, avete bisognu di utilizà u flussu di cumanda Tcl per generà u core ILA.
Una quantità di slot d'interfaccia (dispunibule solu in u tipu di Monitor Interface è u tipu Mixed): Questa opzione permette di selezziunà u numeru di slot d'interfaccia AXI chì deve esse cunnessu à l'ILA.

U stessu numeru di comparatori per tutti i porti di a sonda: U numeru di comparatori per sonda pò esse cunfiguratu nantu à stu pannellu. U listessu numeru di comparatori per tutte e sonde pò esse attivatu selezziunate.

Probe Port Panels
A figura seguente mostra a tabulazione Probe Ports chì vi permette di specificà i paràmetri:

Probe Port Panel: A larghezza di ogni Probe Port pò esse cunfigurata in Probe Port Panels. Ogni Probe Port Panel hà finu à sette porti.
Probe Width: A larghezza di ogni Probe Port pò esse citatu. U range validu hè da 1 à 1024.
Number of Comparators: Questa opzione hè attivata solu quandu l'opzione "U stessu numeru di Comparators per tutti i porti di sonda" hè disattivata. Un comparatore per ogni sonda in a gamma da 1 à 16 pò esse stabilitu.

Dati è / o Trigger: U tipu di sonda per ogni sonda pò esse stabilitu usendu questa opzione. L'opzioni valide sò DATA_and_TRIGGER, DATA è TRIGGER.
Opzioni di comparatore: U tipu d'operazione o paraguni per ogni sonda pò esse stabilitu cù questa opzione.

Opzioni di l'interfaccia
A figura seguente mostra a tabulazione Opzioni di l'interfaccia quandu u Monitor d'interfaccia o u tipu mistu hè sceltu per u tipu di input ILA:

Tipu d'interfaccia: Venditore, Biblioteca, Nome è Versione (VLNV) di l'interfaccia per esse monitorata da u core ILA.
AXI-MM ID Width: Seleziona a larghezza ID di l'interfaccia AXI quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.

AXI-MM Data Width: Selezziunate i paràmetri currispondenti à slot_Selects a larghezza di dati di l'interfaccia AXI quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.
Larghezza di l'indirizzu AXI-MM: Seleziona a larghezza di l'indirizzu di l'interfaccia AXI quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.
Abilita AXI-MM/Stream Protocol Checker: Abilita AXI4-MM o AXI4-Stream Protocol Checker per slot quandu u slot_ U tipu d'interfaccia hè cunfiguratu cum'è AXI-MM o AXI4-Stream, induve hè u numeru di slot.

Abilita i contatori di traccia di transazzione: Abilita a capacità di tracciamentu di transazzione AXI4-MM.
Nùmeru di transazzione di lettura eccezziunale: Specifica u numeru di transazzioni di lettura pendenti per ID. U valore deve esse uguali o più grande di u numeru di transazzioni di lettura pendenti per quella cunnessione.
Nùmeru di transazzione di scrittura eccezziunale: Specifica u numeru di transazzioni di scrittura pendenti per ID. U valore deve esse uguali o più grande di u numeru di transazzioni di scrittura pendenti per quella cunnessione.

Monitore i signali di Statu APC: Abilita u monitoraghju di i signali di statu APC per u slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.
Configurate u canali di l'indirizzu di lettura AXI cum'è Dati: Selezziunate i signali di u canali di l'indirizzu di lettura per u scopu di almacenamiento di dati per u slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.
Configurate u canali di l'indirizzu di lettura AXI cum'è Trigger: Selezziunate i segnali di u canali di l'indirizzu di lettura per specificà a cundizione di trigger per u slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.

Configurate u canali di dati di lettura AXI cum'è Dati: Selezziunate i segnali di canali di dati di lettura per scopi di almacenamiento di dati per slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.
Configurate u canali di dati di lettura AXI cum'è Trigger: Selezziunate i segnali di u canali di dati di lettura per specificà e cundizioni di trigger per u slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.
Configurate u canali di l'indirizzu di scrittura AXI cum'è Dati: Selezziunate i signali di u canali di l'indirizzu di scrittura per u scopu di almacenamiento di dati per u slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.

Configurate u canali di l'indirizzu di scrittura AXI cum'è Trigger: selezziunate i signali di u canali di l'indirizzu di scrittura per specificà e cundizioni di trigger per u slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.
Configurate u canali di dati di scrittura AXI cum'è Dati: selezziunate i segnali di u canali di scrittura di dati per u scopu di almacenamentu di dati per u slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.
Configurate u canale di dati di scrittura AXI cum'è Trigger: Selezziunate i segnali di u canali di scrittura di dati per specificà a cundizione di trigger per u slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.

Configurate u canale di risposta di scrittura AXI cum'è Dati: Selezziunate i segnali di u canali di risposta di scrittura per scopi di almacenamiento di dati per slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.
Configurate u canale di risposta di scrittura AXI cum'è Trigger: Selezziunate i signali di u canali di risposta di scrittura per specificà a cundizione di trigger per u slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-MM, induve hè u numeru di slot.
AXI-Stream Tdata Width: Seleziona a larghezza Tdata di l'interfaccia AXI-Stream quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-Stream, induve hè u numeru di slot.

AXI-Stream TID Width: Seleziona a larghezza TID di l'interfaccia AXI-Stream quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-Stream, induve hè u numeru di slot.
AXI-Stream TUSER Width: Seleziona a larghezza TUSER di l'interfaccia AXI-Stream quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-Stream, induve hè u numeru di slot.
AXI-Stream TDEST Width: Seleziona a larghezza TDEST di l'interfaccia AXI-Stream quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-Stream, induve hè u numeru di slot.

Configurate i Signali AXIS cum'è Dati: Selezziunate i segnali AXI4-Stream per u scopu di almacenamiento di dati per slot
quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-Stream induve hè u numeru di slot.
Configurate i Signali AXIS cum'è Trigger: Selezziunate i segnali AXI4-Stream per specificà a cundizione di trigger per u slot quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è AXI-Stream, induve hè u numeru di slot.
Configurate Slot cum'è Dati è / o Trigger: Seleziona i segnali di slot non-AXI per specificà a cundizione di trigger o per u scopu di almacenamiento di dati o per i dui per u slot. quandu u slot_ tipu d'interfaccia hè cunfigurata cum'è non-AXI, induve hè u numeru di slot.

Opzioni di almacenamiento
A figura seguente mostra a tabulazione Opzioni di almacenamentu chì vi permette di selezziunà u tipu di destinazione d'almacenamiento è a prufundità di a memoria per esse utilizata:

Target di Storage: Stu paràmetru hè utilizatu per selezziunà u tipu di destinazione di almacenamento da u menù a tendina.

Profundità di dati: Stu paràmetru hè utilizatu per selezziunà un s adattatuample depth da u menu a tendina.

Opzioni Avanzate
A figura seguente mostra a tabulazione Opzioni Avanzate:

Enable AXI4-Stream Interface for Manual Connection to AXI Debug Hub: Quandu attivata, questa opzione dà una interfaccia AXIS per l'IP per cunnette à AXI Debug Hub.
Enable Trigger Input Interface: Verificate questa opzione per attivà un portu di input di trigger opzionale.
Enable Trigger Output Interface: Verificate questa opzione per attivà un portu di output di trigger opzionale.

Pipe d'entrée Stages: Selezziunate u numeru di registri chì vulete aghjunghje per a sonda per migliurà i risultati di implementazione. Stu paràmetru s'applica à tutte e sonde.
Trigger Avanzatu: Verificate per attivà a sequenza di trigger basata in a macchina statale.

Generazione di output
Per i dettagli, vede a Vivado Design Suite User Guide: Designing with IP (UG896).

Limitazione di u core

Limitazioni richieste
U core ILA include un XDC file chì cuntene restrizioni di falsi percorsi adattati per impediscenu a limitazione eccessiva di i camini di sincronizazione di u duminiu di u clock. Hè ancu previstu chì u signale di u clock cunnessu à u portu di input clk di u core ILA hè currettamente limitatu in u vostru disignu.

Dispositivu, pacchettu, è selezzione di qualità di velocità
Questa sezione ùn hè micca applicabile per questu core IP.

Frequenze di u clock
Questa sezione ùn hè micca applicabile per questu core IP.

Gestione di l'orologio
Questa sezione ùn hè micca applicabile per questu core IP.
U piazzamentu di l'orologio
Questa sezione ùn hè micca applicabile per questu core IP.
Banca
Questa sezione ùn hè micca applicabile per questu core IP.

Posizionamentu di u Transceiver
Questa sezione ùn hè micca applicabile per questu core IP.
I/O Standard è Placement
Questa sezione ùn hè micca applicabile per questu core IP.

Simulazione

Per informazioni complete nantu à i cumpunenti di simulazione Vivado®, è ancu infurmazioni nantu à l'usu di strumenti di terze parti supportati, vede a Vivado Design Suite User Guide: Logic Simulation (UG900).

Sintesi è Implementazione
Per i dettagli nantu à a sintesi è l'implementazione, vede a Vivado Design Suite User Guide: Designing with IP (UG896).

Debugging

Questu appendice include dettagli nantu à e risorse dispunibili nantu à u Supportu Xilinx® websiti è strumenti di debugging. Se l'IP richiede una chjave di licenza, a chjave deve esse verificata. L'arnesi di cuncepimentu Vivado® anu parechji punti di cuntrollu di licenze per l'accessu IP licenziatu attraversu u flussu. Se u cuntrollu di licenza riesce, l'IP pò cuntinuà a generazione. Altrimenti, a generazione ferma cù un errore. I punti di cuntrollu di licenza sò infurzati da i seguenti strumenti:

Sintesi viva

Implementazione di Vivado
write_bitstream (cumandamentu Tcl)

IMPORTANTE ! U livellu di licenza IP hè ignoratu à i punti di cuntrollu. A prova cunfirma chì una licenza valida esiste. Ùn cuntrolla micca u livellu di licenza IP.

Truvà aiutu in Xilinx.com

Per aiutà in u prucessu di cuncepimentu è di debug quandu si usa u core, u Support Xilinx web A pagina cuntene risorse chjave cum'è documentazione di u produttu, note di liberazione, registri di risposta, infurmazione nantu à prublemi cunnisciuti, è ligami per ottene più supportu di produttu. I Forum di a Comunità Xilinx sò ancu dispunibili induve i membri ponu amparà, participà, sparte è dumandà dumande nantu à e soluzioni Xilinx.

Documentazione
Questa guida di u produttu hè u documentu principale assuciatu cù u core. Questa guida, inseme cù documentazioni relative à tutti i prudutti chì aiutanu à u prucessu di cuncepimentu, ponu esse truvati nantu à u Supportu Xilinx. web pagina o utilizendu u Xilinx® Documentation Navigator. Scaricate u Xilinx Documentation Navigator da a pagina di Downloads. Per più infurmazione nantu à questu strumentu è e funzioni dispunibili, apre l'aiutu in linea dopu a stallazione.

Rispondi Records
Answer Records includenu infurmazioni nantu à i prublemi cumuni, infurmazioni utili nantu à cumu risolve questi prublemi, è qualsiasi prublemi cunnisciuti cù un pruduttu Xilinx. Answer Records sò creati è mantenuti ogni ghjornu per assicurà chì l'utilizatori anu accessu à l'infurmazioni più precise dispunibili. Answer Records per questu core pò esse situatu utilizendu a casella di Supportu di Ricerca nantu à u supportu Xilinx principale web pagina. Per maximizà i vostri risultati di ricerca, utilizate e parolle chjave cum'è:

Nome di u produttu
Missaghju di u strumentu
Riassuntu di u prublema scontru

Una ricerca di filtru hè dispunibule dopu chì i risultati sò tornati per indirizzà più i risultati.

Assistenza tecnica
Xilinx furnisce un supportu tecnicu nantu à i Forum di a Comunità Xilinx per stu pruduttu LogiCORE™ IP quandu s'utilice cum'è descrittu in a documentazione di u produttu. Xilinx ùn pò micca guarantisci timing, funziunalità, o supportu se fate una di e seguenti:

Implementà a suluzione in i dispositi chì ùn sò micca definiti in a documentazione.

Personalizà a suluzione oltre quella permessa in a documentazione di u produttu.
Cambia ogni sezione di u disignu tichjata NON MODIFICA.

Per fà dumande, navigate à i Forum di a Comunità Xilinx.

Risorse supplementari è Avvisi Legali

Risorse Xilinx
Per risorse di supportu cum'è Risposte, Documentazione, Downloads è Forum, vede Xilinx Support.

Documentation Navigator è Design Hubs
Xilinx® Documentation Navigator (DocNav) furnisce l'accessu à i documenti Xilinx, i video è e risorse di supportu, chì pudete filtrà è cercà per truvà infurmazioni. Per apre DocNav:

• Da u Vivado® IDE, selezziunà Help → Documentation è Tutorials.
• In Windows, selezziunate Start → Tutti i prugrammi → Xilinx Design Tools → DocNav.
• À u cumandamentu Linux, entre in docnav.

Xilinx Design Hubs furnisce ligami à a documentazione urganizata da i travaglii di cuncepimentu è altri temi, chì pudete aduprà per amparà cuncetti chjave è risponde à e dumande frequenti. Per accede à i Design Hubs:

In DocNav, cliccate nantu à Design Hubs View tab.
À u Xilinx websitu, vede a pagina Design Hubs.

Nota: Per più infurmazione nantu à DocNav, vede a pagina Documentation Navigator nantu à Xilinx websitu.

Referenze
Questi documenti furnisce materiale supplementu utile cù sta guida:

Vivado Design Suite User Guide: Programmazione è Debugging (UG908)

Vivado Design Suite User Guide: Designing with IP (UG896)
Vivado Design Suite User Guide: Designing IP Subsystems using IP Integrator (UG994)
Guida per l'utente di Vivado Design Suite: Introduzione (UG910)

Vivado Design Suite User Guide: Logic Simulation (UG900)
Guida per l'utente di Vivado Design Suite: Implementazione (UG904)
Guida di migrazione da ISE a Vivado Design Suite (UG911)

AXI Protocol Checker LogiCORE IP Product Guide (PG101)
AXI4-Stream Protocol Checker Guida di u produttu LogicORE IP (PG145)

Storia di rivisione
A tavula seguente mostra a storia di rivisione di stu documentu.

Sezzione	Riassuntu di Revisione
11/23/2020 Versione 1.1
Liberazione iniziale.	N/A

Per piacè Leghjite: Avvisi Legali Importanti
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Stu documentu cuntene informazioni preliminari è hè sottumessu à cambià senza avvisu. L'infurmazione furnita quì si riferisce à i prudutti è / o servizii chì ùn sò ancu dispunibili per a vendita, è sò furniti solu per scopi informativi è ùn sò micca pensati, o da esse interpretati, cum'è una offerta di vendita o un tentativu di cummercializazione di i prudutti è / o servizii riferiti. quì.

DISCLAIMER DI APPLICAZIONI AUTOMOTIVE
I PRODOTTI AUTOMOTIVE (IDENTIFICATI COME "XA" IN U NUMERO DI PARTE) ùn sò micca GARANTITI PER L'USU IN A SUPPLEMENTE DI AIRBAGS O PER L'USU IN APPLICAZIONI CHE AFFETTU U CONTROLLU DI UN VEHICULO ("APPLICAZIONE DI SICUREZZA") A MENU CÌ ESISTE UN CONCEPTU DI SICUREZZA OR FUNZIONALITÀ. CU U STANDARD DI SICUREZZA AUTOMOTIVE ISO 26262 (“DISEGNU DI SICUREZZA”). I CLIENTI, PRIMA D'USU O DI DISTRIBUZIONE DI QUALSIASI SISTEMI CHE INCORPORATE PRODOTTI, TESTARE ASSOLUTAMENTE TALI SISTEMI PER PUGNI DI SICUREZZA. L'UTILIZZO DI PRODOTTI IN UNA APPLICAZIONE DI SICUREZZA SENZA UN DESIGN DI SICUREZZA EST COMPLETAMENTE A RISCHIO DI U CLIENTE, SUJETTU SOLAMENTE A LEGI E REGULAMENTI APPLICABILI CHE GUVERNANO LIMITAZIONI DI RESPONSABILITÀ DI PRODUTT.
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Scaricate u PDF: Guida di l'analizzatore logicu integratu Xilinx AXI4-Stream

Referenze

Manuale d'usu