راهنمای تحلیلگر منطقی مجتمع Xilinx AXI4-Stream

تحلیلگر منطقی یکپارچه (ILA) با هسته رابط AXI4-Stream یک IP تحلیلگر منطقی قابل تنظیم است که می تواند برای نظارت بر سیگنال های داخلی و رابط های طراحی استفاده شود. هسته ILA شامل بسیاری از ویژگی های پیشرفته تحلیلگرهای منطقی مدرن، از جمله معادلات ماشه بولین و محرک های انتقال لبه است. هسته همچنین قابلیت اشکال زدایی و نظارت رابط را همراه با بررسی پروتکل برای AXI و AXI4-Stream دارای نقشه حافظه ارائه می دهد. از آنجایی که هسته ILA با طرح مورد نظارت هماهنگ است، تمام محدودیت‌های ساعت طراحی که در طراحی شما اعمال می‌شود، روی اجزای هسته ILA نیز اعمال می‌شود. برای اشکال‌زدایی رابط‌های درون یک طراحی، ILA IP باید به طرح بلوک در یکپارچه‌ساز IP Vivado® اضافه شود. به طور مشابه، گزینه بررسی پروتکل AXI4/AXI4-Stream را می توان برای IP ILA در یکپارچه کننده IP فعال کرد. سپس نقض پروتکل می تواند در شکل موج نمایش داده شود viewer از تحلیلگر منطقی Vivado.

ویژگی ها

تعداد پورت های پروب و عرض پروب قابل انتخاب توسط کاربر.

اهداف ذخیره سازی قابل انتخاب توسط کاربر مانند بلوک RAM و UltraRAM
چندین پورت کاوشگر را می توان در یک شرایط تریگر ترکیب کرد.

اسلات های AXI قابل انتخاب توسط کاربر برای اشکال زدایی رابط های AXI در یک طراحی.
گزینه های قابل تنظیم برای رابط های AXI از جمله انواع رابط و ردیابی هاampعمق

داده ها و ویژگی ماشه برای پروب ها.
تعدادی مقایسه کننده و عرض برای هر پروب و پورت های جداگانه در رابط ها.

رابط های راه اندازی متقابل ورودی/خروجی.
خط لوله قابل تنظیم برای پروب های ورودی.

بررسی پروتکل AXI4-MM و AXI4-Stream.

برای اطلاعات بیشتر در مورد هسته ILA، به راهنمای کاربر Vivado Design Suite: Programming and Debugging (UG908) مراجعه کنید.

حقایق IP

جدول اطلاعات IP LogiCORE™
مشخصات هسته
خانواده دستگاه های پشتیبانی شده1	Versal™ ACAP
رابط های کاربری پشتیبانی شده	استاندارد IEEE 1149.1 – JTAG
همراه با Core
طراحی Files	RTL
Exampطراحی	Verilog
نیمکت تست	ارائه نشده است
محدودیت ها File	محدودیت‌های طراحی Xilinx® (XDC)
مدل شبیه سازی	ارائه نشده است
درایور S/W پشتیبانی شده	N/A
جریان های طراحی آزمایش شده2
ورودی طراحی	مجموعه طراحی Vivado®
شبیه سازی	برای شبیه سازهای پشتیبانی شده، به Xilinx Design Tools: Release Notes Guide.
سنتز	ویوادو سنتز
پشتیبانی کنید
همه گزارش‌های تغییر IP Vivado	گزارش های تغییر IP Master Vivado: 72775
پشتیبانی Xilinx web صفحه
یادداشت ها: 1. برای لیست کامل دستگاه های پشتیبانی شده، به کاتالوگ IP Vivado® مراجعه کنید. 2. برای نسخه های پشتیبانی شده ابزارها، به بخش مراجعه کنید Xilinx Design Tools: Release Notes Guide.

تمام شدview

پیمایش محتوا بر اساس فرآیند طراحی
مستندات Xilinx® حول مجموعه ای از فرآیندهای طراحی استاندارد سازماندهی شده است تا به شما کمک کند محتوای مرتبط برای وظیفه توسعه فعلی خود را پیدا کنید. این سند فرآیندهای طراحی زیر را پوشش می دهد:

توسعه سخت‌افزار، IP و پلتفرم: ایجاد بلوک‌های IP PL برای پلتفرم سخت‌افزار، ایجاد هسته‌های PL، شبیه‌سازی عملکردی زیرسیستم، و ارزیابی زمان‌بندی Vivado®، استفاده از منابع و بسته شدن نیرو. همچنین شامل توسعه پلت فرم سخت افزاری برای یکپارچه سازی سیستم می شود. موضوعات موجود در این سند که برای این فرآیند طراحی اعمال می شود عبارتند از:
توضیحات بندر

ساعت و بازنشانی
سفارشی سازی و تولید هسته

هسته بیش ازview
سیگنال ها و رابط ها در طراحی FPGA به یک پروب ILA و ورودی های شکاف متصل می شوند. این سیگنال ها و رابط ها به ترتیب به ورودی های پروب و اسلات متصل می شوندampبا سرعت طراحی هدایت می شود و با استفاده از RAM بلوک روی تراشه ذخیره می شود. سیگنال‌ها و رابط‌ها در طراحی Versal™ ACAP به ورودی‌های پروب و شکاف ILA متصل می‌شوند. این سیگنال ها و رابط های متصل s هستندampبا سرعت طراحی با استفاده از ورودی ساعت هسته هدایت می شود و در حافظه های RAM بلوک روی تراشه ذخیره می شود. پارامترهای اصلی موارد زیر را مشخص می کنند:

تعدادی پروب (تا 512) و عرض پروب (1 تا 1024).

تعدادی اسلات و گزینه های رابط.
Trace sampعمق

داده ها و/یا ویژگی ماشه ای برای پروب ها.
تعداد مقایسه کننده ها برای هر پروب.

ارتباط با هسته ILA با استفاده از نمونه ای از AXI Debug Hub انجام می شود که به هسته IP کنترل، رابط و سیستم پردازش (CIPS) متصل می شود.

پس از بارگذاری طرح در Versal ACAP، از نرم افزار تحلیلگر منطقی Vivado® برای تنظیم یک رویداد ماشه ای برای اندازه گیری ILA استفاده کنید. پس از وقوع ماشه، sampبافر le پر شده و در تحلیلگر منطقی Vivado آپلود می شود. تو می توانی view این داده ها با استفاده از پنجره شکل موج. کاوشگر اسampعملکرد le و trigger در منطقه منطقی قابل برنامه ریزی پیاده سازی شده است. حافظه رم یا UltraRAM روی تراشه را بر اساس هدف ذخیره‌سازی که در طول سفارشی‌سازی انتخاب کرده‌اید، مسدود می‌کند که داده‌ها را تا زمانی که توسط نرم‌افزار آپلود شود ذخیره می‌کند. هیچ ورودی یا خروجی کاربر برای راه اندازی رویدادها، گرفتن داده ها یا برقراری ارتباط با هسته ILA مورد نیاز نیست. هسته ILA قادر به نظارت بر سیگنال های سطح رابط است، می تواند اطلاعات سطح تراکنش مانند تراکنش های برجسته برای رابط های AXI4 را منتقل کند.

مقایسه کننده ماشه پروب ILA
هر ورودی پروب به یک مقایسه کننده ماشه متصل است که قادر به انجام عملیات های مختلف است. در زمان اجرا می توان مقایسه کننده را برای انجام = یا != مقایسه تنظیم کرد. این شامل الگوهای سطح منطبق مانند X0XX101 است. همچنین شامل تشخیص انتقال های لبه مانند لبه بالارونده (R)، لبه در حال سقوط (F)، یا لبه (B)، یا عدم انتقال (N) است. مقایسه کننده ماشه می تواند مقایسه های پیچیده تری از جمله >، <، ≥ و ≤ را انجام دهد.

مهم! مقایسه کننده در زمان اجرا از طریق تحلیلگر منطقی Vivado® تنظیم می شود.

وضعیت ماشه ILA
شرایط ماشه نتیجه محاسبه بولی "AND" یا "OR" هر یک از نتایج مقایسه کننده ماشه پروب ILA است. با استفاده از تحلیلگر منطقی Vivado®، انتخاب می‌کنید که آیا پروب‌های مقایسه‌کننده را «AND» بررسی کنید یا آنها را «OR» کنید. تنظیم "AND" هنگامی که همه مقایسه‌های پروب ILA برآورده می‌شوند، یک رویداد ماشه ایجاد می‌کند. هنگامی که هر یک از مقایسه‌های کاوشگر ILA برآورده می‌شود، تنظیم «OR» باعث ایجاد یک رویداد ماشه‌ای می‌شود. شرط ماشه رویداد ماشه ای است که برای اندازه گیری ردیابی ILA استفاده می شود.

برنامه های کاربردی

هسته ILA برای استفاده در برنامه‌ای طراحی شده است که نیاز به تأیید یا اشکال‌زدایی با استفاده از Vivado® دارد. شکل زیر نوشته و خواندن هسته IP CIPS از کنترلر RAM بلوک AXI از طریق شبکه AXI روی تراشه (NoC) را نشان می دهد. هسته ILA به شبکه واسط بین AXI NoC و کنترلر RAM بلوک AXI متصل می شود تا تراکنش AXI4 را در مدیر سخت افزار نظارت کند.

صدور مجوز و سفارش
این ماژول IP Xilinx® LogiCORE™ بدون هزینه اضافی با مجموعه طراحی Xilinx Vivado® تحت شرایط مجوز کاربر نهایی Xilinx ارائه می‌شود.
توجه: برای تأیید اینکه به مجوز نیاز دارید، ستون مجوز کاتالوگ IP را بررسی کنید. شامل به این معنی است که مجوز با Vivado® Design Suite گنجانده شده است. خرید به این معنی است که برای استفاده از هسته باید مجوز خریداری کنید. اطلاعات مربوط به سایر ماژول های IP Xilinx® LogiCORE™ در صفحه مالکیت معنوی Xilinx موجود است. برای اطلاعات در مورد قیمت و در دسترس بودن سایر ماژول ها و ابزارهای Xilinx LogiCORE IP، با نماینده فروش Xilinx محلی خود تماس بگیرید.

مشخصات محصول

توضیحات بندر
جداول زیر جزئیاتی در مورد پورت ها و پارامترهای ILA ارائه می دهد.
پورت های ILA

جدول 1: پورت های ILA
نام بندر	I/O	توضیحات
clk	I	ساعتی طراحی کنید که تمام منطق ماشه و ذخیره سازی را ساعت کند.
پویشگر [ – 1:0]	I	ورودی پورت پروب شماره پورت پروب در محدوده 0 تا است 511. عرض پورت کاوشگر (نشان داده شده با ) در محدوده 1 تا 1024 است. شما باید این پورت را به صورت برداری اعلام کنید. برای پورت 1 بیتی، از پروب استفاده کنید [0:0].
trig_out	O	پورت trig_out را می توان از طریق شرایط تریگر یا از یک درگاه trig_in خارجی ایجاد کرد. یک کنترل زمان اجرا از Logic Analyzer برای جابجایی بین شرط ماشه و trig_in برای درایو trig_out وجود دارد.
trig_in	I	پورت ماشه ورودی که در سیستم مبتنی بر فرآیند برای ماشه متقاطع جاسازی شده استفاده می شود. می تواند به یک ILA دیگر برای ایجاد ماشه آبشاری متصل شود.
اسلات_ _	I	رابط اسلات. نوع رابط به صورت پویا بر اساس slot_ ایجاد می شود _ پارامتر نوع رابط پورت های جداگانه در رابط ها برای نظارت در مدیر سخت افزار در دسترس هستند.
trig_out_ack	I	تصدیق trig_out.
trig_in_ack	O	تصدیق trig_in.
تنظیم مجدد	I	نوع ورودی ILA وقتی روی «Interface Monitor» تنظیم شود، این پورت باید همان سیگنال بازنشانی باشد که با منطق طراحی متصل به Slot_ همگام است. _ پورت های هسته ILA
S_AXIS	I/O	پورت اختیاری هنگامی که «فعال کردن رابط جریان AXI4 برای اتصال دستی به AXI Debug Hub» در گزینه های پیشرفته انتخاب شده باشد، برای اتصال دستی با هسته Debug Hub AXI استفاده می شود.
M_AXIS	I/O	پورت اختیاری برای اتصال دستی با هسته AXI Debug Hub زمانی که «فعال کردن رابط جریان AXI4 برای اتصال دستی به AXI Debug Hub» در «گزینه‌های پیشرفته» انتخاب شده باشد، استفاده می‌شود.

جدول 1: پورت های ILA (ادامه)
نام بندر	I/O	توضیحات
aresetn	I	پورت اختیاری برای اتصال دستی با هسته AXI Debug Hub زمانی که «فعال کردن رابط جریان AXI4 برای اتصال دستی به AXI Debug Hub» در «گزینه‌های پیشرفته» انتخاب شده باشد، استفاده می‌شود. این پورت باید با پورت ریست AXI Debug Hub همگام باشد.
aclk	I	پورت اختیاری برای اتصال دستی با هسته AXI Debug Hub زمانی که «فعال کردن رابط جریان AXI4 برای اتصال دستی به AXI Debug Hub» در «گزینه‌های پیشرفته» انتخاب شده باشد، استفاده می‌شود. این پورت باید با پورت ساعت AXI Debug Hub همگام باشد.

پارامترهای ILA

جدول 2: پارامترهای ILA
پارامتر	مجاز است ارزش ها	مقادیر پیش فرض	توضیحات
نام قطعه	رشته با A–Z، 0–9، و _ (زیر خط)	ila_0	نام جزء نمونه.
C_NUM_OF_PROBES	1–512	1	تعداد پورت های پروب ILA.
C_MEMORY_TYPE	0، 1	0	هدف ذخیره سازی برای داده های گرفته شده 0 مربوط به بلوک RAM و 1 مربوط به UltraRAM است.
C_DATA_DEPTH	1,024، 2,048، 4,096، 8,192، 16,384، 32,768، 65,536، 131,072	1,024	عمق بافر ذخیره سازی پروب. این عدد نشان دهنده حداکثر تعداد s استampمقادیری که می‌توانند در زمان اجرا برای هر ورودی پروب ذخیره شوند.
C_PROBE _عرض	1–1024	1	عرض پورت پروب . جایی که پورت پروب دارای مقداری از 0 تا 1,023 است.
C_TRIGOUT_EN	درست / نادرست	نادرست	عملکرد trig out را فعال می کند. پورت های trig_out و trig_out_ack استفاده می شود.
C_TRIGIN_EN	درست / نادرست	نادرست	Trig را در عملکرد فعال می کند. از پورت های trig_in و trig_in_ack استفاده می شود.
C_INPUT_PIPE_STAGES	0–6	0	فلاپ های اضافی را به پورت های پروب اضافه کنید. یک پارامتر برای همه پورت های پروب اعمال می شود.
ALL_PROBE_SAME_MU	درست / نادرست	درست است	این واحدهای ارزش مقایسه (واحدهای تطبیق) را با همه کاوشگرها مجبور می کند.
C_PROBE _MU_CNT	1–16	1	تعداد واحدهای مقایسه ارزش (مطابقت) در هر کاوشگر. این فقط در صورتی معتبر است که ALL_PROBE_SAME_MU FALSE باشد.
C_PROBE _TYPE	DATA و TRIGGER، TRIGGER، DATA	DATA و TRIGGER	برای انتخاب یک کاوشگر انتخابی برای تعیین شرایط ماشه یا برای هدف ذخیره سازی داده یا برای هر دو.
C_ADV_TRIGGER	درست / نادرست	نادرست	گزینه advance trigger را فعال می کند. این دستگاه حالت ماشه را فعال می کند و می توانید دنباله ماشه خود را در Vivado Logic Analyzer بنویسید.

جدول 2: پارامترهای ILA (ادامه)
پارامتر	مجاز است ارزش ها	مقادیر پیش فرض	توضیحات
C_NUM_MONITOR_SLOTS	1-11	1	تعداد شکاف های رابط.
یادداشت ها: 1. حداکثر تعداد واحدهای ارزش مقایسه (مطابقت) به 1,024 محدود شده است. برای محرک اصلی (C_ADV_TRIGGER = FALSE)، هر پروب دارای یک واحد ارزش مقایسه است (مانند نسخه قبلی). اما برای گزینه پیشروی ماشه (C_ADV_TRIGGER = TRUE)، این بدان معناست که کاوشگرهای منفرد همچنان می توانند تعداد واحدهای مقایسه مقادیر را از یک تا چهار انتخاب کنند. اما همه واحدهای ارزش مقایسه نباید بیش از 1,024 باشد. این بدان معناست که اگر به چهار واحد مقایسه در هر پروب نیاز دارید، مجاز به استفاده از 256 پروب هستید.

طراحی با هسته

این بخش شامل دستورالعمل ها و اطلاعات اضافی برای تسهیل طراحی با هسته است.

ساعت
پورت ورودی clk ساعتی است که توسط هسته ILA برای ثبت مقادیر پروب استفاده می شود. برای بهترین نتایج، باید همان سیگنال ساعتی باشد که با منطق طراحی که به پورت‌های پروب هسته ILA متصل است، هماهنگ باشد. هنگام اتصال دستی با AXI Debug Hub، سیگنال aclk باید با پورت ورودی ساعت AXI Debug Hub همگام باشد.

تنظیم مجدد
وقتی یک نوع ورودی ILA را روی مانیتور رابط تنظیم می‌کنید، پورت بازنشانی باید همان سیگنال بازنشانی باشد که با منطق طراحی که رابط به آن متصل است، هماهنگ است.
اسلات_ _ پورت هسته ILA برای اتصال دستی با هسته AXI Debug Hub، پورت فعلی باید با پورت تنظیم مجدد هسته AXI Debug Hub همگام باشد.

مراحل جریان طراحی
این بخش سفارشی‌سازی و تولید هسته، محدود کردن هسته و مراحل شبیه‌سازی، سنتز و پیاده‌سازی را که مختص این هسته IP است، توضیح می‌دهد. اطلاعات دقیق‌تر در مورد جریان‌های طراحی استاندارد Vivado® و یکپارچه‌ساز IP را می‌توانید در راهنمای کاربر Vivado Design Suite زیر بیابید:

راهنمای کاربر Vivado Design Suite: طراحی زیرسیستم های IP با استفاده از IP Integrator (UG994)
راهنمای کاربری Vivado Design Suite: طراحی با IP (UG896)
راهنمای کاربر Vivado Design Suite: Getting Started (UG910)
راهنمای کاربر Vivado Design Suite: Logic Simulation (UG900)

سفارشی سازی و تولید هسته

این بخش شامل اطلاعاتی در مورد استفاده از ابزارهای Xilinx® برای سفارشی‌سازی و تولید هسته در Vivado® Design Suite است. اگر در حال سفارشی سازی و تولید هسته در یکپارچه کننده IP Vivado هستید، برای اطلاعات دقیق به راهنمای کاربر Vivado Design Suite: Designing IP Subsystems using IP Integrator (UG994) مراجعه کنید. یکپارچه کننده IP ممکن است مقادیر پیکربندی خاصی را هنگام اعتبارسنجی یا تولید طرح به صورت خودکار محاسبه کند. برای بررسی اینکه آیا مقادیر تغییر می کنند، به شرح پارامتر در این فصل مراجعه کنید. به view مقدار پارامتر، دستور validate_bd_design را در کنسول Tcl اجرا کنید. می توانید IP را برای استفاده در طراحی خود با تعیین مقادیر برای پارامترهای مختلف مرتبط با هسته IP با استفاده از مراحل زیر سفارشی کنید:

IP را از کاتالوگ IP انتخاب کنید.
روی IP انتخاب شده دوبار کلیک کنید یا دستور Customize IP را از نوار ابزار انتخاب کنید یا روی منو کلیک راست کنید.

برای جزئیات، به راهنمای کاربر Vivado Design Suite: Designing with IP (UG896) و Vivado Design Suite: Getting Started (UG910) مراجعه کنید. شکل‌های این فصل، تصاویری از Vivado IDE هستند. طرح‌بندی نشان‌داده‌شده در اینجا ممکن است با نسخه فعلی متفاوت باشد.

برای دسترسی به هسته، موارد زیر را انجام دهید:

با انتخاب یک پروژه باز کنید File سپس پروژه را باز کنید یا با انتخاب یک پروژه جدید ایجاد کنید File سپس پروژه جدید در ویوادو.
کاتالوگ IP را باز کنید و به هر یک از طبقه بندی ها بروید.

روی ILA دوبار کلیک کنید تا نام اصلی Vivado IDE ظاهر شود.

پنل گزینه های عمومی
شکل زیر تب General Options را در تنظیمات Native نشان می دهد که به شما امکان می دهد گزینه ها را مشخص کنید:

شکل زیر برگه General Options را در تنظیمات AXI نشان می دهد که به شما امکان می دهد گزینه ها را مشخص کنید:

نام مؤلفه: از این فیلد متنی برای ارائه یک نام ماژول منحصر به فرد برای هسته ILA استفاده کنید.

نوع ورودی ILA: این گزینه مشخص می کند که کدام نوع رابط یا سیگنال ILA باید اشکال زدایی شود. در حال حاضر، مقادیر این پارامتر «Native Probes»، «Interface Monitor» و «Mixed» هستند.
Number of Probes: از این فیلد متنی برای انتخاب تعداد پورت های پروب در هسته ILA استفاده کنید. محدوده معتبر مورد استفاده در Vivado® IDE 1 تا 64 است. اگر به بیش از 64 پورت پروب نیاز دارید، باید از جریان فرمان Tcl برای تولید هسته ILA استفاده کنید.
تعدادی شکاف رابط (فقط در نوع Interface Monitor و نوع مختلط موجود است): این گزینه به شما امکان می دهد تعداد اسلات رابط AXI را که باید به ILA متصل شوند انتخاب کنید.

تعداد مشابه برای همه پورت های کاوشگر: تعداد مقایسه کننده ها در هر کاوشگر را می توان در این پانل پیکربندی کرد. با انتخاب، می توان تعداد مشابهی از مقایسه کننده ها را برای همه پروب ها فعال کرد.

پانل های پورت کاوشگر
شکل زیر برگه Probe Ports را نشان می دهد که به شما امکان می دهد تنظیمات را مشخص کنید:

پانل پورت پروب: عرض هر پورت پروب را می توان در پانل های پورت پروب پیکربندی کرد. هر پنل پورت پروب تا هفت پورت دارد.
Probe Width: عرض هر پروب درگاه قابل ذکر است. محدوده معتبر 1 تا 1024 است.
Number of Comparators: این گزینه تنها زمانی فعال می شود که گزینه “Same Number of Comparators for All Probe Ports” غیر فعال باشد. می توان یک مقایسه کننده برای هر پروب در محدوده 1 تا 16 تنظیم کرد.

داده و/یا ماشه: نوع پروب برای هر پروب را می توان با استفاده از این گزینه تنظیم کرد. گزینه های معتبر DATA_and_TRIGGER، DATA و TRIGGER هستند.
گزینه های مقایسه: نوع عملکرد یا مقایسه برای هر پروب را می توان با استفاده از این گزینه تنظیم کرد.

گزینه های رابط
شکل زیر تب گزینه های رابط را نشان می دهد زمانی که مانیتور رابط یا نوع مختلط برای نوع ورودی ILA انتخاب شده است:

نوع رابط: فروشنده، کتابخانه، نام و نسخه (VLNV) رابط که باید توسط هسته ILA نظارت شود.
AXI-MM ID Width: پهنای شناسه رابط AXI را زمانی که slot_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.

AXI-MM Data Width: پارامترهای مربوط به slot را انتخاب می کند_عرض داده رابط AXI را انتخاب می کند زمانی که slot_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.
AXI-MM Address Width: پهنای آدرس رابط AXI را زمانی که slot_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.
فعال کردن AXI-MM/Stream Protocol Checker: بررسی کننده پروتکل AXI4-MM یا AXI4-Stream را برای اسلات فعال می کند وقتی اسلات_ نوع رابط به عنوان AXI-MM یا AXI4-Stream پیکربندی شده است، جایی که شماره شکاف است.

فعال کردن شمارنده های ردیابی تراکنش: قابلیت ردیابی تراکنش های AXI4-MM را فعال می کند.
Number of Outstanding Read Transactions: تعداد تراکنش های خوانده شده معوق در هر ID را مشخص می کند. مقدار باید برابر یا بیشتر از تعداد تراکنش‌های خواندنی معوق برای آن اتصال باشد.
Number of Outstanding Write Transactions: تعداد تراکنش های Write معوق در هر شناسه را مشخص می کند. مقدار باید برابر یا بیشتر از تعداد تراکنش‌های Write معوق برای آن اتصال باشد.

نظارت بر سیگنال‌های وضعیت APC: نظارت بر سیگنال‌های وضعیت APC را برای اسلات فعال کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.
پیکربندی کانال آدرس خواندن AXI به‌عنوان داده: سیگنال‌های کانال آدرس خواندنی را برای هدف ذخیره‌سازی داده برای اسلات انتخاب کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.
پیکربندی کانال آدرس خواندن AXI به‌عنوان ماشه: سیگنال‌های کانال آدرس خواندنی را برای تعیین شرایط ماشه برای اسلات انتخاب کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.

پیکربندی کانال داده خواندن AXI به عنوان داده: سیگنال های کانال داده خواندنی را برای اهداف ذخیره سازی داده برای اسلات انتخاب کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.
پیکربندی کانال داده خواندن AXI به عنوان ماشه: سیگنال های کانال داده خواندنی را برای تعیین شرایط ماشه برای اسلات انتخاب کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.
پیکربندی کانال آدرس نوشتن AXI به عنوان داده: سیگنال های کانال آدرس نوشتن را برای هدف ذخیره سازی داده برای اسلات انتخاب کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.

پیکربندی کانال آدرس نوشتن AXI به‌عنوان ماشه: سیگنال‌های کانال آدرس نوشتن را برای تعیین شرایط راه‌انداز برای اسلات انتخاب کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.
پیکربندی کانال داده نوشتن AXI به عنوان داده: سیگنال های کانال داده نوشتن را برای هدف ذخیره سازی داده برای اسلات انتخاب کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.
پیکربندی کانال داده نوشتن AXI به عنوان ماشه: سیگنال های کانال داده نوشتن را برای تعیین شرایط ماشه برای اسلات انتخاب کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.

پیکربندی کانال پاسخ نوشتن AXI به عنوان داده: سیگنال های کانال پاسخ نوشتن را برای اهداف ذخیره سازی داده برای اسلات انتخاب کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.
پیکربندی کانال پاسخ نوشتن AXI به عنوان ماشه: سیگنال های کانال پاسخ نوشتن را برای مشخص کردن شرایط ماشه برای اسلات انتخاب کنید وقتی اسلات_ نوع رابط به عنوان AXI-MM پیکربندی شده است، جایی که شماره شکاف است.
AXI-Stream Tdata Width: عرض Tdata رابط AXI-Stream را زمانی که slot_ نوع رابط به عنوان AXI-Stream پیکربندی شده است، جایی که شماره شکاف است.

AXI-Stream TID Width: عرض TID رابط AXI-Stream را زمانی که اسلات_ نوع رابط به عنوان AXI-Stream پیکربندی شده است، جایی که شماره شکاف است.
AXI-Stream TUSER Width: عرض TUSER رابط AXI-Stream را زمانی که slot_ نوع رابط به عنوان AXI-Stream پیکربندی شده است، جایی که شماره شکاف است.
AXI-Stream TDEST Width: عرض TDEST رابط AXI-Stream را زمانی که slot_ نوع رابط به عنوان AXI-Stream پیکربندی شده است، جایی که شماره شکاف است.

پیکربندی سیگنال‌های AXIS به‌عنوان داده: سیگنال‌های AXI4-Stream را برای ذخیره‌سازی داده‌ها برای اسلات انتخاب کنید
وقتی اسلات_ نوع رابط به عنوان AXI-Stream پیکربندی شده است شماره شکاف است.
پیکربندی سیگنال‌های AXIS به‌عنوان ماشه: سیگنال‌های AXI4-Stream را برای تعیین شرایط ماشه برای اسلات انتخاب کنید. وقتی اسلات_ نوع رابط به عنوان AXI-Stream پیکربندی شده است، جایی که شماره شکاف است.
پیکربندی شکاف به‌عنوان داده و/یا راه‌انداز: سیگنال‌های شکاف غیر AXI را برای تعیین شرایط ماشه یا برای ذخیره داده یا برای هر دو برای اسلات انتخاب می‌کند. وقتی اسلات_ نوع رابط به عنوان غیر AXI پیکربندی شده است، جایی که شماره شکاف است.

گزینه های ذخیره سازی
شکل زیر برگه گزینه های ذخیره سازی را نشان می دهد که به شما امکان می دهد نوع هدف ذخیره سازی و عمق حافظه مورد استفاده را انتخاب کنید:

Storage Target: این پارامتر برای انتخاب نوع هدف ذخیره سازی از منوی کشویی استفاده می شود.

عمق داده: از این پارامتر برای انتخاب s مناسب استفاده می شودampعمق را از منوی کشویی.

گزینه های پیشرفته
شکل زیر تب Advanced Options را نشان می دهد:

Enable AXI4-Stream Interface for Manual Connection to AXI Debug Hub: وقتی فعال باشد، این گزینه یک رابط AXIS برای اتصال IP به AXI Debug Hub می دهد.
Enable Trigger Input Interface: این گزینه را علامت بزنید تا یک پورت ورودی ماشه اختیاری فعال شود.
Enable Trigger Output Interface: این گزینه را علامت بزنید تا یک پورت خروجی ماشه اختیاری فعال شود.

لوله ورودی Stages: تعداد رجیسترهایی را که می خواهید برای probe اضافه کنید، انتخاب کنید تا نتایج پیاده سازی را بهبود بخشد. این پارامتر برای همه پروب ها اعمال می شود.
Advanced Trigger: برای فعال کردن توالی تریگر مبتنی بر ماشین، علامت بزنید.

تولید خروجی
برای جزئیات، به راهنمای کاربر Vivado Design Suite: طراحی با IP (UG896) مراجعه کنید.

محدود کردن هسته

محدودیت های مورد نیاز
هسته ILA شامل XDC است file که شامل محدودیت های مسیر نادرست مناسب برای جلوگیری از محدودیت بیش از حد مسیرهای همگام سازی عبور از دامنه ساعت است. همچنین انتظار می رود که سیگنال ساعت متصل به پورت ورودی clk هسته ILA به درستی در طراحی شما محدود شده باشد.

دستگاه، بسته، و انتخاب درجه سرعت
این بخش برای این هسته IP قابل استفاده نیست.

فرکانس های ساعت
این بخش برای این هسته IP قابل استفاده نیست.

مدیریت ساعت
این بخش برای این هسته IP قابل استفاده نیست.
قرار دادن ساعت
این بخش برای این هسته IP قابل استفاده نیست.
بانکداری
این بخش برای این هسته IP قابل استفاده نیست.

قرارگیری فرستنده گیرنده
این بخش برای این هسته IP قابل استفاده نیست.
استاندارد ورودی/خروجی و محل قرارگیری
این بخش برای این هسته IP قابل استفاده نیست.

شبیه سازی

برای اطلاعات جامع در مورد اجزای شبیه‌سازی Vivado®، و همچنین اطلاعاتی در مورد استفاده از ابزارهای شخص ثالث پشتیبانی‌شده، به راهنمای کاربر Vivado Design Suite: Logic Simulation (UG900) مراجعه کنید.

سنتز و پیاده سازی
برای جزئیات در مورد سنتز و پیاده سازی، به راهنمای کاربر Vivado Design Suite: طراحی با IP (UG896) مراجعه کنید.

اشکال زدایی

این پیوست شامل جزئیاتی در مورد منابع موجود در پشتیبانی Xilinx® است webسایت و ابزارهای رفع اشکال اگر IP به کلید مجوز نیاز دارد، کلید باید تأیید شود. ابزارهای طراحی Vivado دارای چندین نقطه بازرسی مجوز برای راه‌اندازی IP مجاز از طریق جریان هستند. اگر بررسی مجوز موفقیت آمیز باشد، IP می تواند به تولید ادامه دهد. در غیر این صورت، تولید با یک خطا متوقف می شود. نقاط بازرسی مجوز توسط ابزارهای زیر اعمال می شود:

ویوادو سنتز

پیاده سازی ویوادو
write_bitstream (فرمان Tcl)

مهم! سطح مجوز IP در ایست های بازرسی نادیده گرفته می شود. آزمایش وجود مجوز معتبر را تأیید می کند. سطح مجوز IP را بررسی نمی کند.

یافتن راهنما در Xilinx.com

برای کمک به فرآیند طراحی و اشکال زدایی هنگام استفاده از هسته، پشتیبانی Xilinx web صفحه حاوی منابع کلیدی مانند مستندات محصول، یادداشت‌های انتشار، سوابق پاسخ، اطلاعات مربوط به مسائل شناخته شده و پیوندهایی برای دریافت پشتیبانی بیشتر محصول است. انجمن انجمن Xilinx همچنین در دسترس است که در آن اعضا می توانند یاد بگیرند، شرکت کنند، به اشتراک بگذارند و درباره راه حل های Xilinx سؤال بپرسند.

مستندات
این راهنمای محصول سند اصلی مرتبط با هسته است. این راهنما، همراه با اسناد مربوط به تمام محصولاتی که به فرآیند طراحی کمک می کنند، در پشتیبانی Xilinx یافت می شود. web صفحه یا با استفاده از Xilinx Documentation Navigator. Xilinx Documentation Navigator را از صفحه دانلودها دانلود کنید. برای اطلاعات بیشتر در مورد این ابزار و ویژگی های موجود، راهنمای آنلاین را پس از نصب باز کنید.

پاسخ سوابق
Answer Records شامل اطلاعاتی در مورد مشکلات رایج، اطلاعات مفید در مورد نحوه حل این مشکلات و هرگونه مشکل شناخته شده در مورد محصول Xilinx است. سوابق پاسخ روزانه ایجاد و نگهداری می شوند تا اطمینان حاصل شود که کاربران به دقیق ترین اطلاعات موجود دسترسی دارند. Answer Records برای این هسته را می توان با استفاده از کادر Search Support در پشتیبانی اصلی Xilinx پیدا کرد web صفحه برای به حداکثر رساندن نتایج جستجو، از کلمات کلیدی مانند:

نام محصول
پیام(های) ابزار
خلاصه ای از مشکل پیش آمده

جستجوی فیلتر پس از بازگشت نتایج برای هدف قرار دادن بیشتر نتایج در دسترس است.

پشتیبانی فنی
Xilinx پشتیبانی فنی را در انجمن انجمن Xilinx برای این محصول IP LogiCORE™ هنگامی که همانطور که در مستندات محصول توضیح داده شده است، ارائه می‌کند. در صورت انجام هر یک از موارد زیر، Xilinx نمی تواند زمان، عملکرد یا پشتیبانی را تضمین کند:

راه حل را در دستگاه هایی که در مستندات تعریف نشده اند پیاده کنید.

راه حل را فراتر از حد مجاز در اسناد محصول سفارشی کنید.
هر بخش از طرح با برچسب DO NOT MODIFY را تغییر دهید.

برای پرسیدن سوالات، به انجمن انجمن Xilinx بروید.

منابع اضافی و اطلاعیه های حقوقی

منابع Xilinx
برای منابع پشتیبانی مانند پاسخ‌ها، اسناد، بارگیری‌ها و انجمن‌ها، به پشتیبانی Xilinx مراجعه کنید.

راهنمای اسناد و مرکز طراحی
Xilinx® Documentation Navigator (DocNav) دسترسی به اسناد، ویدیوها و منابع پشتیبانی Xilinx را فراهم می کند که می توانید برای یافتن اطلاعات آنها را فیلتر و جستجو کنید. برای باز کردن DocNav:

• از Vivado® IDE، Help → Documentation and Tutorials را انتخاب کنید.
• در ویندوز، Start → All Programs → Xilinx Design Tools → DocNav را انتخاب کنید.
• در خط فرمان لینوکس، docnav را وارد کنید.

مرکز طراحی Xilinx پیوندهایی به اسناد سازماندهی شده بر اساس وظایف طراحی و موضوعات دیگر ارائه می دهد که می توانید از آنها برای یادگیری مفاهیم کلیدی و پاسخگویی به سوالات متداول استفاده کنید. برای دسترسی به مرکز طراحی:

در DocNav، روی Design Hubs کلیک کنید View برگه
در Xilinx webسایت، به صفحه طراحی هاب مراجعه کنید.

توجه: برای اطلاعات بیشتر در مورد DocNav، به صفحه Documentation Navigator در Xilinx مراجعه کنید webسایت

مراجع
این اسناد مطالب تکمیلی مفیدی را با این راهنما ارائه می دهند:

راهنمای کاربر Vivado Design Suite: برنامه نویسی و اشکال زدایی (UG908)

راهنمای کاربری Vivado Design Suite: طراحی با IP (UG896)
راهنمای کاربر Vivado Design Suite: طراحی زیرسیستم های IP با استفاده از IP Integrator (UG994)
راهنمای کاربر Vivado Design Suite: Getting Started (UG910)

راهنمای کاربر Vivado Design Suite: Logic Simulation (UG900)
راهنمای کاربر Vivado Design Suite: پیاده سازی (UG904)
راهنمای مهاجرت ISE به Vivado Design Suite (UG911)

راهنمای محصول AXI Protocol Checker LogiCORE IP (PG101)
راهنمای محصول AXI4-Stream Protocol Checker LogiCORE IP (PG145)

تاریخچه تجدید نظر
جدول زیر تاریخچه ویرایش این سند را نشان می دهد.

بخش	خلاصه تجدید نظر
نسخه 11 / 23 / 2020 1.1
انتشار اولیه	N/A

لطفا بخوانید: اطلاعیه های حقوقی مهم
اطلاعاتی که در اینجا برای شما افشا می شود ("مواد") صرفاً برای انتخاب و استفاده از محصولات Xilinx ارائه شده است. تا حداکثر میزان مجاز توسط قانون قابل اجرا: (1) مواد «همانطور که هست» در دسترس هستند و با همه ایرادات، Xilinx بدینوسیله تمام ضمانت‌ها و شرایط، صریح، ضمنی یا قانونی، شامل ضمانت‌نامه‌ها، اما نه محدود به ضمانت‌نامه، را سلب می‌کند. -نقض، یا تناسب برای هر هدف خاص؛ و (2) Xilinx هیچ مسئولیتی (چه در قرارداد یا جرم، از جمله سهل انگاری، یا بر اساس هر نظریه دیگری از مسئولیت) در قبال هر گونه از دست دادن یا آسیب از هر نوع یا ماهیت مربوط به، ناشی از، یا در ارتباط با مواد ندارد. (از جمله استفاده شما از مواد)، از جمله برای هرگونه زیان یا خسارت مستقیم، غیرمستقیم، خاص، اتفاقی یا تبعی (از جمله از دست دادن داده ها، سود، سرقفلی، یا هر نوع زیان یا خسارتی که در نتیجه هر اقدامی متحمل شده است. توسط شخص ثالث) حتی اگر چنین خسارت یا ضرری به طور منطقی قابل پیش بینی باشد یا Xilinx در مورد احتمال مشابه توصیه شده باشد.

Xilinx هیچ تعهدی برای تصحیح هر گونه خطای موجود در مواد یا اطلاع رسانی به روز رسانی مواد یا مشخصات محصول به شما ندارد. شما مجاز به تکثیر، تغییر، توزیع، یا نمایش عمومی مطالب بدون رضایت کتبی قبلی نیستید. برخی از محصولات مشمول شرایط و ضوابط گارانتی محدود Xilinx هستند، لطفاً به شرایط فروش Xilinx مراجعه کنید. viewویرایش در https://www.xilinx.com/legal.htm#tos; هسته های IP ممکن است مشمول شرایط ضمانت و پشتیبانی مندرج در مجوزی باشند که توسط Xilinx برای شما صادر شده است. محصولات Xilinx به گونه ای طراحی نشده اند که ایمن باشند یا برای استفاده در برنامه هایی که نیاز به عملکرد ایمن دارند. شما تنها ریسک و مسئولیت استفاده از محصولات Xilinx را در چنین برنامه های مهمی بر عهده می گیرید، لطفاً به شرایط فروش Xilinx مراجعه کنید. viewویرایش در https://www.xilinx.com/legal.htm#tos.
این سند حاوی اطلاعات اولیه است و ممکن است بدون اطلاع قبلی تغییر کند. اطلاعات ارائه شده در اینجا مربوط به محصولات و/یا خدماتی است که هنوز برای فروش در دسترس نیستند و صرفاً برای مقاصد اطلاعاتی ارائه شده است و به عنوان پیشنهادی برای فروش یا تلاش برای تجاری‌سازی محصولات و/یا خدمات اشاره‌شده در نظر گرفته نشده است. در اینجا.

سلب مسئولیت برنامه های کاربردی خودرو
محصولات خودرویی (که در شماره قطعه با عنوان "XA" مشخص شده است) برای استفاده در استقرار کیسه های هوا یا برای استفاده در برنامه هایی که بر کنترل وسیله نقلیه تأثیر می گذارند ("امنیت ایمنی ایمنی و ایمنی خودرو") ضمانت نامه ای ندارند. ویژگی EDUNDANCY سازگار است با استاندارد ایمنی خودرو ISO 26262 ("طراحی ایمنی"). مشتریان باید قبل از استفاده یا توزیع هر سیستمی که محصولات را در بر می گیرد، چنین سیستم هایی را برای اهداف ایمنی به طور کامل آزمایش کنند. استفاده از محصولات در یک برنامه ایمنی بدون طرح ایمنی کاملاً در معرض خطر مشتری است و فقط مشمول قوانین و مقررات قابل اجرا است که بر محدودیت های مربوط به مسئولیت محصول حاکم است.
حق نسخه‌برداری 2020 Xilinx, Inc. Xilinx، لوگوی Xilinx، Alveo، Artix، Kintex، Spartan، Versal، Virtex، Vivado، Zynq و سایر مارک‌های تعیین‌شده موجود در اینجا علائم تجاری Xilinx در ایالات متحده و سایر کشورها هستند. همه علائم تجاری دیگر متعلق به صاحبان مربوطه هستند. PG357 (نسخه 1.1) 23 نوامبر 2020، ILA با رابط AXI4-Stream نسخه 1.1
بارگیری PDF: راهنمای تحلیلگر منطقی مجتمع Xilinx AXI4-Stream

مراجع

راهنمای کاربر