Xilinx AXI4-Stream مدغم منطق شنونکی لارښود

Integrated Logic Analyzer (ILA) د AXI4-Stream Interface کور سره د دودیز وړ منطق شنونکی IP دی چې د ډیزاین داخلي سیګنالونو او انٹرفیسونو څارلو لپاره کارول کیدی شي. د ILA کور کې د عصري منطق تحلیل کونکو ډیری پرمختللي ب featuresې شاملې دي ، پشمول د بولین محرک مساوات او د څنډې لیږد محرکونه. کور د حافظې نقشه شوي AXI او AXI4-Stream لپاره د پروتوکول چک کولو سره د انٹرفیس ډیبګ کولو او نظارت وړتیا هم وړاندیز کوي. ځکه چې د ILA کور د نظارت شوي ډیزاین سره همغږي دی ، د ډیزاین ساعت ټول محدودیتونه چې ستاسو ډیزاین کې پلي کیږي د ILA کور برخو باندې هم پلي کیږي. په ډیزاین کې د انٹرفیسونو ډیبګ کولو لپاره ، ILA IP باید په Vivado® IP ادغام کې د بلاک ډیزاین کې اضافه شي. په ورته ډول، د AXI4/AXI4-Stream پروتوکول چک کولو اختیار د ILA IP لپاره په IP ادغام کې فعال کیدی شي. د پروتوکول سرغړونه بیا په څپو کې ښودل کیدی شي viewد ویواډو منطق شنونکی.

ځانګړتیاوې

د کارن لخوا د انتخاب وړ د تفتیش بندرونو شمیر او د پلټنو عرض.

د کارونکي غوره کولو وړ ذخیره کولو هدفونه لکه د بلاک رام او الټرارام
ډیری تحقیقاتي بندرونه په یو واحد محرک حالت کې یوځای کیدی شي.

په ډیزاین کې د AXI انٹرفیسونو ډیبګ کولو لپاره د کارونکي انتخاب وړ AXI سلاټونه.
د AXI انٹرفیسونو لپاره د ترتیب وړ انتخابونه په شمول د انٹرفیس ډولونه او ټریس sampژوروالی

د تحقیقاتو لپاره ډاټا او محرک ملکیت.
یو شمیر پرتله کونکي او د هرې پلټنې لپاره عرض او په انټرفیس کې انفرادي بندرونه.

ان پټ/آؤټ پټ کراس محرک انٹرفیسونه.
د ان پټ پروبونو لپاره د تنظیم وړ پایپ لاین.

AXI4-MM او AXI4-Stream پروتوکول چک کول.

د ILA کور په اړه د نورو معلوماتو لپاره، د Vivado Design Suite User Guide: Programming and Debugging (UG908) وګورئ.

د IP حقیقتونه

LogiCORE™ IP حقیقتونه جدول
اصلي مشخصات
د ملاتړ شوي وسیلې کورنۍ1	Versal™ ACAP
ملاتړ شوي کارن انٹرفیسونه	IEEE معیاري 1149.1 – JTAG
د کور سره چمتو شوی
ډیزاین Files	RTL
Exampد ډیزاین	ویریلوګ
د ازموینې بنچ	نه دی ورکړل شوی
خنډونه File	Xilinx® ډیزاین محدودیتونه (XDC)
د سمولو ماډل	نه دی ورکړل شوی
ملاتړ شوی S/W ډرایور	N/A
ازمول شوي ډیزاین جریان2
ډیزاین داخله	Vivado® ډیزاین سویټ
سمول	د ملاتړ شوي سمیلیټرونو لپاره، وګورئ د Xilinx ډیزاین وسیلې: د یادښتونو لارښود.
ترکیب	Vivado ترکیب
ملاتړ
ټول Vivado IP بدلون log	د ماسټر ویواډو IP بدلون لوګو: 72775
د Xilinx ملاتړ web پاڼه
یادونه: 1. د ملاتړ شوي وسیلو بشپړ لیست لپاره، Vivado® IP کتلاګ وګورئ. 2. د وسیلو د ملاتړ شوي نسخو لپاره، وګورئ د Xilinx ډیزاین وسیلې: د یادښتونو لارښود.

اوورview

د ډیزاین پروسې لخوا د مینځپانګې نیویګیټ کول
Xilinx® اسناد د معیاري ډیزاین پروسو د یوې سیټ شاوخوا تنظیم شوي ترڅو تاسو سره ستاسو د اوسني پرمختیایي دندې لپاره اړونده مینځپانګې موندلو کې مرسته وکړي. دا سند لاندې ډیزاین پروسې پوښي:

د هارډویر، IP، او پلیټ فارم پراختیا: د هارډویر پلیټ فارم لپاره د PL IP بلاکونو رامینځته کول، د PL کرنل رامینځته کول، د فرعي سیسټم فعالیت سمول، او د Vivado® وخت، د سرچینو کارول، او د بریښنا بندول ارزول. د سیسټم ادغام لپاره د هارډویر پلیټ فارم رامینځته کول هم شامل دي. په دې سند کې هغه موضوعات چې د دې ډیزاین پروسې کې پلي کیږي عبارت دي له:
د پورټ توضیحات

ساعت کول او بیا تنظیم کول
د کور تنظیم کول او تولید کول

کور اوورview
د FPGA ډیزاین کې سیګنالونه او انٹرفیسونه د ILA تحقیقاتو او سلاټ ان پټونو سره وصل دي. دا سیګنالونه او انٹرفیسونه په ترتیب سره د تحقیقاتو او سلاټ ان پټونو سره وصل دي.ampد ډیزاین سرعت سره رهبري شوی او د آن چپ بلاک رام په کارولو سره زیرمه شوی. په Versal™ ACAP ډیزاین کې سیګنالونه او انٹرفیسونه د ILA تحقیقاتو او سلاټ ان پټونو سره وصل دي. دا ضمیمه سیګنالونه او انٹرفیسونه ديampد اصلي ساعت ان پټ په کارولو سره د ډیزاین سرعت سره رهبري شوی او په چپ بلاک RAM یادداشتونو کې زیرمه شوی. اصلي پیرامیټونه لاندې مشخص کوي:

یو شمیر تحقیقات (تر 512 پورې) او د تحقیقاتو عرض (1 څخه تر 1024 پورې).

یو شمیر سلاټونه او د انٹرفیس اختیارونه.
ټریس ایسampژوروالی

ډاټا او/یا د تحقیقاتو لپاره ملکیت محرک کړئ.
د هرې څیړنې لپاره د پرتله کونکو شمیر.

د ILA کور سره اړیکه د AXI Debug Hub د مثال په کارولو سره ترسره کیږي چې د کنټرول، انٹرفیس، او پروسس کولو سیسټم (CIPS) IP کور سره نښلوي.

وروسته له دې چې ډیزاین په Versal ACAP کې ډک شي، د Vivado® منطق تحلیل کونکي سافټویر وکاروئ ترڅو د ILA اندازه کولو لپاره د محرک پیښې تنظیم کړي. وروسته له دې چې محرک رامنځ ته شي، sampلی بفر ډک شوی او د ویواډو منطق تحلیل کونکي کې اپلوډ شوی. تاسو یې کولای شئ view دا ډاټا د ویوفارم کړکۍ په کارولو سره. تحقیقات sample او trigger فعالیت د پروګرام وړ منطق سیمه کې پلي کیږي. آن چپ بلاک RAM یا د الټرارام حافظه د ذخیره کولو هدف پراساس چې تاسو د تخصیص پرمهال غوره کړې وي کوم چې ډاټا ذخیره کوي تر هغه چې دا د سافټویر لخوا اپلوډ نشي. د پیښو محرک کولو، ډاټا نیولو، یا د ILA کور سره د خبرو اترو لپاره هیڅ کارن ان پټ یا محصول ته اړتیا نشته. د ILA کور د انٹرفیس کچې سیګنالونو نظارت کولو وړ دی ، دا کولی شي د لیږد کچې معلومات لکه د AXI4 انٹرفیسونو لپاره بقایا لیږدونه وړاندې کړي.

د ILA تحقیقاتو محرک پرتله کوونکی
هر تحقیقاتي ان پټ د محرک پرتله کونکي سره وصل دی چې د مختلف عملیاتو ترسره کولو وړتیا لري. د چلولو په وخت کې پرتله کوونکی د ترسره کولو لپاره ټاکل کیدی شي = یا != پرتله کول. پدې کې د سمون کچې نمونې شاملې دي، لکه X0XX101. پدې کې د څنډې لیږدونه کشف کول هم شامل دي لکه راپورته کیدونکی څنډه (R) ، د ښکته کیدو څنډه (F) ، یا هم څنډه (B) ، یا هیڅ لیږد (N). د محرک پرتله کوونکی کولی شي ډیر پیچلي پرتله کړي، په شمول >، <، ≥، او ≤.

مهم! پرتله کوونکی د ویواډو® منطق تحلیل کونکي له لارې د چلولو په وخت کې تنظیم شوی.

د ILA محرک حالت
د محرک حالت د بولین "AND" یا "OR" محاسبې پایله ده چې د ILA تحقیقاتو محرک پرتله کونکي پایلې دي. د Vivado® منطق شنونکي په کارولو سره، تاسو دا غوره کوئ چې ایا "AND" د محرک پرتله کونکي تحقیقات یا "OR" تحقیقات وکړئ. د "AND" ترتیب د محرک پیښې لامل کیږي کله چې د ILA ټول تحقیقاتي پرتله کول راضي وي. د "OR" ترتیب د محرک پیښې لامل کیږي کله چې د ILA تحقیقاتو پرتله کولو څخه راضي وي. د محرک حالت د محرک پیښه ده چې د ILA ټریس اندازه کولو لپاره کارول کیږي.

غوښتنلیکونه

د ILA کور په داسې غوښتنلیک کې د کارولو لپاره ډیزاین شوی چې د Vivado® په کارولو سره تایید یا ډیبګ کولو ته اړتیا لري. لاندې ارقام ښیې چې د CIPS IP کور د AXI بلاک RAM کنټرولر څخه د AXI شبکې چپ (NoC) له لارې لیکي او لوستل کوي. د ILA کور د AXI NoC او AXI بلاک RAM کنټرولر تر مینځ د انٹرفیس شبکې سره وصل دی ترڅو په هارډویر مدیر کې د AXI4 لیږد څارنه وکړي.

جواز ورکول او ترتیب کول
دا Xilinx® LogiCORE™ IP ماډل د Xilinx Vivado® ډیزاین سویټ سره د Xilinx پای کارونکي جواز شرایطو لاندې پرته له کوم اضافي لګښت چمتو شوی.
یادونه: د دې تصدیق کولو لپاره چې تاسو جواز ته اړتیا لرئ، د IP کتلاګ د جواز کالم وګورئ. په دې معنی چې یو جواز د Vivado® ډیزاین سویټ سره شامل دی؛ پیرود پدې معنی دی چې تاسو باید د اصلي کارولو لپاره جواز واخلئ. د نورو Xilinx® LogiCORE™ IP ماډلونو په اړه معلومات په Xilinx Intellectual Property پاڼه کې شتون لري. د نورو Xilinx LogiCORE IP ماډلونو او وسایلو د قیمت او شتون په اړه د معلوماتو لپاره، د خپل محلي Xilinx پلور نماینده سره اړیکه ونیسئ.

د محصول مشخصات

د پورټ توضیحات
لاندې جدول د ILA بندرونو او پیرامیټونو په اړه توضیحات وړاندې کوي.
ILA بندرونه

جدول 1: ILA بندرونه
د بندر نوم	I/O	تفصیل
clk	I	ډیزاین ساعت چې ټول محرک او ذخیره کولو منطق بندوي.
تحقیقات [ – 1:0]	I	د تفتیش پورټ داخلول. د پلټنې پورټ شمیره له 0 څخه تر XNUMX پورې دی 511. د پلټنې پورټ پلنوالی (د ) د 1 څخه تر 1024 پورې دی. تاسو باید دا بندر د ویکتور په توګه اعلان کړئ. د 1-bit پورټ لپاره، تحقیقات وکاروئ [0:0].
trig_out	O	د trig_out بندر یا د محرک حالت څخه یا د بهرني trig_in بندر څخه تولید کیدی شي. د منطق تحلیل کونکي څخه د چلولو وخت کنټرول شتون لري ترڅو د ټریګر حالت او trig_in تر مینځ تیرولو لپاره trig_out چل کړي.
trig_in	I	د امبیډډ کراس ټریګر لپاره د پروسس پراساس سیسټم کې د ان پټ ټریګر پورټ کارول کیږي. د بل ILA سره وصل کیدی شي ترڅو د کاسکیډینګ محرک رامینځته کړي.
سلاټ_ _	I	سلاټ انٹرفیس. د انٹرفیس ډول په متحرک ډول د سلاټ پر بنسټ رامینځته شوی. _ د انٹرفیس ډول پیرامیټر. د انٹرفیس دننه انفرادي بندرونه د هارډویر مدیر کې د څارنې لپاره شتون لري.
trig_out_ack	I	د trig_out لپاره یو اعتراف.
trig_in_ack	O	د trig_in لپاره یو اعتراف.
بیا تنظیمول	I	د ILA انپټ ډول کله چې 'انټرفیس مانیټر' ته ټاکل کیږي، دا پورټ باید ورته ری سیٹ سیګنال وي چې د ډیزاین منطق سره همغږي وي چې د سلاټ سره وصل وي. _ د ILA کور بندرونه.
S_AXIS	I/O	اختیاري بندر. د AXI Debug Hub core سره د لاسي پیوستون لپاره کارول کیږي کله چې 'AXI4 فعال کړئ- د AXI Debug Hub سره د مینول کنکشن لپاره د سټریم انٹرفیس' په پرمختللي اختیارونو کې غوره شوی.
M_AXIS	I/O	اختیاري بندر. د AXI Debug Hub کور سره د لاسي پیوستون لپاره کارول کیږي کله چې 'AXI Debug Hub ته د لاسي اړیکې لپاره AXI4- سټریم انٹرفیس فعال کړئ' په پرمختللي اختیارونو کې غوره شوی.

جدول 1: ILA بندرونه (دوام)
د بندر نوم	I/O	تفصیل
aresetn	I	اختیاري بندر. د AXI Debug Hub کور سره د لاسي پیوستون لپاره کارول کیږي کله چې 'AXI Debug Hub ته د لاسي اړیکې لپاره AXI4- سټریم انٹرفیس فعال کړئ' په پرمختللي اختیارونو کې غوره شوی. دا پورټ باید د AXI Debug Hub د ری سیٹ پورټ سره همغږي وي.
alk	I	اختیاري بندر. د AXI Debug Hub کور سره د لاسي پیوستون لپاره کارول کیږي کله چې 'AXI Debug Hub ته د لاسي اړیکې لپاره AXI4- سټریم انٹرفیس فعال کړئ' په پرمختللي اختیارونو کې غوره شوی. دا بندر باید د AXI Debug Hub د ساعت بندر سره همغږي وي.

د ILA پیرامیټونه

جدول 2: د ILA پیرامیټونه
پیرامیټر	د منلو وړ ارزښتونه	اصلي ارزښتونه	تفصیل
د برخې_نوم	د A-Z، 0-9، او _ سره تار (انډر سکور)	ila_0	د سمدستي اجزا نوم.
C_NUM_OF_PROBES	1-512	1	د ILA تحقیقاتو بندرونو شمیر.
C_MEMORY_TYPE	0، 1	0	د نیول شوي معلوماتو لپاره د ذخیره کولو هدف. 0 د بلاک رام سره مطابقت لري او 1 د الټرارام سره مطابقت لري.
C_DATA_DEPTH	۲، ۵، ۲، ۵، ۲، ۵، 65,536، 131,072	1,024	د ذخیرې بفر ژوره پلټنه. دا شمیره د s اعظمي شمیر استازیتوب کويamples چې د هرې پلټنې ان پټ لپاره د چلولو په وخت کې زیرمه کیدی شي.
C_PROBE _WIDTH	1-1024	1	د تحقیقاتي بندر عرض . چیرته د تحقیقاتو پورټ د 0 څخه تر 1,023 پورې ارزښت لري.
C_TRIGOUT_EN	ریښتیا/ دروغ	غلط	د ټریګ آوټ فعالیت فعالوي. بندرونه trig_out او trig_out_ack کارول کیږي.
C_TRIGIN_EN	ریښتیا/ دروغ	غلط	په فعالیت کې ټریګ فعالوي. بندرونه trig_in او trig_in_ack کارول کیږي.
C_INPUT_PIPE_STAGES	0-6	0	د تفتیش بندرونو ته اضافي فلاپونه اضافه کړئ. یو پیرامیټر په ټولو تحقیقاتي بندرونو کې پلي کیږي.
ALL_PROBE_SAME_MU	ریښتیا/ دروغ	ریښتیا	دا د ټولو تحقیقاتو سره د ورته پرتله کولو واحدونو (د میچ واحدونو) سره اړوي.
C_PROBE _MU_CNT	1-16	1	په هر تحقیق کې د پرتله کولو ارزښت (میچ) واحدونو شمیر. دا یوازې د اعتبار وړ دی که ALL_PROBE_SAME_MU غلط وي.
C_PROBE _ ټایپ	ډاټا او ټریګر، ټریګر، ډاټا	ډاټا او ټریګر	د محرک حالت مشخص کولو لپاره یا د معلوماتو ذخیره کولو هدف یا دواړه لپاره ټاکل شوي تحقیقات غوره کول.
C_ADV_TRIGGER	ریښتیا/ دروغ	غلط	د مخکینۍ محرک اختیار فعالوي. دا د محرک ریاست ماشین فعالوي او تاسو کولی شئ خپل د محرک ترتیب په ویواډو منطق تحلیل کونکي کې ولیکئ.

جدول 2: د ILA پیرامیټونه (دوام)
پیرامیټر	د منلو وړ ارزښتونه	اصلي ارزښتونه	تفصیل
C_NUM_MONITOR_SLOTS	1-11	1	د انٹرفیس سلاټونو شمیر.
یادونه: 1. د پرتله کولو ارزښت (میچ) واحدونو اعظمي شمیر تر 1,024 پورې محدود دی. د بنسټیز محرک (C_ADV_TRIGGER = FALSE) لپاره، هر پروب د پرتله کولو یو واحد لري (لکه څنګه چې په پخوانۍ نسخه کې). مګر د مخکینۍ محرک اختیار لپاره (C_ADV_TRIGGER = TRUE)، دا پدې مانا ده چې انفرادي تحقیقات لاهم د یو څخه تر څلورو پورې د پرتله کولو ارزښت واحدونو شمیر احتمالي انتخاب لري. مګر د پرتله کولو ټول واحدونه باید له 1,024 څخه ډیر نه وي. دا پدې مانا ده، که تاسو په هر تحقیق کې څلور پرتله کولو واحدونو ته اړتیا لرئ نو تاسو ته اجازه لرئ چې یوازې 256 تحقیقات وکاروئ.

د کور سره ډیزاین کول

پدې برخه کې لارښوونې او اضافي معلومات شامل دي ترڅو د اصلي سره ډیزاین کولو کې اسانتیا ولري.

کلېک کول
د کلک ان پټ پورټ هغه ساعت دی چې د ILA کور لخوا د تحقیقاتو ارزښتونو ثبتولو لپاره کارول کیږي. د غوره پایلو لپاره، دا باید د ورته ساعت سیګنال وي چې د ډیزاین منطق سره همغږي وي چې د ILA کور د تحقیقاتو بندرونو سره وصل وي. کله چې د AXI Debug Hub سره په لاسي ډول وصل شي، د aclk سیګنال باید د AXI Debug Hub کلاک ان پټ پورټ سره همغږي وي.

بیا تنظیمول
کله چې تاسو د انټرفیس مانیټر لپاره د ILA ان پټ ډول تنظیم کړئ ، د ری سیٹ پورټ باید ورته ری سیٹ سیګنال وي چې د ډیزاین منطق سره همغږي وي چې انٹرفیس ورسره وصل دی.
سلاټ_ _ د ILA کور بندر. د AXI Debug Hub core سره د لاسي پیوستون لپاره، موجوده پورټ باید د AXI Debug Hub کور د ری سیٹ پورټ سره همغږي وي.

ډیزاین جریان مرحلې
دا برخه د کور تخصیص او تولید بیانوي، د کور محدودیت، او د سمولو، ترکیب، او پلي کولو مرحلې چې د دې IP کور لپاره ځانګړي دي. د معیاري Vivado® ډیزاین جریان او IP ادغام په اړه نور تفصيلي معلومات په لاندې Vivado ډیزاین سویټ کارونکي لارښودونو کې موندل کیدی شي:

د ویواډو ډیزاین سویټ کارونکي لارښود: د IP ادغام (UG994) په کارولو سره د IP فرعي سیسټمونو ډیزاین کول
د ویواډو ډیزاین سویټ کارونکي لارښود: د IP سره ډیزاین کول (UG896)
د ویواډو ډیزاین سویټ کارونکي لارښود: پیل کول (UG910)
د ویواډو ډیزاین سویټ کارونکي لارښود: منطق سمول (UG900)

د کور تنظیم کول او تولید کول

پدې برخه کې د Vivado® ډیزاین سویټ کې د کور دودیز کولو او تولید لپاره د Xilinx® وسیلو کارولو په اړه معلومات شامل دي. که تاسو په Vivado IP ادغام کې کور تنظیم او تولید کوئ، د Vivado ډیزاین سویټ کارونکي لارښود وګورئ: د مفصل معلوماتو لپاره د IP انټیګرټر (UG994) په کارولو سره د IP فرعي سیسټمونو ډیزاین کول. د IP ادغام کوونکی ممکن د ډیزاین تصدیق کولو یا تولید کولو په وخت کې ځینې ترتیب شوي ارزښتونه په اتوماتيک ډول محاسبه کړي. د دې لپاره چې وګورو چې ایا ارزښتونه بدلیږي، پدې فصل کې د پیرامیټر توضیحات وګورئ. ته view د پیرامیټر ارزښت، په Tcl کنسول کې validate_bd_design کمانډ چل کړئ. تاسو کولی شئ د لاندې مرحلو په کارولو سره د IP کور پورې اړوند مختلف پیرامیټونو لپاره د ارزښتونو په ټاکلو سره ستاسو په ډیزاین کې د کارولو لپاره IP تنظیم کړئ:

د IP کتلاګ څخه IP غوره کړئ.
په ټاکل شوي IP دوه ځله کلیک وکړئ یا د تول بار څخه د Customize IP کمانډ غوره کړئ یا مینو کې ښیې کلیک وکړئ.

د جزیاتو لپاره، د ویواډو ډیزاین سویټ کارونکي لارښود وګورئ: د IP سره ډیزاین کول (UG896) او د ویواډو ډیزاین سویټ کارونکي لارښود: پیل کول (UG910). په دې څپرکي کې ارقام د Vivado IDE مثالونه دي. دلته ښودل شوی ترتیب ممکن د اوسني نسخې څخه توپیر ولري.

کور ته د لاسرسي لپاره، لاندې کارونه ترسره کړئ:

په غوره کولو سره یوه پروژه پرانیزئ File بیا پروژه پرانیزئ یا په غوره کولو سره نوې پروژه جوړه کړئ File بیا په ویواډو کې نوې پروژه.
د IP کتلاګ خلاص کړئ او هر ډول ټیکونومي ته لاړشئ.

ILA دوه ځله کلیک وکړئ ترڅو اصلي نوم Vivado IDE راوړو.

د عمومي اختیارونو پینل
لاندې ارقام په اصلي ترتیب کې د عمومي اختیارونو ټب ښیې چې تاسو ته اجازه درکوي اختیارونه مشخص کړئ:

لاندې ارقام د AXI ترتیب کې د عمومي اختیارونو ټب ښیې چې تاسو ته اجازه درکوي اختیارونه مشخص کړئ:

د برخې نوم: د دې متن ساحه د ILA کور لپاره د ځانګړي ماډل نوم چمتو کولو لپاره وکاروئ.

د ILA انپټ ډول: دا اختیار مشخص کوي چې کوم ډول انٹرفیس یا سیګنال ILA باید ډیبګ شي. اوس مهال، د دې پیرامیټر لپاره ارزښتونه "اصلي تحقیقات"، "انټرفیس مانیټر" او "مختلط" دي.
د تحقیقاتو شمیر: د دې متن ساحه د ILA کور کې د تحقیقاتو بندرونو شمیر غوره کولو لپاره وکاروئ. په Vivado® IDE کې کارول شوي معتبر رینج له 1 څخه تر 64 پورې دی. که تاسو له 64 څخه ډیر تحقیقاتي بندرونو ته اړتیا لرئ، تاسو اړتیا لرئ د ILA کور تولیدولو لپاره د Tcl کمانډ جریان وکاروئ.
یو شمیر د انٹرفیس سلاټونه (یوازې د انټرفیس مانیټر ډول او مخلوط ډول کې شتون لري): دا اختیار تاسو ته اجازه درکوي د AXI انٹرفیس سلاټونو شمیر وټاکئ کوم چې د ILA سره وصل کیدو ته اړتیا لري.

د ټولو تحقیقاتو پورټونو لپاره د پرتله کونکو شمیر ورته: د هر تحقیقاتو پرتله کونکو شمیر پدې پینل کې تنظیم کیدی شي. د ټولو تحقیقاتو لپاره ورته شمیر پرتله کونکي د انتخاب کولو سره فعال کیدی شي.

د پورټ پینلونو پلټنه
لاندې انځور د Probe Ports ټب ښیي چې تاسو ته د ترتیباتو مشخص کولو اجازه درکوي:

د پروب پورټ پینل: د هر پروب پورټ پلنوالی د پروب پورټ پینلونو کې تنظیم کیدی شي. هر پروب پورټ پینل تر اوو پورې بندرونه لري.
د تفتیش پلنوالی: د هر تحقیقاتي پورټ عرض ذکر کیدی شي. د اعتبار وړ حد له 1 څخه تر 1024 پورې دی.
د پرتله کونکو شمیر: دا اختیار یوازې هغه وخت فعالیږي کله چې "د ټولو تحقیقاتو پورټونو لپاره د پرتله کونکو ورته شمیر" اختیار غیر فعال وي. د 1 څخه تر 16 پورې د هرې څیړنې لپاره پرتله کوونکی ټاکل کیدی شي.

ډاټا او/یا محرک: د هرې پلټنې لپاره د پلټنې ډول د دې اختیار په کارولو سره تنظیم کیدی شي. معتبر انتخابونه DATA_and_TRIGGER، DATA او TRIGGER دي.
د پرتله کولو اختیارونه: د هرې پلټنې لپاره د عملیاتو ډول یا پرتله کول د دې اختیار په کارولو سره تنظیم کیدی شي.

د انٹرفیس اختیارونه
لاندې انځور د انٹرفیس اختیارونو ټب ښیي کله چې د انټرفیس مانیټر یا مخلوط ډول د ILA ان پټ ډول لپاره غوره شوی وي:

د انٹرفیس ډول: د انٹرفیس پلورونکی ، کتابتون ، نوم او نسخه (VLNV) چې د ILA کور لخوا څارل کیږي.
د AXI-MM ID عرض: د AXI انٹرفیس ID پلنوالی غوره کوي کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.

د AXI-MM ډیټا پراخوالی: د سلاټ سره مطابقت لرونکي پیرامیټونه غوره کوي_ د AXI انٹرفیس ډیټا پلنوالی غوره کوي کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د AXI-MM پته پلنوالی: د AXI انٹرفیس د پته پلنوالی غوره کوي کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د AXI-MM/Stream پروتوکول چیکر فعال کړئ: د سلاټ لپاره AXI4-MM یا AXI4-سټریم پروتوکول چیکر فعال کړئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM یا AXI4-Stream په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.

د لیږد تعقیب کاونټرونه فعال کړئ: د AXI4-MM لیږد تعقیب وړتیا فعالوي.
د پاتې لوستلو لیږدونو شمیر: په هر ID کې د پاتې لوستلو لیږدونو شمیر مشخص کوي. ارزښت باید د دې اړیکې لپاره د پاتې لوستلو لیږدونو شمیر سره مساوي یا ډیر وي.
د بقایا لیکلو لیږدونو شمیر: په هر ID کې د پاتې لیکلو لیږدونو شمیر مشخص کوي. ارزښت باید د دې اړیکې لپاره د پاتې لیکلو لیږدونو شمیر سره مساوي یا ډیر وي.

د APC حالت سیګنالونه وڅارئ: د سلاټ لپاره د APC حالت سیګنالونو نظارت فعال کړئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د AXI لوستلو پته چینل د ډیټا په توګه تنظیم کړئ: د سلاټ لپاره د ډیټا ذخیره کولو هدف لپاره د لوستلو پته چینل سیګنالونه غوره کړئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د محرک په توګه د AXI لوستلو پته چینل تنظیم کړئ: د سلاټ لپاره د محرک حالت مشخص کولو لپاره د لوستلو پته چینل سیګنالونه غوره کړئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.

د AXI لوستلو ډیټا چینل د ډیټا په توګه تنظیم کړئ: د سلاټ لپاره د ډیټا ذخیره کولو موخو لپاره د لوستلو ډیټا چینل سیګنالونه غوره کړئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د محرک په توګه د AXI لوستلو ډیټا چینل تنظیم کړئ: د سلاټ لپاره د محرک شرایطو مشخص کولو لپاره د لوستلو ډیټا چینل سیګنالونه غوره کړئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د AXI لیکلو پته چینل د ډیټا په توګه تنظیم کړئ: د سلاټ لپاره د ډیټا ذخیره کولو هدف لپاره د ادرس چینل سیګنالونه وټاکئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.

د AXI لیکلو پته چینل د محرک په توګه تنظیم کړئ: د سلاټ لپاره د محرک شرایطو مشخص کولو لپاره د ادرس چینل سیګنالونه وټاکئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د AXI لیکلو ډیټا چینل د ډیټا په توګه تنظیم کړئ: د سلاټ لپاره د ډیټا ذخیره کولو هدف لپاره د ډیټا چینل سیګنالونه وټاکئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د AXI لیکلو ډیټا چینل د محرک په توګه تنظیم کړئ: د سلاټ لپاره د محرک حالت مشخص کولو لپاره د ډیټا چینل سیګنالونه لیکل غوره کړئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.

د AXI لیکلو ځواب چینل د ډیټا په توګه تنظیم کړئ: د سلاټ لپاره د ډیټا ذخیره کولو موخو لپاره د لیکلو ځواب چینل سیګنالونه غوره کړئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د AXI لیکلو غبرګون چینل د محرک په توګه تنظیم کړئ: د سلاټ لپاره د محرک حالت مشخص کولو لپاره د ځواب چینل سیګنالونه وټاکئ کله چې سلاټ_ د انٹرفیس ډول د AXI-MM په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د AXI-Stream Tdata Width: د AXI-Stream انٹرفیس د Tdata پراخوالی غوره کوي کله چې سلاټ_ د انٹرفیس ډول د AXI-Stream په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.

د AXI-Stream TID عرض: د AXI-Stream انٹرفیس د TID پلنوالی غوره کوي کله چې سلاټ_ د انٹرفیس ډول د AXI-Stream په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د AXI-Stream TUSER عرض: د AXI-Stream انٹرفیس TUSER عرض غوره کوي کله چې سلاټ_ د انٹرفیس ډول د AXI-Stream په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
د AXI-Stream TDEST عرض: د AXI-Stream انٹرفیس TDEST پلنوالی غوره کوي کله چې سلاټ_ د انٹرفیس ډول د AXI-Stream په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.

د AXIS سیګنالونه د ډیټا په توګه تنظیم کړئ: د سلاټ لپاره د ډیټا ذخیره کولو هدف لپاره AXI4 - سټریم سیګنالونه غوره کړئ
کله چې سلاټ_ د انٹرفیس ډول د AXI-Stream په توګه تنظیم شوی چیرې چې د سلاټ شمیره ده.
د محرک سیګنالونه د محرک په توګه تنظیم کړئ: د سلاټ لپاره د محرک حالت مشخص کولو لپاره د AXI4 - سټریم سیګنالونه غوره کړئ کله چې سلاټ_ د انٹرفیس ډول د AXI-Stream په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.
سلاټ د ډیټا او / یا محرک په توګه تنظیم کړئ: د محرک حالت مشخص کولو یا د ډیټا ذخیره کولو هدف یا د سلاټ لپاره دواړه لپاره غیر AXI سلاټ سیګنالونه غوره کوي کله چې سلاټ_ د انٹرفیس ډول د غیر AXI په توګه ترتیب شوی، چیرته د سلاټ شمیره ده.

د ذخیره کولو اختیارونه
لاندې ارقام د ذخیره کولو اختیارونو ټب ښیې چې تاسو ته اجازه درکوي د ذخیره کولو هدف ډول او د کارولو لپاره د حافظې ژوره وټاکئ:

د ذخیره کولو هدف: دا پیرامیټر د ډراپ-ډاون مینو څخه د ذخیره کولو هدف ډول غوره کولو لپاره کارول کیږي.

د ډیټا ژوروالی: دا پیرامیټر د مناسب s غوره کولو لپاره کارول کیږيampد ډراپ-ډاون مینو څخه ژوره.

پرمختللي انتخابونه
لاندې انځور د پرمختللي اختیارونو ټب ښیي:

د AXI Debug Hub سره د لاسي پیوستون لپاره AXI4-Stream Interface فعال کړئ: کله چې فعال شي، دا اختیار د AXI Debug Hub سره د نښلولو لپاره IP ته AXIS انٹرفیس ورکوي.
د ټریګر ان پټ انٹرفیس فعال کړئ: د اختیاري ټریګر ان پټ پورټ فعالولو لپاره دا اختیار چیک کړئ.
د ټریګر آوټ پټ انٹرفیس فعال کړئ: د اختیاري محرک محصول پورټ فعالولو لپاره دا اختیار چیک کړئ.

د ننوتلو پایپ Stages: د هغو راجسترونو شمیر وټاکئ چې تاسو یې د پلې کولو پایلې ښه کولو لپاره د پلټنې لپاره اضافه کول غواړئ. دا پیرامیټر په ټولو تحقیقاتو کې تطبیق کیږي.
پرمختللی محرک: د دولتي ماشین پراساس محرک ترتیب فعالولو لپاره چیک کړئ.

د محصول تولید
د جزیاتو لپاره، د Vivado ډیزاین سویټ کاروونکي لارښود وګورئ: د IP سره ډیزاین کول (UG896).

د کور محدودول

اړین محدودیتونه
د ILA کور کې XDC شامل دی file چې د مناسب غلط لارې خنډونه لري ترڅو د کلاک ډومین کراس کولو همغږي کولو لارو د ډیر محدودیت مخه ونیسي. دا هم تمه کیږي چې د ساعت سیګنال د ILA کور د کلک ان پټ بندر سره وصل وي ستاسو په ډیزاین کې په سمه توګه محدود وي.

وسیله، بسته، او د سرعت درجه انتخاب
دا برخه د دې IP کور لپاره د تطبیق وړ نه ده.

د ساعت فریکونسۍ
دا برخه د دې IP کور لپاره د تطبیق وړ نه ده.

د ساعت مدیریت
دا برخه د دې IP کور لپاره د تطبیق وړ نه ده.
د ساعت ځای پرځای کول
دا برخه د دې IP کور لپاره د تطبیق وړ نه ده.
بانکداري
دا برخه د دې IP کور لپاره د تطبیق وړ نه ده.

د لیږدونکي ځای پرځای کول
دا برخه د دې IP کور لپاره د تطبیق وړ نه ده.
I/O معیاري او ځای پرځای کول
دا برخه د دې IP کور لپاره د تطبیق وړ نه ده.

سمول

د Vivado® سمولیشن اجزاوو په اړه هراړخیز معلوماتو لپاره، او همدارنګه د ملاتړ شوي دریمې ډلې وسیلو کارولو په اړه معلومات، د Vivado ډیزاین سویټ کاروونکي لارښود وګورئ: منطق سمول (UG900).

ترکیب او تطبیق
د ترکیب او تطبیق په اړه د جزیاتو لپاره، د Vivado ډیزاین سوټ کاروونکي لارښود وګورئ: د IP سره ډیزاین کول (UG896).

Debugging

په دې ضمیمه کې د Xilinx® ملاتړ کې د شته سرچینو په اړه توضیحات شامل دي webسایټ او د ډیبګ کولو وسیلې. که چیرې IP د جواز کیلي ته اړتیا ولري، کیلي باید تایید شي. د Vivado® ډیزاین وسیلې د جریان له لارې جواز لرونکي IP ګیټ کولو لپاره ډیری جواز پوستې لري. که چیرې د جواز چک بریالي شي، IP کولی شي تولید ته دوام ورکړي. که نه نو، نسل د یوې تېروتنې سره ودریږي. د جواز پوستې د لاندې وسیلو لخوا پلي کیږي:

Vivado ترکیب

Vivado تطبیق
write_bitstream (Tcl کمانډ)

مهم! د IP جواز کچه په پوستو کې له پامه غورځول کیږي. ازموینه تاییدوي چې یو معتبر جواز شتون لري. دا د IP جواز کچه نه ګوري.

په Xilinx.com کې د مرستې موندل

د کور کارولو په وخت کې د ډیزاین او ډیبګ پروسې کې د مرستې لپاره، د Xilinx ملاتړ web پاڼه کلیدي سرچینې لري لکه د محصول اسناد، خوشې یادښتونه، د ځواب ریکارډونه، د پیژندل شویو مسلو په اړه معلومات، او د نورو محصولاتو مالتړ ترلاسه کولو لپاره لینکونه. د Xilinx ټولنې فورمونه هم شتون لري چیرې چې غړي کولی شي د Xilinx حلونو په اړه زده کړي، برخه واخلي، شریک کړي او پوښتنې وکړي.

اسناد
د دې محصول لارښود اصلي سند دی چې د کور سره تړاو لري. دا لارښود، د ټولو محصولاتو اړوند اسنادو سره چې د ډیزاین پروسې کې مرسته کوي، د Xilinx ملاتړ کې موندل کیدی شي web پاڼه یا د Xilinx® مستند نیویګیټر په کارولو سره. د ډاونلوډ پاڼې څخه د Xilinx مستند نیویګیټر ډاونلوډ کړئ. د دې وسیلې او موجود ځانګړتیاو په اړه د نورو معلوماتو لپاره ، د نصبولو وروسته آنلاین مرسته خلاص کړئ.

د ځواب ریکارډونه
د ځواب ریکارډونو کې د عامو ستونزو په اړه معلومات شامل دي، د دې ستونزو د حل کولو څرنګوالي په اړه ګټور معلومات، او د Xilinx محصول سره کومې پیژندل شوې مسلې شاملې دي. د ځواب ریکارډونه هره ورځ رامینځته کیږي او ساتل کیږي ترڅو ډاډ ترلاسه کړي چې کاروونکي خورا دقیق معلوماتو ته لاسرسی لري. د دې کور لپاره د ځواب ریکارډونه د اصلي Xilinx ملاتړ کې د لټون ملاتړ بکس په کارولو سره موقعیت کیدی شي web پاڼه ستاسو د لټون پایلې اعظمي کولو لپاره ، کلیدي کلمې وکاروئ لکه:

د محصول نوم
د وسیلې پیغام
د مخامخ شوې مسلې لنډیز

د فلټر لټون د پایلو د بیرته راستنیدو وروسته شتون لري ترڅو پایلې نور هدف کړي.

تخنیکي ملاتړ
Xilinx د دې LogiCORE™ IP محصول لپاره د Xilinx ټولنې فورمونو کې تخنیکي مالتړ چمتو کوي کله چې د محصول اسنادو کې بیان شوي کارول کیږي. Xilinx نشي کولی د وخت، فعالیت، یا مالتړ تضمین کړي که تاسو د لاندې څخه کوم کار کوئ:

حل په وسیلو کې پلي کړئ چې په اسنادو کې ندي تعریف شوي.

حل د محصول په اسنادو کې له اجازه ورکړل شوي هاخوا تنظیم کړئ.
د ډیزاین هره برخه بدله کړئ چې لیبل شوي بدلون مه کوئ.

د پوښتنو کولو لپاره، د Xilinx ټولنې فورمونو ته لاړ شئ.

اضافي سرچینې او قانوني خبرتیاوې

د Xilinx سرچینې
د ملاتړ سرچینو لپاره لکه ځوابونه، اسناد، ډاونلوډونه، او فورمونه، د Xilinx ملاتړ وګورئ.

د اسنادو نیویګیټر او ډیزاین مرکزونه
Xilinx® Documentation Navigator (DocNav) د Xilinx اسنادو، ویډیوګانو، او ملاتړ سرچینو ته لاسرسی چمتو کوي، کوم چې تاسو کولی شئ د معلوماتو موندلو لپاره فلټر او لټون وکړئ. د DocNav خلاصولو لپاره:

• د Vivado® IDE څخه، مرسته → اسناد او ښوونې غوره کړئ.
• په وینډوز کې، Start → All Programs → Xilinx Design Tools → DocNav غوره کړئ.
• د لینکس کمانډ پرامپټ کې، docnav داخل کړئ.

د Xilinx ډیزاین مرکزونه د ډیزاین دندو او نورو موضوعاتو لخوا تنظیم شوي اسنادو ته لینکونه چمتو کوي، کوم چې تاسو کولی شئ د کلیدي مفکورو زده کولو او په مکرر ډول پوښتل شوي پوښتنو ته ځواب ووایی. د ډیزاین مرکزونو ته د لاسرسي لپاره:

په DocNav کې، د ډیزاین مرکزونه کلیک وکړئ View ټب
په Xilinx کې webسایټ، د ډیزاین مرکز پاڼه وګورئ.

یادونه: د ‏‎DocNav, Documentation Navigator‎‏ پاڼې اړوند نور معلومات په فسبوک کې اوګورئ webسایټ

حوالې
دا اسناد د دې لارښود سره ګټور اضافي مواد چمتو کوي:

د ویواډو ډیزاین سویټ کارونکي لارښود: برنامه کول او ډیبګ کول (UG908)

د ویواډو ډیزاین سویټ کارونکي لارښود: د IP سره ډیزاین کول (UG896)
د ویواډو ډیزاین سویټ کارونکي لارښود: د IP ادغام (UG994) په کارولو سره د IP فرعي سیسټمونو ډیزاین کول
د ویواډو ډیزاین سویټ کارونکي لارښود: پیل کول (UG910)

د ویواډو ډیزاین سویټ کارونکي لارښود: منطق سمول (UG900)
د ویواډو ډیزاین سوټ کارن لارښود: پلي کول (UG904)
ISE ته Vivado ډیزاین سویټ مهاجرت لارښود (UG911)

د AXI پروتوکول چیکر LogiCORE IP محصول لارښود (PG101)
AXI4-Stream Protocol Checker LogiCORE IP محصول لارښود (PG145)

د بیاکتنې تاریخ
لاندې جدول د دې سند لپاره د بیاکتنې تاریخ ښیې.

برخه	د بیاکتنې لنډیز
11/23/2020 نسخه 1.1
ابتدايي خوشې کول.	N/A

مهرباني وکړئ ولولئ: مهم قانوني خبرتیاوې
هغه معلومات چې تاسو ته دلته ښکاره شوي ("توکي") یوازې د Xilinx محصولاتو انتخاب او کارولو لپاره چمتو شوي. تر هغه حده چې د تطبیق شوي قانون لخوا اجازه ورکړل شوې ده: (1) مواد "لکه څنګه چې دي" او د ټولو غلطیو سره چمتو شوي، Xilinx دلته ټول تضمینونه او شرایط ردوي، څرګند، ضمیمه، یا قانوني، په شمول مګر محدودیت نلري - سرغړونې، یا د هر ځانګړي هدف لپاره فټنس؛ او (2) Xilinx باید مسؤل نه وي (که په قرارداد کې یا شکنجې کې، د غفلت په شمول، یا د مسؤلیت د کومې بلې تیورۍ الندې) د هر ډول زیان یا زیان لپاره چې د موادو سره تړاو لري، یا د هغې سره تړاو لري. (ستاسو د موادو کارولو په شمول)، په شمول د هر ډول مستقیم، غیر مستقیم، ځانګړي، حادثې، یا نتیجه لرونکي زیان یا زیان (د معلوماتو، ګټې، نیکمرغۍ، یا هر ډول زیان یا زیان په شمول چې د کوم عمل په پایله کې پیښ شوي. د دریمې ډلې لخوا) حتی که دا ډول زیان یا زیان په معقول ډول د وړاندوینې وړ وي یا Xilinx ته د ورته احتمال په اړه مشوره ورکړل شوې وي.

Xilinx هیڅ مکلفیت نه لري چې په موادو کې موجودې کومې تېروتنې سمې کړي یا تاسو ته د موادو یا محصول مشخصاتو ته د تازه معلوماتو خبر درکړي. تاسو نشی کولی مواد بیا تولید، تعدیل، توزیع، یا په عامه توګه د مخکینۍ لیکلي رضایت پرته ښکاره کړئ. ځینې محصولات د Xilinx د محدود تضمین شرایطو او شرایطو تابع دي، مهرباني وکړئ د Xilinx د پلور شرایطو ته مراجعه وکړئ کوم چې کیدی شي viewed at https://www.xilinx.com/legal.htm#tos; د IP کور ممکن د تضمین او ملاتړ شرایطو تابع وي چې تاسو ته د Xilinx لخوا صادر شوي جواز کې شامل دي. د Xilinx محصولات ډیزاین شوي یا ندي ډیزاین شوي چې د ناکامۍ څخه خوندي وي یا په هر غوښتنلیک کې د کارولو لپاره چې د ناکامۍ خوندي فعالیت ته اړتیا لري؛ تاسو په داسې مهمو غوښتنلیکونو کې د Xilinx محصولاتو کارولو لپاره یوازینی خطر او مسؤلیت په غاړه لرئ، مهرباني وکړئ د Xilinx د پلور شرایطو ته مراجعه وکړئ کوم چې کیدی شي viewed at https://www.xilinx.com/legal.htm#tos.
دا سند لومړني معلومات لري او پرته له خبرتیا د بدلون تابع دي. دلته چمتو شوي معلومات د محصولاتو او/یا خدماتو پورې اړه لري چې لاهم د پلور لپاره شتون نلري ، او یوازې د معلوماتو هدفونو لپاره چمتو شوي او د پلور لپاره وړاندیز یا د محصولاتو او/یا خدماتو د سوداګریز کولو هڅه کولو په توګه ندي ټاکل شوي. دلته

د موټرو غوښتنلیکونه رد کول
د موټرو محصولات (په برخه کې د "XA" په توګه پیژندل شوي) د ایربګونو په ځای پرځای کولو کې یا په غوښتنلیکونو کې د کارولو لپاره تضمین ندي چې د وسایطو کنټرول ("د خوندیتوب خوندي خونديتوب" خوندي کولو باندې اغیزه کوي) د ISO 26262 د اتوماتیک خوندیتوب معیار سره ("خوندي ډیزاین"). پیرودونکي باید د هر ډول سیسټمونو کارولو یا توزیع کولو دمخه چې محصولات پکې شامل وي، د خوندیتوب موخو لپاره دا ډول سیسټمونه په ښه توګه ازموینه وکړي. د خوندیتوب ډیزاین پرته د خوندیتوب غوښتنلیک کې د محصولاتو کارول په بشپړ ډول د پیرودونکي په خطر کې دي ، یوازې د پلي کیدو وړ قوانینو او مقرراتو تابع دي چې د محصولاتو محدودیتونو اداره کوي.
د کاپي حق 2020 Xilinx, Inc. Xilinx، د Xilinx لوگو، Alveo، Artix، Kintex، Spartan، Versal، Virtex، Vivado، Zynq، او نور ټاکل شوي برانډونه چې دلته شامل دي په متحده ایالاتو او نورو هیوادونو کې د Xilinx سوداګریزې نښې دي. نورې ټولې سوداګریزې نښې د دوی د اړوندو مالکینو ملکیت دی. PG357 (v1.1) د نومبر 23، 2020، ILA د AXI4-Stream Interface v1.1 سره
د پی ډی اف ډاونلوډ: Xilinx AXI4-Stream مدغم منطق شنونکی لارښود

حوالې

د کارن لارښود