Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Introduksjon

Den integrerte logiske analysatoren (ILA) med AXI4-Stream Interface-kjerne er en tilpassbar logisk analysator IP som kan brukes til å overvåke de interne signalene og grensesnittene til et design. ILA-kjernen inkluderer mange avanserte funksjoner i moderne logikkanalysatorer, inkludert boolske triggerligninger og kantovergangstriggere. Kjernen tilbyr også grensesnittfeilsøking og overvåkingsmulighet sammen med protokollsjekking for minnetilordnede AXI og AXI4-Stream. Fordi ILA-kjernen er synkron med designet som overvåkes, blir alle designklokkebegrensninger som brukes på designet ditt også brukt på komponentene i ILA-kjernen. For å feilsøke grensesnitt i et design, må ILA IP legges til et blokkdesign i Vivado® IP-integratoren. På samme måte kan AXI4/AXI4-Stream-protokollkontrollalternativet aktiveres for ILA IP i IP-integratoren. Protokollbrudd kan deretter vises i bølgeformen viewer av Vivado logikkanalysatoren.

Funksjoner

• Brukervalgbart antall probeporter og probebredde.
• Brukervalgbare lagringsmål som blokk RAM og UltraRAM
• Flere sondeporter kan kombineres til en enkelt triggertilstand.
• Brukervalgbare AXI-spor for å feilsøke AXI-grensesnitt i et design.
• Konfigurerbare alternativer for AXI-grensesnitt inkludert grensesnitttyper og sporingample dybden.
• Data og triggeregenskap for sonder.
• En rekke komparatorer og bredden for hver sonde og individuelle porter innenfor grensesnitt.
• Input/output kryssutløsende grensesnitt.
• Konfigurerbar pipelining for inngangssonder.
• AXI4-MM og AXI4-Stream protokollkontroll.

For mer informasjon om ILA-kjernen, se Vivado Design Suite User Guide: Programming and Debugging (UG908).

IP-fakta

LogiCORE™ IP-faktatabell
Kjernespesifikasjoner
Støttet enhetsfamilie1	Versal™ ACAP
Støttede brukergrensesnitt	IEEE Standard 1149.1 – JTAG
Leveres med Core
Design Files	RTL
Example Design	Verilog
Testbenk	Ikke gitt
Begrensninger File	Xilinx® Design Constraints (XDC)
Simuleringsmodell	Ikke gitt
Støttet S/W-driver	N/A
Testet designflyter2
Design Entry	Vivado® Design Suite
Simulering	For støttede simulatorer, se Xilinx Design Tools: Veiledning for utgivelsesnotater.
Syntese	Vivado syntese
Støtte
Alle Vivado IP endringslogger	Master Vivado IP endringslogger: 72775
Xilinx-støtte web side
Merknader: 1. For en fullstendig liste over støttede enheter, se Vivado® IP-katalogen. 2. For støttede versjoner av verktøyene, se Xilinx Design Tools: Veiledning for utgivelsesnotater.

Overview

Navigering av innhold etter designprosess
Xilinx®-dokumentasjonen er organisert rundt et sett med standard designprosesser for å hjelpe deg med å finne relevant innhold for din nåværende utviklingsoppgave. Dette dokumentet dekker følgende designprosesser:

• Maskinvare-, IP- og plattformutvikling: Opprette PL IP-blokker for maskinvareplattformen, lage PL-kjerner, funksjonssimulering av subsystem og evaluere Vivado®-timing, ressursbruk og strømstenging. Innebærer også utvikling av maskinvareplattformen for systemintegrasjon. Emner i dette dokumentet som gjelder denne designprosessen inkluderer:
• Portbeskrivelser
• Klokking og tilbakestilling
• Tilpasning og generering av kjernen

Core Overview
Signaler og grensesnitt i FPGA-designet er koblet til en ILA-sonde og sporinnganger. Disse signalene og grensesnittene, festet til henholdsvis sonde- og sporinngangene, er sampledet ved designhastigheter og lagret ved hjelp av on-chip blokk RAM. Signaler og grensesnitt i Versal™ ACAP-designet er koblet til ILA-sonden og sporinngangene. Disse vedlagte signalene og grensesnittene er sampledet ved designhastigheter ved bruk av kjerneklokkeinngangen og lagret i RAM-minner på chipblokken. Kjerneparametrene spesifiserer følgende:

• Et antall prober (opptil 512) og probebredde (1 til 1024).
• En rekke spor og grensesnittalternativer.
• Spor sample dybden.
• Data og/eller triggeregenskap for sonder.
• Antall komparatorer for hver sonde.

Kommunikasjon med ILA-kjernen utføres ved hjelp av en forekomst av AXI Debug Hub som kobles til Control, Interface, and Processing System (CIPS) IP-kjernen.

Etter at designet er lastet inn i Versal ACAP, bruk Vivado® logic analyzer-programvaren til å sette opp en triggerhendelse for ILA-målingen. Etter at utløseren oppstår, vises sampbufferen fylles og lastes opp til Vivado logikkanalysatoren. Du kan view disse dataene ved hjelp av bølgeformvinduet. Sonden sample- og triggerfunksjonalitet er implementert i det programmerbare logiske området. On-chip blokk RAM eller UltraRAM minne basert på lagringsmålet du har valgt under tilpasningen som lagrer dataene til de lastes opp av programvaren. Ingen brukerinndata eller utdata er nødvendig for å utløse hendelser, fange data eller for å kommunisere med ILA-kjernen. ILA-kjerne er i stand til å overvåke signaler på grensesnittnivå, den kan formidle informasjon på transaksjonsnivå som utestående transaksjoner for AXI4-grensesnitt.

ILA Probe Trigger Comparator
Hver sondeinngang er koblet til en triggerkomparator som er i stand til å utføre ulike operasjoner. Ved kjøretid kan komparatoren settes til å utføre = eller != sammenligninger. Dette inkluderer matchende nivåmønstre, for eksempel X0XX101. Det inkluderer også å oppdage kantoverganger som stigende kant (R), fallende kant (F), enten kant (B) eller ingen overgang (N). Triggerkomparatoren kan utføre mer komplekse sammenligninger, inkludert >, <, ≥ og ≤.

VIKTIG! Komparatoren stilles inn på kjøretid gjennom Vivado® logikkanalysator.

ILA Trigger Condition
Triggertilstanden er resultatet av en boolsk "AND"- eller "OR"-beregning av hvert av resultatene for ILA-probe-trigger-sammenligning. Ved å bruke Vivado®-logikkanalysatoren velger du om du vil "AND"-probe utløse komparatorprober eller "ELLER" dem. "AND"-innstillingen forårsaker en triggerhendelse når alle ILA-probe-sammenligningene er oppfylt. "ELLER"-innstillingen forårsaker en triggerhendelse når noen av ILA-probesammenlikningene er tilfredsstilt. Triggertilstanden er triggerhendelsen som brukes for ILA-spormålingen.

Søknader

ILA-kjernen er designet for å brukes i en applikasjon som krever verifisering eller feilsøking ved hjelp av Vivado®. Følgende figur viser CIPS IP-kjerneskriving og lesing fra AXI-blokkens RAM-kontroller gjennom AXI Network on Chip (NoC). ILA-kjernen er koblet til grensesnittnettet mellom AXI NoC og AXI blokk RAM-kontrolleren for å overvåke AXI4-transaksjonen i maskinvarebehandlingen.

Lisensering og bestilling
Denne Xilinx® LogiCORE™ IP-modulen leveres uten ekstra kostnad med Xilinx Vivado® Design Suite under vilkårene i Xilinx sluttbrukerlisens.
Note: For å bekrefte at du trenger en lisens, sjekk kolonnen Lisens i IP-katalogen. Inkludert betyr at en lisens følger med Vivado® Design Suite; Kjøp betyr at du må kjøpe en lisens for å bruke kjernen. Informasjon om andre Xilinx® LogiCORE™ IP-moduler er tilgjengelig på Xilinx Intellectual Property-siden. For informasjon om priser og tilgjengelighet av andre Xilinx LogiCORE IP-moduler og verktøy, kontakt din lokale Xilinx-salgsrepresentant.

Produktspesifikasjon

Portbeskrivelser
Følgende tabeller gir detaljer om ILA-portene og parameterne.
ILA havner

Tabell 1: ILA havner
Portnavn	I/O	Beskrivelse
klk	I	Designklokke som klokker all trigger- og lagringslogikk.
sonde [ – 1:0]	I	Probeportinngang. Sondeportnummeret er i området fra 0 til 511. Sondeportens bredde (angitt med ) er i området 1 til 1024. Du må erklære denne porten som en vektor. For en 1-bits port, bruk sonde [0:0].
trig_out	O	Trig_out-porten kan genereres enten fra triggertilstanden eller fra en ekstern trig_in-port. Det er en kjøretidskontroll fra Logic Analyzer for å bytte mellom triggertilstand og trig_in for å drive trig_out.
trig_in	I	Input trigger port brukt i prosessbasert system for Embedded Cross Trigger. Kan kobles til en annen ILA for å lage kaskadeutløser.
slot_ _	I	Slot-grensesnitt. Typen av grensesnittet opprettes dynamisk basert på slot_ _ grensesnitttype parameter. De enkelte portene innenfor grensesnittene er tilgjengelige for overvåking i maskinvarebehandlingen.
trig_out_ack	I	En bekreftelse på trig_out.
trig_in_ack	O	En bekreftelse på trig_in.
tilbakestill	I	ILA Input Type når den er satt til 'Interface Monitor', skal denne porten være det samme tilbakestillingssignalet som er synkront med designlogikken som er koblet til Slot_ _ havner i ILA-kjernen.
S_AXIS	I/O	Valgfri port. Brukes for manuell tilkobling med AXI Debug Hub-kjerne når 'Aktiver AXI4- Stream Interface for Manul Connection to AXI Debug Hub' er valgt i Avanserte alternativer.
M_AXIS	I/O	Valgfri port. Brukes for manuell tilkobling med AXI Debug Hub-kjerne når 'Aktiver AXI4- Stream-grensesnitt for manuell tilkobling til AXI Debug Hub' er valgt i 'Avanserte alternativer'.

Tabell 1: ILA havner (forts.)
Portnavn	I/O	Beskrivelse
aresetn	I	Valgfri port. Brukes for manuell tilkobling med AXI Debug Hub-kjerne når 'Aktiver AXI4- Stream-grensesnitt for manuell tilkobling til AXI Debug Hub' er valgt i 'Avanserte alternativer'. Denne porten skal være synkron med tilbakestillingsporten til AXI Debug Hub.
aclk	I	Valgfri port. Brukes for manuell tilkobling med AXI Debug Hub-kjerne når 'Aktiver AXI4- Stream Interface for manuell tilkobling til AXI Debug Hub' er valgt i 'Avanserte alternativer'. Denne porten skal være synkron med klokkeporten til AXI Debug Hub.

ILA-parametre

Tabell 2: ILA-parametre
Parameter	Tillatt Verdier	Standardverdier	Beskrivelse
Component_Name	String med A–Z, 0–9 og _ (understreking)	ila_0	Navn på instansiert komponent.
C_NUM_OF_PROBES	1–512	1	Antall ILA-sondeporter.
C_MEMORY_TYPE	0, 1	0	Lagringsmål for dataene som er fanget. 0 tilsvarer blokk RAM og 1 tilsvarer UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Sondelagringsbufferdybde. Dette tallet representerer det maksimale antallet samples som kan lagres ved kjøretid for hver sondeinngang.
C_PROBE _BREDDE	1–1024	1	Bredde på sondeport . Hvor er sondeporten som har en verdi fra 0 til 1,023.
C_TRIGOUT_EN	Sant/usant	FALSK	Aktiverer utløsningsfunksjonen. Portene trig_out og trig_out_ack brukes.
C_TRIGIN_EN	Sant/usant	FALSK	Aktiverer triggen i funksjonalitet. Portene trig_in og trig_in_ack brukes.
C_INPUT_PIPE_STAGES	0–6	0	Legg til ekstra flopper til sondeportene. Én parameter gjelder for alle sondeportene.
ALL_PROBE_SAME_MU	Sant/usant	EKTE	Dette tvinger de samme sammenligningsverdienhetene (matchenheter) til alle probene.
C_PROBE _MU_CNT	1–16	1	Antall enheter for sammenligningsverdi (match) per sonde. Dette er bare gyldig hvis ALL_PROBE_SAME_MU er FALSE.
C_PROBE _TYPE	DATA og TRIGGER, TRIGGER, DATA	DATA og TRIGGER	For å velge en valgt sonde for å spesifisere triggertilstand eller for datalagringsformål eller for begge.
C_ADV_TRIGGER	Sant/usant	FALSK	Aktiverer alternativet for forhåndsutløser. Dette aktiverer trigger state machine og du kan skrive din egen triggersekvens i Vivado Logic Analyzer.

Tabell 2: ILA-parametre (forts.)
Parameter	Tillatt Verdier	Standardverdier	Beskrivelse
C_NUM_MONITOR_SLOTS	1-11	1	Antall grensesnittspor.
Merknader: 1. Maksimalt antall enheter for sammenligningsverdi (samsvar) er begrenset til 1,024. For den grunnleggende triggeren (C_ADV_TRIGGER = FALSE), har hver sonde én sammenligningsverdienhet (som i den tidligere versjonen). Men for forhåndsutløseralternativet (C_ADV_TRIGGER = TRUE), betyr dette at de individuelle sonder kan fortsatt ha mulig valg av antall sammenligningsverdienheter fra én til fire. Men alle sammenligningsverdienheter bør ikke overstige mer enn 1,024. Dette betyr at hvis du trenger fire sammenligningsenheter per sonde, kan du bare bruke 256 prober.

Design med kjernen

Denne delen inneholder retningslinjer og tilleggsinformasjon for å lette utformingen med kjernen.

Klokking
Clk-inngangsporten er klokken som brukes av ILA-kjernen til å registrere sondeverdiene. For best resultat bør det være det samme klokkesignalet som er synkront med designlogikken som er festet til sondeportene til ILA-kjernen. Når du kobler til manuelt med AXI Debug Hub, bør aclk-signalet være synkront med AXI Debug Hub-klokkeinngangsporten.

Tilbakestiller
Når du setter en ILA Input Type til Interface Monitor, skal tilbakestillingsporten være det samme tilbakestillingssignalet som er synkront med designlogikken hvis grensesnitt er koblet til
slot_ _ havnen i ILA-kjernen. For manuell tilkobling med en AXI Debug Hub-kjerne, bør gjeldende port være synkron med tilbakestillingsporten til en AXI Debug Hub-kjerne.

Design flyttrinn
Denne delen beskriver tilpasning og generering av kjernen, begrensning av kjernen, og simulerings-, syntese- og implementeringstrinnene som er spesifikke for denne IP-kjernen. Mer detaljert informasjon om standard Vivado®-designflyter og IP-integratoren finner du i følgende brukerveiledninger for Vivado Design Suite:

• Brukerveiledning for Vivado Design Suite: Designe IP-undersystemer ved hjelp av IP-integrator (UG994)
• Vivado Design Suite Brukerveiledning: Designing with IP (UG896)
• Brukerveiledning for Vivado Design Suite: Komme i gang (UG910)
• Brukerveiledning for Vivado Design Suite: Logic Simulation (UG900)

Tilpasning og generering av kjernen

Denne delen inneholder informasjon om bruk av Xilinx®-verktøy for å tilpasse og generere kjernen i Vivado® Design Suite. Hvis du tilpasser og genererer kjernen i Vivado IP-integratoren, se brukerveiledningen for Vivado Design Suite: Designing IP Subsystems using IP Integrator (UG994) for detaljert informasjon. IP-integrator kan automatisk beregne visse konfigurasjonsverdier ved validering eller generering av designet. For å sjekke om verdiene endres, se beskrivelsen av parameteren i dette kapittelet. Til view parameterverdien, kjør kommandoen validate_bd_design i Tcl-konsollen. Du kan tilpasse IP-en for bruk i designet ved å spesifisere verdier for de ulike parameterne knyttet til IP-kjernen ved å bruke følgende trinn:

1.  Velg IP fra IP-katalogen.
2.  Dobbeltklikk på valgt IP eller velg Tilpass IP-kommandoen fra verktøylinjen eller høyreklikk på menyen.

For detaljer, se Vivado Design Suite User Guide: Designing with IP (UG896) og Vivado Design Suite User Guide: Getting Started (UG910). Figurene i dette kapittelet er illustrasjoner av Vivado IDE. Oppsettet som er avbildet her kan variere fra gjeldende versjon.

For å få tilgang til kjernen, utfør følgende:

1.  Åpne et prosjekt ved å velge File deretter Åpne Project eller opprett et nytt prosjekt ved å velge File deretter Nytt prosjekt i Vivado.
2.  Åpne IP-katalogen og naviger til hvilken som helst av taksonomiene.
3. Dobbeltklikk ILA for å få opp kjernenavnet Vivado IDE.

Generelt alternativpanel
Følgende figur viser kategorien Generelle alternativer i den opprinnelige innstillingen som lar deg spesifisere alternativene:

Følgende figur viser kategorien Generelle alternativer i AXI-innstillingen som lar deg spesifisere alternativene:

• Komponentnavn: Bruk dette tekstfeltet til å gi et unikt modulnavn for ILA-kjernen.
• ILA Input Type: Dette alternativet spesifiserer hvilken type grensesnitt eller signal ILA som skal feilsøke. For øyeblikket er verdiene for denne parameteren "Native Probes", "Interface Monitor" og "Mixed."
• Antall prober: Bruk dette tekstfeltet til å velge antall probeporter på ILA-kjernen. Det gyldige området som brukes i Vivado® IDE er 1 til 64. Hvis du trenger mer enn 64 probeporter, må du bruke Tcl-kommandoflyten til å generere ILA-kjernen.
• Et antall grensesnittspor (kun tilgjengelig i type grensesnittmonitor og blandet type): Dette alternativet lar deg velge antall AXI-grensesnittspor som må kobles til ILA.
• Samme antall komparatorer for alle probeporter: Antall komparatorer per probe kan konfigureres på dette panelet. Samme antall komparatorer for alle sonder kan aktiveres ved å velge.

Probeportpaneler
Følgende figur viser kategorien Probe Ports som lar deg spesifisere innstillinger:

• Probeportpanel: Bredden på hver probeport kan konfigureres i probeportpaneler. Hvert sondeportpanel har opptil syv porter.
• Probebredde: Bredden på hver sondeport kan nevnes. Det gyldige området er 1 til 1024.
• Antall komparatorer: Dette alternativet er bare aktivert når alternativet "Samme antall komparatorer for alle probeporter" er deaktivert. En komparator for hver sonde i området 1 til 16 kan stilles inn.
• Data og/eller trigger: Probetype for hver sonde kan angis ved å bruke dette alternativet. De gyldige alternativene er DATA_and_TRIGGER, DATA og TRIGGER.
• Komparatoralternativer: Type operasjon eller sammenligning for hver sonde kan stilles inn ved å bruke dette alternativet.

Grensesnittalternativer
Følgende figur viser fanen Interface Options når Interface Monitor eller Mixed type er valgt for ILA-inndatatype:

• Grensesnitttype: Leverandør, bibliotek, navn og versjon (VLNV) av grensesnittet som skal overvåkes av ILA-kjernen.
• AXI-MM ID Width: Velger ID-bredden til AXI-grensesnittet når spor_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• AXI-MM Data Width: Velger parameterne som tilsvarer spor_Velger databredden til AXI-grensesnittet når spor_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• AXI-MM Address Width: Velger adressebredden til AXI-grensesnittet når spor_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Aktiver AXI-MM/Stream Protocol Checker: Aktiverer AXI4-MM eller AXI4-Stream protokollkontroll for spor når sporet_ grensesnitttypen er konfigurert som AXI-MM eller AXI4-Stream, hvor er spornummeret.
• Aktiver transaksjonssporingstellere: Aktiverer AXI4-MM-transaksjonssporing.
• Antall utestående lesetransaksjoner: Angir antall utestående lesetransaksjoner per ID. Verdien skal være lik eller større enn antall utestående lesetransaksjoner for den forbindelsen.
• Antall utestående skrivetransaksjoner: Angir antall utestående skrivetransaksjoner per ID. Verdien skal være lik eller større enn antall utestående skrivetransaksjoner for den forbindelsen.
• Overvåk APC-statussignaler: Aktiver overvåking av APC-statussignaler for spor når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Konfigurer AXI leseadressekanal som Data: Velg leseadressekanalsignaler for datalagringsformål for spor når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Konfigurer AXI-leseadressekanal som trigger: Velg leseadressekanalsignaler for å spesifisere triggertilstand for spor når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Konfigurer AXI lesedatakanal som Data: Velg lesedatakanalsignaler for datalagringsformål for spor når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Konfigurer AXI-lesedatakanal som trigger: Velg lesedatakanalsignaler for å spesifisere triggerbetingelser for spor når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Konfigurer AXI skriveadressekanal som Data: Velg skriveadressekanalsignaler for datalagringsformål for spor når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Konfigurer AXI skriveadressekanal som trigger: Velg skriveadressekanalsignaler for å spesifisere triggerbetingelser for spor når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Konfigurer AXI skrivedatakanal som Data: Velg skrivedatakanalsignaler for datalagringsformål for spor når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Konfigurer AXI skrivedatakanal som utløser: Velg skrivedatakanalsignaler for å spesifisere utløserbetingelsen for sporet når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Konfigurer AXI skriveresponskanal som Data: Velg skriveresponskanalsignaler for datalagringsformål for spor når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• Konfigurer AXI skriveresponskanal som trigger: Velg skriveresponskanalsignaler for å spesifisere triggerbetingelsen for sporet når sporet_ grensesnitttype er konfigurert som AXI-MM, hvor er spornummeret.
• AXI-Stream Tdata Width: Velger Tdata-bredden til AXI-Stream-grensesnittet når spor_ grensesnitttypen er konfigurert som AXI-Stream, hvor er spornummeret.
• AXI-Stream TID Width: Velger TID-bredden til AXI-Stream-grensesnittet når spor_ grensesnitttypen er konfigurert som AXI-Stream, hvor er spornummeret.
• AXI-Stream TUSER Width: Velger TUSER-bredden til AXI-Stream-grensesnittet når spor_ grensesnitttypen er konfigurert som AXI-Stream, hvor er spornummeret.
• AXI-Stream TDEST Width: Velger TDEST-bredden til AXI-Stream-grensesnittet når spor_ grensesnitttypen er konfigurert som AXI-Stream, hvor er spornummeret.
• Konfigurer AXIS-signaler som data: Velg AXI4-Stream-signaler for datalagringsformål for spor
  når sporet_ grensesnitttype er konfigurert som AXI-Stream hvor er spornummeret.
• Konfigurer AXIS-signaler som trigger: Velg AXI4-Stream-signaler for å spesifisere triggertilstand for spor når sporet_ grensesnitttypen er konfigurert som AXI-Stream, hvor er spornummeret.
• Konfigurer spor som data og/eller trigger: Velger ikke-AXI sporsignaler for å spesifisere triggertilstand eller for datalagringsformål eller for begge for spor når sporet_ grensesnitttypen er konfigurert som ikke-AXI, hvor er spornummeret.

Lagringsalternativer
Følgende figur viser fanen Lagringsalternativer som lar deg velge lagringsmåltypen og dybden på minnet som skal brukes:

• Lagringsmål: Denne parameteren brukes til å velge lagringsmåltype fra rullegardinmenyen.
• Datadybde: Denne parameteren brukes til å velge en passende sample dybde fra rullegardinmenyen.

Avanserte alternativer
Følgende figur viser kategorien Avanserte alternativer:

• Aktiver AXI4-Stream-grensesnitt for manuell tilkobling til AXI Debug Hub: Når aktivert, gir dette alternativet et AXIS-grensesnitt for IP-en for å koble til AXI Debug Hub.
• Enable Trigger Input Interface: Merk av for dette alternativet for å aktivere en valgfri trigger-inngangsport.
• Enable Trigger Output Interface: Merk av for dette alternativet for å aktivere en valgfri triggerutgangsport.
• Inngangsrør Stages: Velg antall registre du vil legge til for sonden for å forbedre implementeringsresultatene. Denne parameteren gjelder for alle prober.
• Avansert utløser: Merk av for å aktivere tilstandsmaskinbasert utløsersekvensering.

Utgangsgenerering
For detaljer, se Vivado Design Suite User Guide: Designing with IP (UG896).

Begrenser kjernen

Nødvendige begrensninger
ILA-kjernen inkluderer en XDC file som inneholder passende falske banebegrensninger for å forhindre overbegrensning av klokkedomene som krysser synkroniseringsveier. Det forventes også at klokkesignalet koblet til clk-inngangsporten til ILA-kjernen er riktig begrenset i designet ditt.

Valg av enhet, pakke og hastighetsgrad
Denne delen gjelder ikke for denne IP-kjernen.

• Klokkefrekvenser
  Denne delen gjelder ikke for denne IP-kjernen.
• Klokkestyring
  Denne delen gjelder ikke for denne IP-kjernen.
• Klokkeplassering
  Denne delen gjelder ikke for denne IP-kjernen.
• Bankvirksomhet
  Denne delen gjelder ikke for denne IP-kjernen.
• Plassering av sender/mottaker
  Denne delen gjelder ikke for denne IP-kjernen.
• I/O-standard og plassering
  Denne delen gjelder ikke for denne IP-kjernen.

Simulering

For omfattende informasjon om Vivado®-simuleringskomponenter, samt informasjon om bruk av støttede tredjepartsverktøy, se Vivado Design Suite User Guide: Logic Simulation (UG900).

Syntese og implementering
For detaljer om syntese og implementering, se Vivado Design Suite User Guide: Designing with IP (UG896).

Feilsøking

Dette vedlegget inneholder detaljer om tilgjengelige ressurser på Xilinx® Support webnettsted og feilsøkingsverktøy. Hvis IP-en krever en lisensnøkkel, må nøkkelen verifiseres. Vivado®-designverktøyene har flere lisenskontrollpunkter for porting av lisensiert IP gjennom flyten. Hvis lisenskontrollen lykkes, kan IP-en fortsette genereringen. Ellers stopper generasjonen med en feil. Lisenssjekkpunkter håndheves av følgende verktøy:

• Vivado syntese
• Vivado-implementering
• write_bitstream (Tcl-kommando)

VIKTIG! IP-lisensnivå ignoreres ved sjekkpunkter. Testen bekrefter at det finnes en gyldig lisens. Den sjekker ikke IP-lisensnivå.

Finne hjelp på Xilinx.com

For å hjelpe i design- og feilsøkingsprosessen når du bruker kjernen, Xilinx Support web siden inneholder nøkkelressurser som produktdokumentasjon, utgivelsesnotater, svarposter, informasjon om kjente problemer og lenker for å få ytterligere produktstøtte. Xilinx Community Forums er også tilgjengelige der medlemmer kan lære, delta, dele og stille spørsmål om Xilinx-løsninger.

Dokumentasjon
Denne produktveiledningen er hoveddokumentet knyttet til kjernen. Denne veiledningen, sammen med dokumentasjon knyttet til alle produkter som hjelper i designprosessen, kan finnes på Xilinx Support web side eller ved å bruke Xilinx® Documentation Navigator. Last ned Xilinx Documentation Navigator fra nedlastingssiden. For mer informasjon om dette verktøyet og funksjonene som er tilgjengelige, åpne den elektroniske hjelpen etter installasjonen.

Svar poster
Answer Records inkluderer informasjon om vanlige problemer, nyttig informasjon om hvordan du løser disse problemene, og alle kjente problemer med et Xilinx-produkt. Svarposter opprettes og vedlikeholdes daglig for å sikre at brukerne har tilgang til den mest nøyaktige informasjonen som er tilgjengelig. Svarposter for denne kjernen kan lokaliseres ved å bruke søkestøtteboksen på Xilinx-hovedstøtten web side. For å maksimere søkeresultatene dine, bruk søkeord som:

• Produktnavn
• Verktøymelding(er)
• Sammendrag av problemet som oppsto

Et filtersøk er tilgjengelig etter at resultatene er returnert for å målrette resultatene ytterligere.

Teknisk støtte
Xilinx gir teknisk støtte på Xilinx fellesskapsforum for dette LogiCORE™ IP-produktet når det brukes som beskrevet i produktdokumentasjonen. Xilinx kan ikke garantere timing, funksjonalitet eller støtte hvis du gjør noe av følgende:

• Implementer løsningen i enheter som ikke er definert i dokumentasjonen.
• Tilpass løsningen utover det som er tillatt i produktdokumentasjonen.
• Endre en hvilken som helst del av designet merket IKKE ENDRE.

For å stille spørsmål, naviger til Xilinx Community Forums.

Ytterligere ressurser og juridiske merknader

Xilinx ressurser
For støtteressurser som svar, dokumentasjon, nedlastinger og fora, se Xilinx Support.

Dokumentasjonsnavigator og designhuber
Xilinx® Documentation Navigator (DocNav) gir tilgang til Xilinx-dokumenter, videoer og støtteressurser, som du kan filtrere og søke for å finne informasjon. Slik åpner du DocNav:

• • Fra Vivado® IDE velger du Hjelp → Dokumentasjon og veiledninger.
  • I Windows velger du Start → Alle programmer → Xilinx Design Tools → DocNav.
  • Ved Linux-ledeteksten skriver du inn docnav.

Xilinx Design Hubs gir lenker til dokumentasjon organisert etter designoppgaver og andre emner, som du kan bruke til å lære nøkkelkonsepter og ta opp vanlige spørsmål. Slik får du tilgang til Design Hubs:

• I DocNav klikker du på Design Hubs View fanen.
• På Xilinx webnettstedet, se Design Hubs-siden.

Note: For mer informasjon om DocNav, se Documentation Navigator-siden på Xilinx webnettstedet.

Referanser
Disse dokumentene inneholder tilleggsmateriale som er nyttig med denne veiledningen:

1.  Brukerveiledning for Vivado Design Suite: Programmering og feilsøking (UG908)
2. Vivado Design Suite Brukerveiledning: Designing with IP (UG896)
3. Brukerveiledning for Vivado Design Suite: Designe IP-undersystemer ved hjelp av IP-integrator (UG994)
4. Brukerveiledning for Vivado Design Suite: Komme i gang (UG910)
5. Brukerveiledning for Vivado Design Suite: Logic Simulation (UG900)
6. Brukerveiledning for Vivado Design Suite: Implementering (UG904)
7. ISE til Vivado Design Suite Migration Guide (UG911)
8. AXI Protocol Checker LogiCORE IP produktveiledning (PG101)
9. AXI4-Stream Protocol Checker LogiCORE IP produktveiledning (PG145)

Revisjonshistorie
Følgende tabell viser revisjonshistorikken for dette dokumentet.

Del	Revisjonssammendrag
11 / 23 / 2020 versjon 1.1
Første utgivelse.	N/A

Vennligst les: Viktige juridiske merknader
Informasjonen som blir avslørt til deg nedenfor ("Materialet") er gitt utelukkende for valg og bruk av Xilinx-produkter. I den maksimale utstrekning det er tillatt av gjeldende lov: (1) Materialer gjøres tilgjengelig "SOM DET ER" og med alle feil, FRASKRIVER Xilinx seg herved ALLE GARANTIER OG BETINGELSER, UTTRYKKELIGE, UNDERFORSTÅEDE ELLER LOVBESTEDTE, INKLUDERT MEN IKKE BEGRENSET TIL GARANTIER OM SALGBARHET -KRENKELSE ELLER EGNETHET FOR NOEN BESTEMT FORMÅL; og (2) Xilinx skal ikke være ansvarlig (enten i kontrakt eller erstatningsrett, inkludert uaktsomhet, eller under noen annen teori om ansvar) for noe tap eller skade av noe slag eller art relatert til, som oppstår under eller i forbindelse med Materialene (inkludert din bruk av materialet), inkludert for direkte, indirekte, spesielle, tilfeldige eller følgeskader (inkludert tap av data, fortjeneste, goodwill eller enhver form for tap eller skade som er påført som et resultat av søksmål anlagt av en tredjepart) selv om slik skade eller tap var rimelig forutsigbar eller Xilinx hadde blitt informert om muligheten for det samme.

Xilinx påtar seg ingen forpliktelse til å rette eventuelle feil i materialene eller til å varsle deg om oppdateringer av materialene eller produktspesifikasjonene. Du kan ikke reprodusere, modifisere, distribuere eller offentlig vise materialet uten skriftlig forhåndstillatelse. Enkelte produkter er underlagt vilkårene og betingelsene for Xilinx sin begrensede garanti, vennligst se Xilinx sine salgsvilkår som kan viewred kl https://www.xilinx.com/legal.htm#tos; IP-kjerner kan være underlagt garanti- og støttevilkår i en lisens utstedt til deg av Xilinx. Xilinx-produkter er ikke designet eller ment for å være feilsikre eller for bruk i noen applikasjoner som krever feilsikker ytelse; du påtar deg ene og alene risiko og ansvar for bruk av Xilinx-produkter i slike kritiske applikasjoner, vennligst se Xilinx sine salgsvilkår som kan viewred kl https://www.xilinx.com/legal.htm#tos.
Dette dokumentet inneholder foreløpig informasjon og kan endres uten varsel. Informasjon gitt her gjelder produkter og/eller tjenester som ennå ikke er tilgjengelige for salg, og gis utelukkende for informasjonsformål og er ikke ment, eller skal tolkes, som et tilbud om salg eller forsøk på kommersialisering av produktene og/eller tjenestene det refereres til. her.

ANSVARSFRASKRIVELSE FOR AUTOMOTIVE APPLIKASJONER
BILPRODUKTER (IDENTIFISERT SOM "XA" I DELENUMMERET) ER IKKE GARANTERT FOR BRUK I UTSETTELSE AV AIRPOSER ELLER FOR BRUK I APPLIKASJONER SOM PÅVIRKER KONTROLL AV ET KJØRETØY ("SIKKERHETSAPPLIKASJON") MED MINDRE DET ER EN SIKKERHET. MED ISO 26262 SIKKERHETSSTANDARD FOR BIL (“SIKKERHETSDESIGN”). KUNDER SKAL, FØR DE BRUKER ELLER DISTRIBUERER SYSTEMER SOM INNKORPERERER PRODUKTER, GRUNDIG TESTE SLIKE SYSTEMER FOR SIKKERHETSFORMÅL. BRUK AV PRODUKTER I EN SIKKERHETSAPPLIKASJON UTEN SIKKERHETSDESIGN ER FULLSTENDIG PÅ KUNDENS RISIKO, BARE UNDERlagt GJELDENDE LOVER OG FORSKRIFTER SOM STYRER BEGRENSNINGER AV PRODUKTANSVAR.
Copyright 2020 Xilinx, Inc. Xilinx, Xilinx-logoen, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq og andre utpekte merker inkludert her er varemerker for Xilinx i USA og andre land. Alle andre varemerker er eiendommen til deres respektive eiere.PG357 (v1.1) 23. november 2020, ILA med AXI4-Stream Interface v1.1
Last ned PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Referanser

• Brukerhåndbok