Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Pambuka

Integrated Logic Analyzer (ILA) kanthi inti AXI4-Stream Interface minangka IP penganalisa logika sing bisa disesuaikan sing bisa digunakake kanggo ngawasi sinyal internal lan antarmuka desain. Inti ILA kalebu akeh fitur canggih saka analisa logika modern, kalebu persamaan pemicu boolean lan pemicu transisi pinggiran. Inti uga nawakake debugging antarmuka lan kemampuan ngawasi bebarengan karo mriksa protokol kanggo AXI lan AXI4-Stream sing dipetakan memori. Amarga inti ILA sinkron karo desain sing dipantau, kabeh watesan jam desain sing ditrapake kanggo desain sampeyan uga ditrapake kanggo komponen inti ILA. Kanggo debug antarmuka ing desain, IP ILA kudu ditambahake menyang desain blok ing integrator IP Vivado®. Kajaba iku, opsi mriksa protokol AXI4/AXI4-Stream bisa diaktifake kanggo IP ILA ing integrator IP. Pelanggaran protokol banjur bisa ditampilake ing wangun gelombang viewer saka Vivado logika analyzer.

Fitur

• Nomer port probe sing bisa dipilih pangguna lan jembar probe.
• Target panyimpenan sing bisa dipilih pangguna kayata blok RAM lan UltraRAM
• Multiple port probe bisa digabung dadi siji kondisi pemicu.
• Slot AXI sing bisa dipilih pangguna kanggo debug antarmuka AXI ing desain.
• opsi Configurable kanggo antarmuka AXI kalebu jinis antarmuka lan tilak sample ambane.
• Data lan micu properti kanggo probe.
• A sawetara comparators lan jembaré kanggo saben probe lan bandar individu ing antarmuka.
• Input/output antarmuka cross-triggering.
• Pipelining sing bisa dikonfigurasi kanggo probe input.
• Priksa protokol AXI4-MM lan AXI4-Stream.

Kanggo informasi luwih lengkap babagan inti ILA, ndeleng Vivado Design Suite User Guide: Programming lan Debugging (UG908).

Fakta IP

Tabel Fakta IP LogiCORE™
Spesifikasi Inti
Kulawarga Piranti sing Didhukung1	Versal™ ACAP
Antarmuka pangguna sing didhukung	Standar IEEE 1149.1 - JTAG
Diwenehake karo Core
Desain Files	RTL
Example Desain	Verilog
Test Bangku	Ora Disedhiyakake
Watesan File	Kendala Desain Xilinx® (XDC)
Model Simulasi	Ora Disedhiyakake
Didhukung S/W Driver	N/A
Dites alur Desain2
Entri Desain	Vivado® Design Suite
Simulasi	Kanggo simulator sing didhukung, deleng Alat Desain Xilinx: Panuntun Cathetan Rilis.
Sintesis	Sintesis Vivado
Dhukungan
Kabeh Log Pangowahan IP Vivado	Log Pangowahan IP Master Vivado: 72775
Dhukungan Xilinx web kaca
Cathetan: 1. Kanggo dhaptar lengkap piranti sing didhukung, deleng katalog IP Vivado®. 2. Kanggo versi alat sing didhukung, waca ing Alat Desain Xilinx: Panuntun Cathetan Rilis.

Swaraview

Navigasi Konten kanthi Proses Desain
Dokumentasi Xilinx® diatur ing sakumpulan proses desain standar kanggo mbantu sampeyan nemokake konten sing cocog kanggo tugas pangembangan sampeyan saiki. Dokumen iki nyakup proses desain ing ngisor iki:

• Pengembangan Hardware, IP, lan Platform: Nggawe blok IP PL kanggo platform hardware, nggawe kernel PL, simulasi fungsional subsistem, lan ngevaluasi wektu Vivado®, panggunaan sumber daya, lan penutupan daya. Uga melu ngembangake platform hardware kanggo integrasi sistem. Topik ing dokumen iki sing ditrapake kanggo proses desain iki kalebu:
• Deskripsi Pelabuhan
• Clocking lan Reset
• Ngatur lan Ngasilake Inti

Inti Overview
Sinyal lan antarmuka ing desain FPGA disambungake menyang probe ILA lan input slot. Sinyal lan antarmuka iki, ditempelake menyang probe lan slot input mungguh, sampmimpin ing kacepetan desain lan disimpen nggunakake on-chip pamblokiran RAM. Sinyal lan antarmuka ing desain Versal™ ACAP disambungake menyang probe ILA lan input slot. Iki sinyal ditempelake lan antarmuka sing sampmimpin ing kacepetan desain nggunakake input jam inti lan disimpen ing memori RAM pamblokiran on-chip. Parameter inti nemtokake ing ngisor iki:

• Sapérangan probe (nganti 512) lan jembaré probe (1 nganti 1024).
• A sawetara slot lan opsi antarmuka.
• Lacak sample ambane.
• Data lan / utawa micu properti kanggo probe.
• Jumlah komparator kanggo saben probe.

Komunikasi karo inti ILA ditindakake kanthi nggunakake AXI Debug Hub sing nyambung menyang inti IP Control, Interface, and Processing System (CIPS).

Sawise desain dimuat menyang Versal ACAP, gunakake piranti lunak penganalisa logika Vivado® kanggo nyetel acara pemicu kanggo pangukuran ILA. Sawise pemicu kedadeyan, sample buffer kapenuhan lan diunggahaké menyang Vivado logika analyzer. Sampeyan bisa view data iki nggunakake jendhela waveform. Probe sample lan fungsi pemicu dileksanakake ing wilayah logika programmable. On-chip block RAM utawa memori UltraRAM adhedhasar target panyimpenan sing wis dipilih sajrone kustomisasi sing nyimpen data nganti diunggah dening piranti lunak. Ora ana input utawa output pangguna sing dibutuhake kanggo micu acara, njupuk data, utawa komunikasi karo inti ILA. Inti ILA bisa ngawasi sinyal tingkat antarmuka, bisa ngirim informasi tingkat transaksi kayata transaksi sing luar biasa kanggo antarmuka AXI4.

ILA Probe Trigger Comparator
Saben input probe disambungake menyang komparator pemicu sing bisa nindakake macem-macem operasi. Ing wektu mlaku komparator bisa disetel kanggo nindakake = utawa != mbandhingake. Iki kalebu pola level sing cocog, kayata X0XX101. Iki uga kalebu ndeteksi transisi pinggiran kayata rising edge (R), falling edge (F), salah siji pinggiran (B), utawa ora ana transisi (N). Komparator pemicu bisa nindakake perbandingan sing luwih rumit, kalebu >, <, ≥, lan ≤.

PENTING! Komparator disetel ing wektu mlaku liwat penganalisa logika Vivado®.

Kondisi Pemicu ILA
Kondisi pemicu minangka asil saka pitungan Boolean "AND" utawa "UTAWA" saben asil komparator pemicu probe ILA. Nggunakake penganalisa logika Vivado®, sampeyan milih "AND" probe micu probe komparator utawa "UTAWA". Setelan "AND" nyebabake acara pemicu nalika kabeh perbandingan probe ILA wareg. Setelan "UTAWA" nyebabake acara pemicu nalika samubarang perbandingan probe ILA wareg. Kondisi pemicu yaiku acara pemicu sing digunakake kanggo pangukuran jejak ILA.

Aplikasi

Inti ILA dirancang kanggo digunakake ing aplikasi sing mbutuhake verifikasi utawa debugging nggunakake Vivado®. Tokoh ing ngisor iki nuduhake CIPS IP inti nulis lan maca saka AXI pamblokiran RAM controller liwat AXI Network ing Chip (NoC). Inti ILA disambungake menyang net antarmuka antarane AXI NoC lan AXI pamblokiran RAM controller kanggo ngawasi transaksi AXI4 ing manager hardware.

Lisensi lan Pesenan
Modul IP Xilinx® LogiCORE™ iki diwenehake tanpa biaya tambahan karo Xilinx Vivado® Design Suite miturut syarat-syarat Lisensi Pangguna Akhir Xilinx.
Cathetan: Kanggo verifikasi yen sampeyan butuh lisensi, priksa kolom Lisensi ing Katalog IP. Klebu tegese lisensi kalebu karo Vivado® Design Suite; Tuku tegese sampeyan kudu tuku lisensi kanggo nggunakake inti. Informasi babagan modul IP Xilinx® LogiCORE™ liyane kasedhiya ing kaca Kekayaan Intelektual Xilinx. Kanggo informasi babagan rega lan kasedhiyan modul lan piranti Xilinx LogiCORE IP liyane, hubungi wakil sales Xilinx lokal.

Spesifikasi Produk

Deskripsi Pelabuhan
Tabel ing ngisor iki menehi katrangan babagan port lan paramèter ILA.
Pelabuhan ILA

Tabel 1: Pelabuhan ILA
Jeneng Port	Aku/O	Katrangan
clk	I	Desain jam sing jam kabeh pemicu lan logika panyimpenan.
probe [ – 1:0]	I	Input port probe. Nomer port probe ana ing kisaran saka 0 nganti 511. Jembaré port probe (dituduhake dening ) ana ing kisaran 1 nganti 1024. Sampeyan kudu ngumumake port iki minangka vektor. Kanggo port 1-bit, gunakake probe [0:0].
trig_out	O	Port trig_out bisa digawe saka kondisi pemicu utawa saka port trig_in eksternal. Ana kontrol wektu roto saka Logic Analyzer kanggo ngalih antarane kondisi pemicu lan trig_in kanggo drive trig_out.
trig_in	I	Port pemicu Input digunakake ing sistem adhedhasar proses kanggo Embedded Cross Trigger. Bisa disambungake menyang ILA liyane kanggo nggawe Cascading Trigger.
slot_ _	I	antarmuka Slot. Jinis antarmuka digawe dinamis adhedhasar slot_ _ parameter jinis antarmuka. Port individu ing antarmuka kasedhiya kanggo ngawasi ing manajer hardware.
trig_out_ack	I	Pengakuan kanggo trig_out.
trig_in_ack	O	Pengakuan kanggo trig_in.
reset	I	ILA Input Type nalika disetel kanggo 'Interface Monitor', port iki kudu sinyal reset padha sing sinkron karo logika desain sing ditempelake ing Slot_ _ bandar inti ILA.
S_AXIS	Aku/O	Port opsional. Digunakake kanggo sambungan manual karo inti AXI Debug Hub nalika 'Aktifake AXI4- Antarmuka Stream kanggo Sambungan Manul kanggo AXI Debug Hub' dipilih ing Pilihan Lanjut.
M_AXIS	Aku/O	Port opsional. Digunakake kanggo sambungan manual karo inti AXI Debug Hub nalika 'Aktifake AXI4- Antarmuka Stream kanggo Sambungan Manual kanggo AXI Debug Hub' dipilih ing 'Pilihan Lanjut'.

Tabel 1: Pelabuhan ILA (terus)
Jeneng Port	Aku/O	Katrangan
aresetn	I	Port opsional. Digunakake kanggo sambungan manual karo inti AXI Debug Hub nalika 'Aktifake AXI4- Antarmuka Stream kanggo Sambungan Manual kanggo AXI Debug Hub' dipilih ing 'Pilihan Lanjut'. Port iki kudu sinkron karo port reset saka AXI Debug Hub.
aclk	I	Port opsional. Digunakake kanggo sambungan manual karo inti AXI Debug Hub nalika 'Aktifake AXI4- Antarmuka Stream kanggo Sambungan Manual kanggo AXI Debug Hub' dipilih ing 'Pilihan Lanjut'. Port iki kudu sinkron karo port jam saka AXI Debug Hub.

Parameter ILA

Tabel 2: Parameter ILA
Paramèter	Diijini Nilai	Nilai Default	Katrangan
Jeneng_komponen	String kanthi A–Z, 0–9, lan _ (garis ngisor)	ila_0	Jeneng komponen instantiated.
C_NUM_OF_PROBES	1–512	1	Jumlah port probe ILA.
C_MEMORY_TYPE	0, 1	0	Target panyimpenan kanggo data sing dijupuk. 0 cocog kanggo pamblokiran RAM lan 1 cocog karo UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Probe panyimpenan buffer ambane. Nomer iki nuduhake jumlah maksimum samples sing bisa disimpen ing wektu mbukak kanggo saben input probe.
C_PROBE _JABUR	1–1024	1	Jembaré port probe . ngendi yaiku port probe sing nduweni nilai saka 0 nganti 1,023.
C_TRIGOUT_EN	Bener / Salah	PALSU	Ngaktifake fungsi trig out. Port trig_out lan trig_out_ack digunakake.
C_TRIGIN_EN	Bener / Salah	PALSU	Ngaktifake fungsi trig. Port trig_in lan trig_in_ack digunakake.
C_INPUT_PIPE_STAGES	0–6	0	Tambah flop ekstra menyang port probe. Siji parameter ditrapake kanggo kabeh port probe.
ALL_PROBE_SAME_MU	Bener / Salah	BENER	Iki meksa unit nilai mbandhingake (unit cocog) sing padha karo kabeh probe.
C_PROBE _MU_CNT	1–16	1	Jumlah Unit Bandingake Nilai (Cocok) saben probe. Iki mung valid yen ALL_PROBE_SAME_MU iku PALSU.
C_PROBE _JENIS	DATA lan TRIGGER, TRIGGER, DATA	DATA lan TRIGGER	Kanggo milih probe sing dipilih kanggo nemtokake kondisi pemicu utawa kanggo tujuan panyimpenan data utawa kanggo loro-lorone.
C_ADV_TRIGGER	Bener / Salah	PALSU	Mbisakake pilihan pemicu maju. Iki mbisakake mesin negara pemicu lan sampeyan bisa nulis urutan pemicu dhewe ing Vivado Logic Analyzer.

Tabel 2: Parameter ILA (terus)
Paramèter	Diijini Nilai	Nilai Default	Katrangan
C_NUM_MONITOR_SLOTS	1-11	1	Jumlah Slot Antarmuka.
Cathetan: 1. Jumlah maksimum unit mbandhingake nilai (cocok) diwatesi 1,024. Kanggo pemicu dhasar (C_ADV_TRIGGER = PALSU), saben probe duwe siji unit nilai mbandhingake (kaya ing versi sadurungé). Nanging kanggo pilihan pemicu maju (C_ADV_TRIGGER = TRUE), iki tegese probe individu isih bisa duwe pilihan nomer mbandhingake unit nilai saka siji nganti papat. Nanging kabeh unit nilai mbandhingake ngirim ora ngluwihi luwih saka 1,024. Iki tegese, yen sampeyan butuh papat mbandhingake unit saben probe, sampeyan mung diijini nggunakake 256 probe.

Ngrancang karo Inti

Bagean iki kalebu pedoman lan informasi tambahan kanggo nggampangake ngrancang kanthi inti.

Jaman
Port input clk yaiku jam sing digunakake dening inti ILA kanggo ndhaptar nilai probe. Kanggo asil paling apik, iku kudu sinyal jam padha sing sinkron karo logika desain sing ditempelake ing bandar probe saka inti ILA. Nalika nyambungake kanthi manual karo AXI Debug Hub, sinyal aclk kudu sinkron karo port input jam AXI Debug Hub.

Pulihake
Nalika sampeyan nyetel Tipe Input ILA menyang Monitor Antarmuka, port reset kudu sinyal reset sing padha sing sinkron karo logika desain sing antarmuka ditempelake.
slot_ _ port saka inti ILA. Kanggo sambungan manual karo inti AXI Debug Hub, port saiki kudu sinkron karo port reset saka inti AXI Debug Hub.

Langkah-langkah Alur Desain
Bagean iki njlèntrèhaké kustomisasi lan ngasilake inti, mbatesi inti, lan simulasi, sintesis, lan langkah-langkah implementasi sing spesifik kanggo inti IP iki. Informasi sing luwih rinci babagan aliran desain Vivado® standar lan integrator IP bisa ditemokake ing pandhuan pangguna Vivado Design Suite ing ngisor iki:

• Pandhuan Pangguna Vivado Design Suite: Ngrancang Subsistem IP nggunakake IP Integrator (UG994)
• Pandhuan Pangguna Vivado Design Suite: Ngrancang nganggo IP (UG896)
• Pandhuan pangguna Vivado Design Suite: Miwiti (UG910)
• Pandhuan Pangguna Vivado Design Suite: Simulasi Logika (UG900)

Ngatur lan Ngasilake Inti

Bagean iki kalebu informasi babagan nggunakake alat Xilinx® kanggo ngatur lan ngasilake inti ing Vivado® Design Suite. Yen sampeyan ngatur lan ngasilake inti ing integrator IP Vivado, deleng Pandhuan pangguna Vivado Design Suite: Ngrancang Subsistem IP nggunakake IP Integrator (UG994) kanggo informasi rinci. IP integrator bisa otomatis ngetung nilai konfigurasi tartamtu nalika validasi utawa nggawe desain. Kanggo mriksa manawa nilai kasebut owah, deleng katrangan parameter ing bab iki. Kanggo view Nilai parameter, mbukak printah validate_bd_design ing console Tcl. Sampeyan bisa ngatur IP sing digunakake ing desain kanthi nemtokake nilai kanggo macem-macem parameter sing ana gandhengane karo inti IP nggunakake langkah-langkah ing ngisor iki:

1.  Pilih IP saka katalog IP.
2.  Klik kaping pindho IP sing dipilih utawa pilih printah Customize IP saka toolbar utawa klik-tengen ing menu.

Kanggo rincian, deleng Pandhuan Pangguna Vivado Design Suite: Ngrancang nganggo IP (UG896) lan Pandhuan Pangguna Vivado Design Suite: Miwiti (UG910). Tokoh ing bab iki ilustrasi saka Vivado IDE. Tata letak sing digambarake ing kene bisa beda karo versi saiki.

Kanggo ngakses inti, tindakake ing ngisor iki:

1.  Bukak proyek kanthi milih File banjur Bukak Proyek utawa gawe proyek anyar kanthi milih File banjur Proyek Anyar ing Vivado.
2.  Bukak katalog IP lan navigasi menyang sembarang taksonomi.
3. Klik kaping pindho ILA kanggo nggawa jeneng inti Vivado IDE.

Panel Pilihan Umum
Tokoh ing ngisor iki nuduhake tab Pilihan Umum ing setelan Native sing ngidini sampeyan nemtokake pilihan:

Tokoh ing ngisor iki nuduhake tab Pilihan Umum ing setelan AXI sing ngidini sampeyan nemtokake pilihan:

• Jeneng Komponen: Gunakake kolom teks iki kanggo menehi jeneng modul unik kanggo inti ILA.
• Jinis Input ILA: Opsi iki nemtokake jinis antarmuka utawa sinyal ILA sing kudu didebug. Saiki, nilai kanggo parameter iki yaiku "Probe Native", "Monitor Antarmuka" lan "Campuran."
• Jumlah Probe: Gunakake kolom teks iki kanggo milih nomer port probe ing inti ILA. Ing sawetara bener digunakake ing Vivado® IDE punika 1 kanggo 64. Yen sampeyan perlu luwih saka 64 bandar probe, sampeyan kudu nggunakake aliran printah Tcl kanggo generate inti ILA.
• A sawetara slot Interface (mung kasedhiya ing Interface Monitor jinis lan jinis Mixed): Pilihan iki ngijini sampeyan kanggo milih nomer slot antarmuka AXI sing kudu disambungake menyang ILA.
• Jumlah Comparator sing padha kanggo Kabeh Port Probe: Jumlah komparator saben probe bisa dikonfigurasi ing panel iki. Jumlah komparator sing padha kanggo kabeh probe bisa diaktifake kanthi milih.

Panel Port Probe
Tokoh ing ngisor iki nuduhake tab Probe Ports sing ngidini sampeyan nemtokake setelan:

• Panel Port Probe: Jembar saben Port Probe bisa dikonfigurasi ing Panel Port Probe. Saben Panel Port Probe duwe nganti pitung port.
• Jembar Probe: Jembar saben Port Probe bisa kasebut. Rentang sing bener yaiku 1 nganti 1024.
• Jumlah Comparators: Opsi iki diaktifake mung nalika opsi "Same Number of Comparators kanggo Kabeh Port Probe" dipateni. Komparator kanggo saben probe ing kisaran 1 nganti 16 bisa disetel.
• Data lan / utawa Pemicu: Jinis probe kanggo saben probe bisa disetel nggunakake pilihan iki. Opsi sing bener yaiku DATA_and_TRIGGER, DATA lan TRIGGER.
• Pilihan Comparator: Jinis operasi utawa comparison kanggo saben probe bisa disetel nggunakake pilihan iki.

Pilihan Antarmuka
Tokoh ing ngisor iki nuduhake tab Pilihan Antarmuka nalika Monitor Antarmuka utawa Tipe Campuran dipilih kanggo jinis input ILA:

• Jinis Antarmuka: Vendor, Pustaka, Jeneng, lan Versi (VLNV) antarmuka sing bakal dipantau dening inti ILA.
• AXI-MM ID Jembar: Milih ID jembaré antarmuka AXI nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Jembar Data AXI-MM: Milih paramèter sing cocog karo slot_Milih jembaré Data antarmuka AXI nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• AXI-MM Address Width: Milih alamat width saka antarmuka AXI nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Aktifake AXI-MM/Stream Protocol Checker: Aktifake AXI4-MM utawa AXI4-Stream protokol checker kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM utawa AXI4-Stream, ngendi punika nomer slot .
• Aktifake Penghitung Pelacakan Transaksi: Ngaktifake kemampuan nelusuri transaksi AXI4-MM.
• Jumlah Transaksi Waca Pinunjul: Nemtokake jumlah transaksi Waca sing pinunjul saben ID. Nilai kudu padha karo utawa luwih saka jumlah transaksi Waca sing pinunjul kanggo sambungan kasebut.
• Jumlah Transaksi Tulis Pinunjul: Nemtokake jumlah transaksi Tulis sing pinunjul saben ID. Nilai kudu padha karo utawa luwih saka jumlah transaksi Tulis sing pinunjul kanggo sambungan kasebut.
• Ngawasi sinyal Status APC: Aktifake ngawasi sinyal status APC kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Ngatur saluran alamat maca AXI minangka Data: Pilih sinyal saluran alamat diwaca kanggo panyimpenan data kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Ngatur saluran alamat maca AXI minangka Trigger: Pilih sinyal saluran alamat diwaca kanggo nemtokake kondisi pemicu kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Ngatur AXI maca saluran data minangka Data: Pilih maca sinyal saluran data kanggo tujuan panyimpenan data kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Ngatur AXI maca saluran data minangka Trigger: Pilih maca sinyal saluran data kanggo nemtokake kondisi pemicu kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Ngatur saluran alamat nulis AXI minangka Data: Pilih sinyal saluran alamat nulis kanggo tujuan panyimpenan data kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Ngatur saluran alamat nulis AXI minangka Trigger: Pilih sinyal saluran alamat nulis kanggo nemtokake kondisi pemicu kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Ngatur saluran data nulis AXI minangka Data: Pilih sinyal saluran data nulis kanggo tujuan panyimpenan data kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Ngatur saluran data nulis AXI minangka Trigger: Pilih sinyal saluran data nulis kanggo nemtokake kondisi pemicu kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Ngatur saluran nanggepi nulis AXI minangka Data: Pilih sinyal saluran nanggepi nulis kanggo tujuan panyimpenan data kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• Ngatur saluran respon nulis AXI minangka Trigger: Pilih sinyal saluran nanggepi nulis kanggo nemtokake kondisi pemicu kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-MM, ngendi punika nomer slot .
• AXI-Stream Tdata Width: Milih Tdata width saka antarmuka AXI-Stream nalika slot_ jinis antarmuka diatur minangka AXI-Stream, ngendi punika nomer slot .
• AXI-Stream TID Jembar: Milih TID jembaré saka antarmuka AXI-Stream nalika slot_ jinis antarmuka diatur minangka AXI-Stream, ngendi punika nomer slot .
• AXI-Stream TUSER Jembar: Milih TUSER jembaré antarmuka AXI-Stream nalika slot_ jinis antarmuka diatur minangka AXI-Stream, ngendi punika nomer slot .
• AXI-Stream TDEST Jembar: Milih jembaré TDEST saka antarmuka AXI-Stream nalika slot_ jinis antarmuka diatur minangka AXI-Stream, ngendi punika nomer slot .
• Konfigurasi Sinyal AXIS minangka Data: Pilih sinyal AXI4-Stream kanggo tujuan panyimpenan data kanggo slot
  nalika slot_ jinis antarmuka diatur minangka AXI-Stream ngendi punika nomer slot .
• Konfigurasi Sinyal AXIS minangka Pemicu: Pilih sinyal AXI4-Stream kanggo nemtokake kondisi pemicu kanggo slot nalika slot_ jinis antarmuka diatur minangka AXI-Stream, ngendi punika nomer slot .
• Konfigurasi Slot minangka Data lan / utawa Pemicu: Milih sinyal slot non-AXI kanggo nemtokake kondisi pemicu utawa kanggo panyimpenan data utawa kanggo loro kanggo slot nalika slot_ jinis antarmuka diatur minangka non-AXI, ngendi punika nomer slot .

Pilihan Panyimpenan
Tokoh ing ngisor iki nuduhake tab Pilihan Panyimpenan sing ngidini sampeyan milih jinis target panyimpenan lan ambane memori sing bakal digunakake:

• Target Panyimpenan: Parameter iki digunakake kanggo milih jinis target panyimpenan saka menu gulung mudhun.
• Ambane Data: Parameter iki digunakake kanggo milih s sing cocogample ambane saka menu gulung-mudhun.

Pilihan Lanjut
Tokoh ing ngisor iki nuduhake tab Pilihan Lanjut:

• Aktifake AXI4-Stream Interface kanggo Sambungan Manual kanggo AXI Debug Hub: Yen aktif, pilihan iki menehi antarmuka AXIS kanggo IP kanggo nyambung menyang AXI Debug Hub.
• Aktifake Antarmuka Input Pemicu: Priksa pilihan iki kanggo ngaktifake port input pemicu opsional.
• Aktifake Antarmuka Output Pemicu: Priksa pilihan iki kanggo ngaktifake port output pemicu opsional.
• Pipa Input Stages: Pilih nomer ndhaftar sing pengin ditambahake kanggo probe kanggo nambah asil implementasine. Parameter iki ditrapake kanggo kabeh probe.
• Pemicu Lanjut: Priksa kanggo ngaktifake urutan pemicu adhedhasar mesin negara.

Generasi Output
Kanggo rincian, waca Pandhuan pangguna Vivado Design Suite: Designing with IP (UG896).

Ngalangi Inti

Watesan sing dibutuhake
Inti ILA kalebu XDC file sing ngandhut alangan path palsu cocok kanggo nyegah over-constraining saka domain jam nyebrang path sinkronisasi. Sampeyan uga samesthine yen sinyal jam disambungake menyang port input clk saka inti ILA bener diwatesi ing desain Panjenengan.

Pilihan Piranti, Paket, lan Kelas Kacepetan
Bagean iki ora ditrapake kanggo inti IP iki.

• Frekuensi jam
  Bagean iki ora ditrapake kanggo inti IP iki.
• Manajemen Jam
  Bagean iki ora ditrapake kanggo inti IP iki.
• Penempatan Jam
  Bagean iki ora ditrapake kanggo inti IP iki.
• Banking
  Bagean iki ora ditrapake kanggo inti IP iki.
• Penempatan Transceiver
  Bagean iki ora ditrapake kanggo inti IP iki.
• I/O Standard lan Panggonan
  Bagean iki ora ditrapake kanggo inti IP iki.

Simulasi

Kanggo informasi lengkap babagan komponen simulasi Vivado®, uga informasi babagan nggunakake piranti pihak katelu sing didhukung, deleng Pandhuan pangguna Vivado Design Suite: Simulasi Logika (UG900).

Sintesis lan Implementasine
Kanggo rincian babagan sintesis lan implementasine, deleng Vivado Design Suite User Guide: Designing with IP (UG896).

Debugging

Lampiran iki kalebu rincian babagan sumber daya sing kasedhiya ing Dhukungan Xilinx® websitus lan alat debugging. Yen IP mbutuhake kunci lisensi, kunci kasebut kudu diverifikasi. Piranti desain Vivado® duwe sawetara checkpoints lisensi kanggo gating IP dilisensi liwat aliran. Yen mriksa lisensi sukses, IP bisa nerusake generasi. Yen ora, generasi mandheg kanthi kesalahan. Titik mriksa lisensi ditindakake kanthi alat ing ngisor iki:

• Sintesis Vivado
• Implementasi Vivado
• write_bitstream (perintah Tcl)

PENTING! Tingkat lisensi IP ora digatèkaké ing checkpoints. Tes kasebut negesake yen ana lisensi sing sah. Ora mriksa level lisensi IP.

Golek Pitulung ing Xilinx.com

Kanggo bantuan ing desain lan proses debug nalika nggunakake inti, Dhukungan Xilinx web kaca ngemot sumber daya utama kayata dokumentasi produk, cathetan release, cathetan jawaban, informasi bab masalah dikenal, lan pranala kanggo njupuk support produk luwih. Forum Komunitas Xilinx uga kasedhiya ing ngendi anggota bisa sinau, melu, nuduhake, lan takon babagan solusi Xilinx.

Dokumentasi
Pandhuan produk iki minangka dokumen utama sing ana gandhengane karo inti. Pandhuan iki, bebarengan karo dokumentasi sing ana gandhengane karo kabeh produk sing mbantu proses desain, bisa ditemokake ing Dhukungan Xilinx web kaca utawa kanthi nggunakake Xilinx® Documentation Navigator. Download Xilinx Documentation Navigator saka kaca Downloads. Kanggo informasi luwih lengkap babagan alat iki lan fitur sing kasedhiya, bukak bantuan online sawise instalasi.

Jawaban Records
Jawaban Records kalebu informasi babagan masalah sing umum ditemoni, informasi sing migunani babagan carane ngatasi masalah kasebut, lan masalah sing dikenal karo produk Xilinx. Jawaban Records digawe lan maintained saben dina kanggo mesthekake yen pangguna duwe akses menyang informasi paling akurat kasedhiya. Jawaban Rekaman kanggo inti iki bisa ditemokake kanthi nggunakake kothak Dhukungan Panelusuran ing dhukungan Xilinx utama web kaca. Kanggo nggedhekake asil panelusuran, gunakake tembung kunci kayata:

• jeneng produk
• Pesen alat
• Ringkesan masalah sing ditemoni

Panelusuran saringan kasedhiya sawise asil bali menyang target asil.

Dhukungan Teknis
Xilinx nyedhiyakake dhukungan teknis ing Forum Komunitas Xilinx kanggo produk IP LogiCORE™ iki nalika digunakake kaya sing diterangake ing dokumentasi produk. Xilinx ora bisa njamin wektu, fungsi, utawa dhukungan yen sampeyan nindakake samubarang ing ngisor iki:

• Ngleksanakake solusi ing piranti sing ora ditetepake ing dokumentasi.
• Ngatur solusi ngluwihi sing diijini ing dokumentasi produk.
• Ngganti bagean saka desain label DO NOT MODIFY.

Kanggo takon, navigasi menyang Forum Komunitas Xilinx.

Sumber Daya Tambahan lan Kabar Legal

Sumber Daya Xilinx
Kanggo sumber dhukungan kayata Jawaban, Dokumentasi, Unduh, lan Forum, deleng Dhukungan Xilinx.

Navigator Dokumentasi lan Hub Desain
Xilinx® Documentation Navigator (DocNav) nyedhiyakake akses menyang dokumen Xilinx, video, lan sumber daya dhukungan, sing bisa disaring lan ditelusuri kanggo nemokake informasi. Kanggo mbukak DocNav:

• • Saka Vivado® IDE, pilih Pitulung → Dokumentasi lan Tutorial.
  • Ing Windows, pilih Start → All Programs → Xilinx Design Tools → DocNav.
  • Ing command prompt Linux, ketik docnav.

Xilinx Design Hubs nyedhiyakake pranala menyang dokumentasi sing diatur dening tugas desain lan topik liyane, sing bisa digunakake kanggo sinau konsep kunci lan ngatasi pitakonan sing kerep ditakoni. Kanggo ngakses Design Hubs:

• Ing DocNav, klik Design Hubs View tab.
• Ing Xilinx websitus, ndeleng kaca Design Hubs.

Cathetan: Kanggo informasi luwih lengkap babagan DocNav, waca kaca Documentation Navigator ing Xilinx websitus.

Referensi
Dokumen iki nyedhiyakake materi tambahan sing migunani karo pandhuan iki:

1.  Pandhuan Pangguna Vivado Design Suite: Pemrograman lan Debugging (UG908)
2. Pandhuan Pangguna Vivado Design Suite: Ngrancang nganggo IP (UG896)
3. Pandhuan Pangguna Vivado Design Suite: Ngrancang Subsistem IP nggunakake IP Integrator (UG994)
4. Pandhuan pangguna Vivado Design Suite: Miwiti (UG910)
5. Pandhuan Pangguna Vivado Design Suite: Simulasi Logika (UG900)
6. Pandhuan Pangguna Vivado Design Suite: Implementasi (UG904)
7. ISE to Vivado Design Suite Migration Guide (UG911)
8. AXI Protocol Checker LogiCORE IP Product Guide (PG101)
9. AXI4-Stream Protocol Checker LogiCORE IP Product Guide (PG145)

Riwayat Revisi
Tabel ing ngisor iki nuduhake riwayat revisi kanggo dokumen iki.

Bagean	Ringkesan Revisi
11/23/2020 Versi 1.1
Rilis wiwitan.	N/A

Mangga Waca: Kabar Hukum Penting
Informasi sing diwenehake marang sampeyan ing ngisor iki ("Bahan") diwenehake mung kanggo pilihan lan panggunaan produk Xilinx. Nganti maksimal sing diidinake dening hukum sing ditrapake: (1) Materi kasedhiya "AS IS" lan kabeh kaluputan, Xilinx nolak kabeh JAMINAN lan KETENTUAN, EXPRESS, GRATIS, UTAWA STATUTORY, kalebu nanging ora diwatesi kanggo JAMINAN DAGANG, NON -PELANGGARAN, UTAWA FITNESS FOR ANY TUJUAN tartamtu; lan (2) Xilinx ora bakal tanggung jawab (apa ing kontrak utawa tort, kalebu teledor, utawa miturut teori tanggung jawab liyane) kanggo mundhut utawa karusakan saka sembarang jenis utawa alam related kanggo, njedhul ing, utawa gegayutan karo, Materials (kalebu panggunaan Materi), kalebu kanggo kerugian utawa karusakan langsung, ora langsung, khusus, insidental, utawa konsekuensial (kalebu mundhut data, bathi, muhibah, utawa jinis kerugian utawa karusakan apa wae sing ditindakake minangka akibat saka tumindak sing ditindakake. dening pihak katelu) sanajan karusakan utawa mundhut kuwi cukup foreseeable utawa Xilinx wis menehi saran saka kamungkinan sing padha.

Xilinx ora duwe kewajiban kanggo mbenerake kesalahan sing ana ing Materi utawa menehi kabar babagan nganyari Materi utawa spesifikasi produk. Sampeyan ora bisa ngasilake, ngowahi, nyebarake, utawa nampilake Materi kanthi umum tanpa idin sadurunge ditulis. Produk tartamtu tundhuk karo syarat lan kahanan garansi winates Xilinx, waca Katentuan Penjualan Xilinx sing bisa viewed ing https://www.xilinx.com/legal.htm#tos; Intine IP bisa uga tundhuk karo syarat garansi lan dhukungan sing ana ing lisensi sing ditanggepi kanggo sampeyan dening Xilinx. Produk Xilinx ora dirancang utawa dimaksudaké kanggo gagal-aman utawa digunakake ing aplikasi apa wae sing mbutuhake kinerja gagal-aman; sampeyan mung duwe risiko lan tanggung jawab kanggo nggunakake produk Xilinx ing aplikasi kritis kasebut, waca Katentuan Penjualan Xilinx sing bisa viewed ing https://www.xilinx.com/legal.htm#tos.
Dokumen iki ngemot informasi awal lan bisa diganti tanpa kabar. Informasi sing diwenehake ing kene ana hubungane karo produk lan/utawa layanan sing durung kasedhiya kanggo didol, lan diwenehake mung kanggo tujuan informasi lan ora dimaksudake, utawa dianggep, minangka tawaran kanggo didol utawa nyoba komersialisasi produk lan/utawa layanan kasebut. ing kene.

APLIKASI OTOMOTIF DISCLAIMER
PRODUK OTOMOTIF (IDENTIFIKASI "XA" ING NOMOR BAGIAN) ORA DIJAMIN PANGGUNAAN ING DEPLOYMENT OF AIRBAGS UTAWA DIGUNAKAN ING APLIKASI SING MANGGARAI KONTROL KENDARAAN ("APLIKASI KESELAMATAN") KECUALI ANA KONSEP KONSEPT KEAMANAN KARO ISO 26262 STANDAR KESELAMATAN OTOMOTIF ("DESIGN KESELAMATAN"). PELANGGAN kudu, sakdurunge nggunakake utawa nyebarake SISTEM ANY SISTEM sing nggabungake PRODUK, sak tenane nyoba SISTEM KANGGO kanggo tujuan safety. PENGGUNAAN PRODUK ING APLIKASI KESELAMATAN TANPA DESIGN KESELAMATAN MUNGKIN RISIKO PELANGGAN, MUNG tundhuk marang UNDANG-UNDANG lan PERATURAN sing ditrapake Watesan babagan tanggung jawab produk.
Hak Cipta 2020 Xilinx, Inc. Xilinx, logo Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, lan merek liyane sing ditunjuk sing kalebu ing kene minangka merek dagang Xilinx ing Amerika Serikat lan negara liyane. Kabeh merek dagang liyane minangka properti saka sing nduweni.PG357 (v1.1) 23 November 2020, ILA karo AXI4-Stream Interface v1.1
Unduh PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Referensi

• Manual pangguna