Xilinx AXI4-Stream Integrated Logic Analyzer Guide

ແນະນຳ

Integrated Logic Analyzer (ILA) ກັບ AXI4-Stream Interface core ແມ່ນ IP ຂອງຕົວວິເຄາະເຫດຜົນທີ່ສາມາດປັບແຕ່ງໄດ້ເຊິ່ງສາມາດໃຊ້ເພື່ອຕິດຕາມສັນຍານພາຍໃນ ແລະສ່ວນຕິດຕໍ່ຂອງການອອກແບບ. ຫຼັກ ILA ປະກອບມີຄຸນສົມບັດຂັ້ນສູງຫຼາຍຢ່າງຂອງເຄື່ອງວິເຄາະເຫດຜົນທີ່ທັນສະໄຫມ, ລວມທັງສົມຜົນການກະຕຸ້ນ boolean ແລະຕົວກະຕຸ້ນການປ່ຽນແປງຂອບ. ຫຼັກຍັງສະຫນອງການແກ້ໄຂການໂຕ້ຕອບແລະຄວາມສາມາດໃນການກວດສອບພ້ອມກັບການກວດສອບໂປໂຕຄອນສໍາລັບຫນ່ວຍຄວາມຈໍາທີ່ມີແຜນທີ່ AXI ແລະ AXI4-Stream. ເນື່ອງຈາກວ່າຫຼັກ ILA ແມ່ນ synchronous ກັບການອອກແບບທີ່ຖືກຕິດຕາມ, ຂໍ້ຈໍາກັດຂອງໂມງອອກແບບທັງຫມົດທີ່ຖືກນໍາໃຊ້ກັບການອອກແບບຂອງທ່ານຍັງຖືກນໍາໃຊ້ກັບອົງປະກອບຂອງຫຼັກ ILA. ເພື່ອດີບັກການໂຕ້ຕອບພາຍໃນການອອກແບບ, ILA IP ຈໍາເປັນຕ້ອງໄດ້ເພີ່ມເຂົ້າໃນການອອກແບບບລັອກໃນ Vivado® IP integrator. ເຊັ່ນດຽວກັນ, ທາງເລືອກການກວດສອບໂປໂຕຄອນ AXI4/AXI4-Stream ສາມາດເປີດໃຊ້ໄດ້ສໍາລັບ ILA IP ໃນຕົວລວມ IP. ຫຼັງຈາກນັ້ນ, ການລະເມີດອະນຸສັນຍາສາມາດຖືກສະແດງຢູ່ໃນຮູບແບບຄື້ນ viewer ຂອງ Vivado logic analyzer.

ຄຸນສົມບັດ

• ຈຳນວນຜອດ probe ທີ່ສາມາດເລືອກໄດ້ໂດຍຜູ້ໃຊ້ ແລະ ຄວາມກວ້າງຂອງ probe.
• ເປົ້າໝາຍການເກັບຮັກສາທີ່ຜູ້ໃຊ້ເລືອກໄດ້ ເຊັ່ນ: ບລັອກ RAM ແລະ UltraRAM
• ພອດ probe ຫຼາຍສາມາດຖືກລວມເຂົ້າກັນເປັນເງື່ອນໄຂ trigger ດຽວ.
• ສະລັອດຕິງ AXI ທີ່ສາມາດເລືອກໄດ້ໂດຍຜູ້ໃຊ້ເພື່ອແກ້ໄຂບັນຫາສ່ວນຕິດຕໍ່ AXI ໃນການອອກແບບ.
• ທາງເລືອກທີ່ກໍານົດໄດ້ສໍາລັບການໂຕ້ຕອບ AXI ລວມທັງປະເພດການໂຕ້ຕອບແລະການຕິດຕາມ sampເລິກ.
• ຂໍ້​ມູນ​ແລະ​ການ​ກະ​ຕຸ້ນ​ຊັບ​ສິນ​ສໍາ​ລັບ probes​.
• ຈໍານວນຕົວປຽບທຽບແລະຄວາມກວ້າງສໍາລັບແຕ່ລະ probe ແລະແຕ່ລະພອດພາຍໃນສ່ວນຕິດຕໍ່.
• ອິນ​ເຕີ​ເນັດ / ຜົນ​ຜະ​ລິດ​ການ​ໂຕ້​ຕອບ​ຂ້າມ​ຜົນ​ກະ​ທົບ​ຕໍ່​.
• ທໍ່ທີ່ກຳນົດຄ່າໄດ້ສຳລັບ input probes.
• ການກວດສອບ AXI4-MM ແລະ AXI4-Stream protocol.

ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບຫຼັກ ILA, ເບິ່ງຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: Programming and Debugging (UG908).

ຂໍ້ເທັດຈິງ IP

LogiCORE™ ຕາຕະລາງຄວາມຈິງ IP
ສະເພາະຫຼັກ
ຄອບຄົວອຸປະກອນທີ່ຮອງຮັບ1	Versal™ ACAP
ຮອງຮັບການໂຕ້ຕອບຜູ້ໃຊ້	ມາດຕະຖານ IEEE 1149.1 – JTAG
ສະຫນອງໃຫ້ກັບ Core
ການອອກແບບ Files	RTL
Example ການອອກແບບ	Verilog
ເບນທົດສອບ	ບໍ່ໄດ້ສະໜອງໃຫ້
ຂໍ້ຈໍາກັດ File	ຂໍ້ຈຳກັດການອອກແບບ Xilinx® (XDC)
ແບບ ຈຳ ລອງ	ບໍ່ໄດ້ສະໜອງໃຫ້
ຮອງຮັບ S/W Driver	ບໍ່ມີ
ທົດສອບກະແສການອອກແບບ2
ອອກ​ແບບ​	Vivado® Design Suite
ການຈຳລອງ	ສໍາລັບ simulators ສະຫນັບສະຫນູນ, ເບິ່ງ Xilinx ເຄື່ອງມືການອອກແບບ: ຄູ່ມືການເປີດເຜີຍ.
ການສັງເຄາະ	ການສັງເຄາະ Vivado
ສະຫນັບສະຫນູນ
ບັນທຶກການປ່ຽນແປງ IP ຂອງ Vivado ທັງໝົດ	ບັນທຶກການປ່ຽນແປງ IP ຂອງ Master Vivado: 72775
Xilinx ສະຫນັບສະຫນູນ web ໜ້າ
ໝາຍເຫດ: 1. ສໍາລັບບັນຊີລາຍຊື່ຄົບຖ້ວນຂອງອຸປະກອນທີ່ຮອງຮັບ, ເບິ່ງລາຍການ Vivado® IP. 2. ສໍາລັບສະບັບທີ່ສະຫນັບສະຫນູນຂອງເຄື່ອງມື, ເບິ່ງ Xilinx ເຄື່ອງມືການອອກແບບ: ຄູ່ມືການເປີດເຜີຍ.

ເກີນview

ການນໍາທາງເນື້ອຫາໂດຍຂະບວນການອອກແບບ
ເອກະສານ Xilinx® ຖືກຈັດຂື້ນປະມານຊຸດຂອງຂະບວນການອອກແບບມາດຕະຖານເພື່ອຊ່ວຍໃຫ້ທ່ານຊອກຫາເນື້ອຫາທີ່ກ່ຽວຂ້ອງສໍາລັບວຽກງານການພັດທະນາໃນປະຈຸບັນຂອງທ່ານ. ເອກະສານນີ້ກວມເອົາຂະບວນການອອກແບບຕໍ່ໄປນີ້:

• ຮາດແວ, IP, ແລະການພັດທະນາເວທີ: ການສ້າງບລັອກ PL IP ສໍາລັບແພລະຕະຟອມຮາດແວ, ການສ້າງເມັດ PL, ການຈໍາລອງການທໍາງານຂອງລະບົບຍ່ອຍ, ແລະການປະເມີນໄລຍະເວລາVivado®, ການນໍາໃຊ້ຊັບພະຍາກອນແລະການປິດພະລັງງານ. ນອກຈາກນີ້ຍັງກ່ຽວຂ້ອງກັບການພັດທະນາແພລະຕະຟອມຮາດແວສໍາລັບການເຊື່ອມໂຍງກັບລະບົບ. ຫົວຂໍ້ໃນເອກະສານທີ່ນໍາໃຊ້ກັບຂະບວນການອອກແບບນີ້ປະກອບມີ:
• ລາຍລະອຽດຂອງ Port
• ໂມງ ແລະ ຣີເຊັດ
• ປັບແຕ່ງ ແລະສ້າງຫຼັກ

ຫຼັກຫຼາຍກວ່າview
ສັນຍານແລະການໂຕ້ຕອບໃນການອອກແບບ FPGA ແມ່ນເຊື່ອມຕໍ່ກັບ ILA probe ແລະຊ່ອງສຽບ inputs. ສັນຍານເຫຼົ່ານີ້ແລະການໂຕ້ຕອບ, ຕິດກັບ probe ແລະຊ່ອງສຽບ inputs ຕາມລໍາດັບ, ແມ່ນ sampນໍາພາດ້ວຍຄວາມໄວໃນການອອກແບບແລະເກັບຮັກສາໄວ້ໂດຍໃຊ້ RAM block on-chip. ສັນຍານ ແລະສ່ວນຕິດຕໍ່ໃນການອອກແບບ Versal™ ACAP ແມ່ນເຊື່ອມຕໍ່ກັບ ILA probe ແລະຊ່ອງສຽບ inputs. ສັນຍານທີ່ຕິດຄັດມາເຫຼົ່ານີ້ແລະການໂຕ້ຕອບແມ່ນ sampນໍາພາດ້ວຍຄວາມໄວໃນການອອກແບບໂດຍໃຊ້ການປ້ອນຂໍ້ມູນໂມງຫຼັກ ແລະເກັບໄວ້ໃນຄວາມຊົງຈໍາຂອງ RAM ໃນຊິບບລັອກ. ຕົວກໍານົດການຫຼັກກໍານົດດັ່ງຕໍ່ໄປນີ້:

• ຈໍານວນຂອງ probes (ເຖິງ 512) ແລະຄວາມກວ້າງ probe (1 ຫາ 1024).
• ຈໍານວນຂອງສະລັອດຕິງແລະທາງເລືອກໃນການໂຕ້ຕອບ.
• ຕິດຕາມ sampເລິກ.
• ຂໍ້​ມູນ​ແລະ/ຫຼື​ການ​ກະ​ຕຸ້ນ​ຊັບ​ສິນ​ສໍາ​ລັບ probes​.
• ຈຳນວນຕົວປຽບທຽບສຳລັບແຕ່ລະ probe.

ການສື່ສານກັບຫຼັກ ILA ແມ່ນດໍາເນີນການໂດຍໃຊ້ຕົວຢ່າງຂອງ AXI Debug Hub ທີ່ເຊື່ອມຕໍ່ກັບຫຼັກ IP ຂອງການຄວບຄຸມ, ການໂຕ້ຕອບ, ແລະລະບົບປະມວນຜົນ (CIPS).

ຫຼັງຈາກການອອກແບບໄດ້ຖືກໂຫລດເຂົ້າໄປໃນ Versal ACAP, ໃຊ້ຊອບແວການວິເຄາະເຫດຜົນ Vivado® ເພື່ອຕັ້ງຄ່າເຫດການຜົນກະທົບຕໍ່ການວັດແທກ ILA. ຫຼັງຈາກຜົນກະທົບຕໍ່ເກີດຂຶ້ນ, sample buffer ເຕັມໄປແລະອັບໂຫລດເຂົ້າໄປໃນ Vivado logic analyzer. ເຈົ້າ​ສາ​ມາດ view ຂໍ້​ມູນ​ນີ້​ໂດຍ​ນໍາ​ໃຊ້​ປ່ອງ​ຢ້ຽມ​ຮູບ​ແບບ​ຄື້ນ​. ການສືບສວນ sampການທໍາງານຂອງ le ແລະ trigger ແມ່ນຖືກປະຕິບັດຢູ່ໃນພາກພື້ນຕາມເຫດຜົນຂອງໂປຣແກຣມ. On-chip block RAM ຫຼືຫນ່ວຍຄວາມຈໍາ UltraRAM ອີງໃສ່ເປົ້າຫມາຍການເກັບຮັກສາທີ່ທ່ານໄດ້ເລືອກໃນລະຫວ່າງການປັບແຕ່ງເຊິ່ງເກັບຮັກສາຂໍ້ມູນຈົນກ່ວາມັນຖືກອັບໂຫລດໂດຍຊອບແວ. ບໍ່ມີການປ້ອນຂໍ້ມູນ ຫຼືຜົນຜະລິດຂອງຜູ້ໃຊ້ທີ່ຕ້ອງການເພື່ອກະຕຸ້ນເຫດການ, ບັນທຶກຂໍ້ມູນ ຫຼືເພື່ອຕິດຕໍ່ສື່ສານກັບຫຼັກ ILA. ILA core ສາມາດຕິດຕາມສັນຍານລະດັບການໂຕ້ຕອບ, ມັນສາມາດຖ່າຍທອດຂໍ້ມູນລະດັບການເຮັດທຸລະກໍາເຊັ່ນ: ການເຮັດທຸລະກໍາທີ່ໂດດເດັ່ນສໍາລັບການໂຕ້ຕອບ AXI4.

ILA Probe Trigger Comparator
ແຕ່ລະ probe input ແມ່ນເຊື່ອມຕໍ່ກັບຕົວປຽບທຽບ trigger ທີ່ສາມາດປະຕິບັດການຕ່າງໆ. ໃນເວລາແລ່ນຕົວປຽບທຽບສາມາດຖືກຕັ້ງໃຫ້ປະຕິບັດ = ຫຼື != ການປຽບທຽບ. ນີ້ລວມມີຮູບແບບລະດັບທີ່ກົງກັນ, ເຊັ່ນ X0XX101. ມັນຍັງປະກອບມີການກວດສອບການຫັນປ່ຽນຂອບເຊັ່ນ: ຂອບເພີ່ມຂຶ້ນ (R), ແຂບຫຼຸດລົງ (F), ຂອບ (B), ຫຼືບໍ່ມີການປ່ຽນ (N). ຕົວປຽບທຽບຕົວກະຕຸ້ນສາມາດປະຕິບັດການປຽບທຽບທີ່ຊັບຊ້ອນກວ່າ, ລວມທັງ >, <, ≥, ແລະ ≤.

ສຳຄັນ! ຕົວປຽບທຽບຖືກຕັ້ງໃນເວລາແລ່ນຜ່ານເຄື່ອງວິເຄາະເຫດຜົນVivado®.

ILA Trigger ເງື່ອນໄຂ
ເງື່ອນໄຂຂອງຕົວກະຕຸ້ນແມ່ນຜົນຂອງການຄິດໄລ່ Boolean “AND” ຫຼື “OR” ຂອງແຕ່ລະຜົນການປຽບທຽບຂອງ ILA probe trigger. ການນໍາໃຊ້ຕົວວິເຄາະເຫດຜົນ Vivado®, ທ່ານເລືອກວ່າຈະ "AND" probe trigger trigger probes ຫຼື "OR" ພວກມັນ. ການຕັ້ງຄ່າ "AND" ເຮັດໃຫ້ເກີດເຫດການທີ່ເກີດຂື້ນເມື່ອການປຽບທຽບການສືບສວນ ILA ທັງໝົດມີຄວາມພໍໃຈ. ການຕັ້ງຄ່າ “OR” ເຮັດໃຫ້ເກີດເຫດການກະຕຸ້ນເມື່ອການປຽບທຽບການສືບສວນຂອງ ILA ມີຄວາມພໍໃຈ. ເງື່ອນໄຂການກະຕຸ້ນແມ່ນເຫດການກະຕຸ້ນທີ່ໃຊ້ສໍາລັບການວັດແທກການຕິດຕາມ ILA.

ຄໍາຮ້ອງສະຫມັກ

ຫຼັກ ILA ຖືກອອກແບບມາເພື່ອໃຊ້ໃນແອັບພລິເຄຊັນທີ່ຕ້ອງການການກວດສອບ ຫຼືການແກ້ບັນຫາໂດຍໃຊ້ Vivado®. ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນ CIPS IP core ຂຽນແລະອ່ານຈາກ AXI block RAM controller ຜ່ານ AXI Network on Chip (NoC). ຫຼັກ ILA ແມ່ນເຊື່ອມຕໍ່ກັບສຸດທິການໂຕ້ຕອບລະຫວ່າງ AXI NoC ແລະ AXI block RAM controller ເພື່ອຕິດຕາມກວດກາທຸລະກໍາ AXI4 ໃນຜູ້ຈັດການຮາດແວ.

ການອອກໃບອະນຸຍາດແລະການສັ່ງຊື້
ໂມດູນ IP Xilinx® LogiCORE™ ໄດ້ຖືກສະໜອງໃຫ້ໂດຍບໍ່ມີຄ່າໃຊ້ຈ່າຍເພີ່ມເຕີມກັບ Xilinx Vivado® Design Suite ພາຍໃຕ້ເງື່ອນໄຂຂອງໃບອະນຸຍາດຜູ້ໃຊ້ສຸດທ້າຍ Xilinx.
ໝາຍເຫດ: ເພື່ອກວດສອບວ່າທ່ານຕ້ອງການໃບອະນຸຍາດ, ໃຫ້ກວດເບິ່ງຖັນໃບອະນຸຍາດຂອງລາຍການ IP. ລວມແລ້ວໝາຍຄວາມວ່າໃບອະນຸຍາດລວມຢູ່ກັບ Vivado® Design Suite; ການຊື້ຫມາຍຄວາມວ່າທ່ານຕ້ອງຊື້ໃບອະນຸຍາດເພື່ອນໍາໃຊ້ຫຼັກ. ຂໍ້ມູນກ່ຽວກັບໂມດູນ IP ຂອງ Xilinx® LogiCORE™ ອື່ນໆແມ່ນມີຢູ່ໃນໜ້າຊັບສິນທາງປັນຍາ Xilinx. ສໍາລັບຂໍ້ມູນກ່ຽວກັບລາຄາ ແລະຄວາມພ້ອມຂອງໂມດູນ ແລະເຄື່ອງມື Xilinx LogiCORE IP ອື່ນໆ, ກະລຸນາຕິດຕໍ່ຕົວແທນຝ່າຍຂາຍ Xilinx ທ້ອງຖິ່ນຂອງທ່ານ.

ຂໍ້ມູນຈໍາເພາະຂອງຜະລິດຕະພັນ

ລາຍລະອຽດຂອງ Port
ຕາຕະລາງຕໍ່ໄປນີ້ໃຫ້ລາຍລະອຽດກ່ຽວກັບພອດ ILA ແລະຕົວກໍານົດການ.
ທ່າເຮືອ ILA

ຕາຕະລາງ 1: ທ່າເຮືອ ILA
ຊື່ຜອດ	I/O	ລາຍລະອຽດ
ຄກ	I	ອອກ​ແບບ​ໂມງ​ທີ່​ເຮັດ​ໃຫ້​ໂມງ​ທັງ​ຫມົດ trigger ແລະ​ເຫດ​ຜົນ​ການ​ເກັບ​ຮັກ​ສາ​.
ສືບສວນ [ – 1:0]	I	ການປ້ອນຂໍ້ມູນພອດ Probe. ໝາຍເລກຜອດກວດຫາ ແມ່ນຢູ່ໃນຂອບເຂດຈາກ 0 ຫາ 511. ຄວາມກວ້າງຂອງພອດ probe (ໝາຍເຖິງ ) ແມ່ນ​ຢູ່​ໃນ​ລະ​ດັບ​ຂອງ 1 ຫາ 1024​. ທ່ານຕ້ອງປະກາດພອດນີ້ເປັນ vector. ສໍາລັບພອດ 1-ບິດ, ໃຊ້ probe [0:0].
trig_out	O	ພອດ trig_out ສາມາດຖືກສ້າງມາຈາກເງື່ອນໄຂຂອງ trigger ຫຼືຈາກພອດ trig_in ພາຍນອກ. ມີການຄວບຄຸມເວລາແລ່ນຈາກ Logic Analyzer ເພື່ອປ່ຽນລະຫວ່າງສະພາບຂອງ trigger ແລະ trig_in ເພື່ອຂັບ trig_out.
trig_in	I	ຜອດທຣິກເກີຂາເຂົ້າທີ່ໃຊ້ໃນລະບົບທີ່ອີງໃສ່ຂະບວນການສໍາລັບ Embedded Cross Trigger. ສາມາດເຊື່ອມຕໍ່ກັບ ILA ອື່ນເພື່ອສ້າງ Trigger cascading.
slot_ _	I	ການໂຕ້ຕອບສະລັອດຕິງ. ປະເພດຂອງການໂຕ້ຕອບ ຖືກສ້າງຂື້ນແບບເຄື່ອນໄຫວໂດຍອີງໃສ່ slot_ _ ຕົວກໍານົດການປະເພດການໂຕ້ຕອບ. ພອດແຕ່ລະອັນພາຍໃນອິນເຕີເຟດມີໃຫ້ສຳລັບການຕິດຕາມໃນຕົວຈັດການຮາດແວ.
trig_out_ack	I	ການຮັບຮູ້ກັບ trig_out.
trig_in_ack	O	ການຮັບຮູ້ກັບ trig_in.
ຣີເຊັດ	I	ປະເພດການປ້ອນຂໍ້ມູນ ILA ເມື່ອຕັ້ງເປັນ 'Interface Monitor', ພອດນີ້ຄວນຈະເປັນສັນຍານການຣີເຊັດດຽວກັນທີ່ synchronous ກັບເຫດຜົນການອອກແບບທີ່ຕິດກັບ Slot_ _ ທ່າເຮືອຂອງຫຼັກ ILA.
S_AXIS	I/O	ພອດທາງເລືອກ. ໃຊ້ສໍາລັບການເຊື່ອມຕໍ່ດ້ວຍຕົນເອງກັບແກນ AXI Debug Hub ເມື່ອ 'ເປີດໃຊ້ AXI4- Stream Interface ສໍາລັບການເຊື່ອມຕໍ່ Manul ກັບ AXI Debug Hub' ຖືກເລືອກໃນ Advanced Options.
M_AXIS	I/O	ພອດທາງເລືອກ. ໃຊ້ສໍາລັບການເຊື່ອມຕໍ່ຄູ່ມືກັບແກນ AXI Debug Hub ເມື່ອ 'ເປີດໃຊ້ AXI4- Stream Interface ສໍາລັບການເຊື່ອມຕໍ່ຄູ່ມືກັບ AXI Debug Hub' ຖືກເລືອກໃນ 'ຕົວເລືອກຂັ້ນສູງ'.

ຕາຕະລາງ 1: ທ່າເຮືອ ILA (ຕໍ່​ໄປ​)
ຊື່ຜອດ	I/O	ລາຍລະອຽດ
ຕັ້ງ	I	ພອດທາງເລືອກ. ໃຊ້ສໍາລັບການເຊື່ອມຕໍ່ຄູ່ມືກັບແກນ AXI Debug Hub ເມື່ອ 'ເປີດໃຊ້ AXI4- Stream Interface ສໍາລັບການເຊື່ອມຕໍ່ຄູ່ມືກັບ AXI Debug Hub' ຖືກເລືອກໃນ 'ຕົວເລືອກຂັ້ນສູງ'. ພອດນີ້ຄວນຈະຖືກ synchronous ກັບ reset port ຂອງ AXI Debug Hub.
alk	I	ພອດທາງເລືອກ. ໃຊ້ສໍາລັບການເຊື່ອມຕໍ່ຄູ່ມືກັບແກນ AXI Debug Hub ເມື່ອ 'ເປີດໃຊ້ AXI4- Stream Interface ສໍາລັບການເຊື່ອມຕໍ່ຄູ່ມືກັບ AXI Debug Hub' ຖືກເລືອກໃນ 'ຕົວເລືອກຂັ້ນສູງ'. ພອດນີ້ຄວນຈະຖືກ synchronous ກັບພອດໂມງຂອງ AXI Debug Hub.

ພາລາມິເຕີ ILA

ຕາຕະລາງ 2: ພາລາມິເຕີ ILA
ພາລາມິເຕີ	ອະນຸຍາດ ຄຸນຄ່າ	ຄ່າເລີ່ມຕົ້ນ	ລາຍລະອຽດ
Component_Name	ສະຕຣິງທີ່ມີ A–Z, 0–9, ແລະ _ (ຂີດກ້ອງ)	ila_0	ຊື່ຂອງອົງປະກອບທັນທີ.
C_NUM_OF_PROBES	1–512	1	ຈໍາ​ນວນ​ຂອງ ILA probe ports.
C_MEMORY_TYPE	0, 1	0	ເປົ້າໝາຍບ່ອນເກັບຂໍ້ມູນສຳລັບຂໍ້ມູນທີ່ຈັບໄດ້. 0 ກົງກັບຕັນ RAM ແລະ 1 ກົງກັບ UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	ກວດຫາຄວາມເລິກບ່ອນເກັບມ້ຽນ. ຕົວເລກນີ້ສະແດງເຖິງຈໍານວນສູງສຸດຂອງ samples ທີ່ສາມາດຖືກເກັບໄວ້ໃນເວລາແລ່ນສໍາລັບການປ້ອນຂໍ້ມູນແຕ່ລະ probe.
C_PROBE _WIDTH	1–1024	1	ຄວາມກວ້າງຂອງພອດ probe . ຢູ່ໃສ ແມ່ນພອດ probe ທີ່ມີມູນຄ່າຈາກ 0 ຫາ 1,023.
C_TRIGOUT_EN	ຖືກ/ຜິດ	ຜິດ	ເປີດໃຊ້ການທໍາງານຂອງ trig out. ພອດ trig_out ແລະ trig_out_ack ຖືກໃຊ້.
C_TRIGIN_EN	ຖືກ/ຜິດ	ຜິດ	ເປີດໃຊ້ trig ໃນການເຮັດວຽກ. ພອດ trig_in ແລະ trig_in_ack ຖືກໃຊ້.
C_INPUT_PIPE_STAGES	0–6	0	ເພີ່ມ flops ພິເສດໃສ່ພອດ probe. ຕົວກໍານົດການຫນຶ່ງໃຊ້ກັບທຸກຜອດ probe.
ALL_PROBE_SAME_MU	ຖືກ/ຜິດ	ຄວາມຈິງ	ນີ້ບັງຄັບໃຫ້ຫນ່ວຍຄ່າປຽບທຽບດຽວກັນ (ຫນ່ວຍງານຈັບຄູ່) ກັບທຸກ probes.
C_PROBE _MU_CNT	1–16	1	ຈໍາ​ນວນ​ຂອງ​ການ​ປຽບ​ທຽບ​ມູນ​ຄ່າ (ການ​ຈັບ​ຄູ່​) ຫນ່ວຍ​ຕໍ່​ການ probe​. ອັນນີ້ໃຊ້ໄດ້ພຽງແຕ່ຖ້າ ALL_PROBE_SAME_MU ເປັນ FALSE.
C_PROBE _TYPE	DATA ແລະ TRIGGER, TRIGGER, DATA	DATA ແລະ TRIGGER	ເພື່ອເລືອກ probe ທີ່ເລືອກສໍາລັບການລະບຸເງື່ອນໄຂ trigger ຫຼືສໍາລັບຈຸດປະສົງການເກັບຮັກສາຂໍ້ມູນຫຼືສໍາລັບທັງສອງ.
C_ADV_TRIGGER	ຖືກ/ຜິດ	ຜິດ	ເປີດໃຊ້ຕົວເລືອກຕົວກະຕຸ້ນລ່ວງໜ້າ. ນີ້ເຮັດໃຫ້ເຄື່ອງລັດ trigger ແລະທ່ານສາມາດຂຽນລໍາດັບ trigger ຂອງທ່ານເອງໃນ Vivado Logic Analyzer.

ຕາຕະລາງ 2: ພາລາມິເຕີ ILA (ຕໍ່​ໄປ​)
ພາລາມິເຕີ	ອະນຸຍາດ ຄຸນຄ່າ	ຄ່າເລີ່ມຕົ້ນ	ລາຍລະອຽດ
C_NUM_MONITOR_SLOTS	1-11	1	ຈໍານວນສະລັອດຕິງການໂຕ້ຕອບ.
ໝາຍເຫດ: 1. ຈຳນວນສູງສຸດຂອງຄ່າປຽບທຽບ (match) ຫົວໜ່ວຍຈຳກັດຢູ່ທີ່ 1,024. ສໍາລັບຕົວກະຕຸ້ນພື້ນຖານ (C_ADV_TRIGGER = FALSE), ແຕ່ລະ probe ມີຫນ່ວຍຄ່າປຽບທຽບຫນຶ່ງ (ຄືກັບຮຸ່ນກ່ອນ). ແຕ່ສໍາລັບຕົວເລືອກການກະຕຸ້ນລ່ວງຫນ້າ (C_ADV_TRIGGER = TRUE), ນີ້ຫມາຍຄວາມວ່າແຕ່ລະ probes ຍັງສາມາດເລືອກຈໍານວນຫນ່ວຍຄ່າປຽບທຽບຈາກຫນຶ່ງຫາສີ່. ແຕ່ຫົວໜ່ວຍມູນຄ່າສົມທຽບທັງໝົດບໍ່ຄວນເກີນ 1,024. ນີ້ຫມາຍຄວາມວ່າ, ຖ້າທ່ານຕ້ອງການ 256 ຫນ່ວຍປຽບທຽບຕໍ່ probe ຫຼັງຈາກນັ້ນ, ທ່ານໄດ້ຮັບອະນຸຍາດໃຫ້ໃຊ້ພຽງແຕ່ XNUMX probes.

ການອອກແບບດ້ວຍຫຼັກ

ພາກນີ້ປະກອບມີຄໍາແນະນໍາແລະຂໍ້ມູນເພີ່ມເຕີມເພື່ອອໍານວຍຄວາມສະດວກໃນການອອກແບບດ້ວຍຫຼັກ.

ໂມງ
ພອດ input clk ແມ່ນໂມງທີ່ໃຊ້ໂດຍຫຼັກ ILA ເພື່ອລົງທະບຽນຄ່າ probe. ສໍາລັບຜົນໄດ້ຮັບທີ່ດີທີ່ສຸດ, ມັນຄວນຈະເປັນສັນຍານໂມງດຽວກັນທີ່ synchronous ກັບເຫດຜົນການອອກແບບທີ່ຕິດກັບພອດ probe ຂອງຫຼັກ ILA. ເມື່ອເຊື່ອມຕໍ່ດ້ວຍຕົນເອງກັບ AXI Debug Hub, ສັນຍານ aclk ຄວນຈະຖືກ synchronous ກັບ AXI Debug Hub clock port input.

ປັບ ໃໝ່
ເມື່ອທ່ານຕັ້ງ ILA Input Type ໃຫ້ກັບ Interface Monitor, reset port ຄວນຈະເປັນສັນຍານ reset ດຽວກັນທີ່ synchronous ກັບ logic ການອອກແບບທີ່ມີສ່ວນຕິດຕໍ່ກັບ.
slot_ _ ທ່າເຮືອຂອງຫຼັກ ILA. ສໍາລັບການເຊື່ອມຕໍ່ດ້ວຍຕົນເອງກັບແກນ AXI Debug Hub, ພອດປະຈຸບັນຄວນຈະຖືກ synchronous ກັບພອດຣີເຊັດຂອງແກນ AXI Debug Hub.

ຂັ້ນຕອນການອອກແບບ
ພາກນີ້ອະທິບາຍການປັບແຕ່ງ ແລະການສ້າງຫຼັກ, ການຈຳກັດຫຼັກ, ແລະຂັ້ນຕອນການຈໍາລອງ, ການສັງເຄາະ ແລະການປະຕິບັດທີ່ສະເພາະກັບຫຼັກ IP ນີ້. ຂໍ້​ມູນ​ລະ​ອຽດ​ເພີ່ມ​ເຕີມ​ກ່ຽວ​ກັບ​ການ​ອອກ​ແບບ Vivado® ມາດ​ຕະ​ຖານ​ແລະ IP integrator ສາ​ມາດ​ພົບ​ເຫັນ​ຢູ່​ໃນ​ຄໍາ​ແນະ​ນໍາ​ຜູ້​ໃຊ້ Vivado Design Suite ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• ຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການອອກແບບລະບົບຍ່ອຍ IP ໂດຍໃຊ້ IP Integrator (UG994)
• ຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການອອກແບບດ້ວຍ IP (UG896)
• ຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການເລີ່ມຕົ້ນ (UG910)
• ຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: Logic Simulation (UG900)

ປັບແຕ່ງ ແລະສ້າງຫຼັກ

ພາກນີ້ລວມມີຂໍ້ມູນກ່ຽວກັບການໃຊ້ເຄື່ອງມື Xilinx® ເພື່ອປັບແຕ່ງ ແລະສ້າງຫຼັກໃນ Vivado® Design Suite. ຖ້າທ່ານກໍາລັງປັບແຕ່ງແລະສ້າງຫຼັກໃນ Vivado IP integrator, ເບິ່ງຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການອອກແບບລະບົບຍ່ອຍ IP ໂດຍໃຊ້ IP Integrator (UG994) ສໍາລັບລາຍລະອຽດ. ຕົວເຊື່ອມຕໍ່ IP ອາດຈະຄິດໄລ່ຄ່າການຕັ້ງຄ່າບາງຢ່າງໂດຍອັດຕະໂນມັດເມື່ອກວດສອບ ຫຼືສ້າງການອອກແບບ. ເພື່ອກວດເບິ່ງວ່າຄ່າມີການປ່ຽນແປງ, ເບິ່ງລາຍລະອຽດຂອງພາລາມິເຕີໃນບົດນີ້. ເຖິງ view ຄ່າພາລາມິເຕີ, ດໍາເນີນການຄໍາສັ່ງ validate_bd_design ໃນ Tcl console. ທ່ານສາມາດປັບແຕ່ງ IP ສໍາລັບການນໍາໃຊ້ໃນການອອກແບບຂອງທ່ານໂດຍການລະບຸຄ່າສໍາລັບພາລາມິເຕີຕ່າງໆທີ່ກ່ຽວຂ້ອງກັບຫຼັກ IP ໂດຍໃຊ້ຂັ້ນຕອນຕໍ່ໄປນີ້:

1.  ເລືອກ IP ຈາກລາຍການ IP.
2.  ຄລິກສອງເທື່ອໃສ່ IP ທີ່ເລືອກ ຫຼືເລືອກຄໍາສັ່ງ ປັບແຕ່ງ IP ຈາກແຖບເຄື່ອງມື ຫຼືຄລິກຂວາໃສ່ເມນູ.

ສໍາລັບລາຍລະອຽດ, ເບິ່ງຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການອອກແບບດ້ວຍ IP (UG896) ແລະຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການເລີ່ມຕົ້ນ (UG910). ຕົວເລກໃນບົດນີ້ແມ່ນຮູບປະກອບຂອງ Vivado IDE. ຮູບ​ແບບ​ທີ່​ອະ​ທິ​ບາຍ​ຢູ່​ທີ່​ນີ້​ອາດ​ຈະ​ແຕກ​ຕ່າງ​ກັນ​ຈາກ​ສະ​ບັບ​ປະ​ຈຸ​ບັນ​.

ເພື່ອເຂົ້າເຖິງຫຼັກ, ປະຕິບັດດັ່ງຕໍ່ໄປນີ້:

1.  ເປີດໂຄງການໂດຍການເລືອກ File ຫຼັງຈາກນັ້ນ, ເປີດໂຄງການຫຼືສ້າງໂຄງການໃຫມ່ໂດຍການເລືອກ File ຫຼັງຈາກນັ້ນ, ໂຄງການໃຫມ່ໃນ Vivado.
2.  ເປີດລາຍການ IP ແລະນໍາທາງໄປຫາການຈັດປະເພດໃດນຶ່ງ.
3. ຄລິກສອງຄັ້ງ ILA ເພື່ອສະແດງຊື່ຫຼັກ Vivado IDE.

ແຜງຕົວເລືອກທົ່ວໄປ
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນແຖບຕົວເລືອກທົ່ວໄປໃນການຕັ້ງຄ່າ Native ທີ່ອະນຸຍາດໃຫ້ທ່ານລະບຸຕົວເລືອກຕ່າງໆ:

ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນແຖບຕົວເລືອກທົ່ວໄປໃນການຕັ້ງຄ່າ AXI ທີ່ອະນຸຍາດໃຫ້ທ່ານລະບຸຕົວເລືອກຕ່າງໆ:

• ຊື່ອົງປະກອບ: ໃຊ້ຊ່ອງຂໍ້ຄວາມນີ້ເພື່ອສະຫນອງຊື່ໂມດູນທີ່ເປັນເອກະລັກສໍາລັບຫຼັກ ILA.
• ປະເພດການປ້ອນຂໍ້ມູນ ILA: ທາງເລືອກນີ້ລະບຸປະເພດຂອງການໂຕ້ຕອບຫຼືສັນຍານ ILA ຄວນຖືກດີບັກ. ໃນປັດຈຸບັນ, ຄ່າສໍາລັບພາລາມິເຕີນີ້ແມ່ນ "Native Probes", "Interface Monitor" ແລະ "Mixed."
• ຈໍານວນຂອງ Probes: ໃຊ້ຊ່ອງຂໍ້ຄວາມນີ້ເພື່ອເລືອກຈໍານວນຂອງ probe ports ໃນຫຼັກ ILA. ຊ່ວງທີ່ຖືກຕ້ອງທີ່ໃຊ້ໃນ Vivado® IDE ແມ່ນ 1 ຫາ 64. ຖ້າທ່ານຕ້ອງການຫຼາຍກວ່າ 64 ພອດ probe, ທ່ານຈໍາເປັນຕ້ອງໃຊ້ຄໍາສັ່ງ Tcl ເພື່ອສ້າງແກນ ILA.
• ຈໍານວນສະລັອດຕິງຂອງການໂຕ້ຕອບ (ພຽງແຕ່ມີຢູ່ໃນ Interface Monitor ປະເພດແລະປະເພດປະສົມ): ທາງເລືອກນີ້ອະນຸຍາດໃຫ້ທ່ານສາມາດເລືອກຈໍານວນຂອງ AXI interface slots ທີ່ຕ້ອງການເຊື່ອມຕໍ່ກັບ ILA.
• ຈໍາ​ນວນ​ຕົວ​ປຽບ​ທຽບ​ດຽວ​ກັນ​ສໍາ​ລັບ Probe Ports ທັງ​ຫມົດ​: ຈໍາ​ນວນ​ຂອງ​ການ​ປຽບ​ທຽບ​ຕໍ່ probe ສາ​ມາດ​ໄດ້​ຮັບ​ການ​ກໍາ​ນົດ​ຄ່າ​ໃນ​ຄະ​ນະ​ນີ້​. ຈໍານວນດຽວກັນຂອງຕົວປຽບທຽບສໍາລັບທຸກ probes ສາມາດຖືກເປີດໃຊ້ໂດຍການເລືອກ.

Probe Port Panels
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນແຖບ Probe Ports ທີ່ອະນຸຍາດໃຫ້ທ່ານລະບຸການຕັ້ງຄ່າ:

• Probe Port Panel: ຄວາມກວ້າງຂອງແຕ່ລະ Probe Port ສາມາດຕັ້ງຄ່າໄດ້ໃນ Probe Port Panels. ແຕ່ລະ Probe Port Panel ມີເຖິງເຈັດພອດ.
• Probe Width: ຄວາມກວ້າງຂອງແຕ່ລະ Probe Port ສາມາດຖືກກ່າວເຖິງ. ໄລຍະທີ່ຖືກຕ້ອງແມ່ນ 1 ຫາ 1024.
• ຈໍາ​ນວນ​ຂອງ​ຕົວ​ປຽບ​ທຽບ​: ທາງ​ເລືອກ​ນີ້​ຈະ​ຖືກ​ເປີດ​ໃຊ້​ງານ​ພຽງ​ແຕ່​ໃນ​ເວ​ລາ​ທີ່​ທາງ​ເລືອກ "ຈໍາ​ນວນ​ດຽວ​ກັນ​ຂອງ​ການ​ປຽບ​ທຽບ​ສໍາ​ລັບ​ການ Probe Ports ທັງ​ຫມົດ​" ທາງ​ເລືອກ​ໄດ້​ຖືກ​ປິດ​. ສາມາດຕັ້ງຕົວປຽບທຽບສຳລັບແຕ່ລະ probe ໃນໄລຍະ 1 ຫາ 16 ໄດ້.
• ຂໍ້ມູນ ແລະ/ຫຼື Trigger: ປະເພດ Probe ສໍາລັບແຕ່ລະ probe ສາມາດຖືກຕັ້ງຄ່າໂດຍໃຊ້ຕົວເລືອກນີ້. ຕົວເລືອກທີ່ຖືກຕ້ອງແມ່ນ DATA_and_TRIGGER, DATA ແລະ TRIGGER.
• ຕົວເລືອກການປຽບທຽບ: ປະເພດຂອງການດໍາເນີນການຫຼືການປຽບທຽບສໍາລັບແຕ່ລະ probe ສາມາດຖືກກໍານົດໂດຍໃຊ້ຕົວເລືອກນີ້.

ທາງເລືອກໃນການໂຕ້ຕອບ
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນແຖບທາງເລືອກໃນການໂຕ້ຕອບເມື່ອ Interface Monitor ຫຼືປະເພດປະສົມຖືກເລືອກສໍາລັບປະເພດການປ້ອນຂໍ້ມູນ ILA:

• ປະເພດການໂຕ້ຕອບ: ຜູ້ຂາຍ, ຫ້ອງສະຫມຸດ, ຊື່, ແລະຮຸ່ນ (VLNV) ຂອງການໂຕ້ຕອບທີ່ຈະໄດ້ຮັບການກວດສອບໂດຍຫຼັກ ILA.
• AXI-MM ID Width: ເລືອກຄວາມກວ້າງ ID ຂອງສ່ວນຕິດຕໍ່ AXI ເມື່ອ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຄວາມກວ້າງຂໍ້ມູນ AXI-MM: ເລືອກພາລາມິເຕີທີ່ສອດຄ້ອງກັບ slot_ເລືອກຄວາມກວ້າງຂໍ້ມູນຂອງສ່ວນຕິດຕໍ່ AXI ເມື່ອ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຄວາມກວ້າງທີ່ຢູ່ AXI-MM: ເລືອກຄວາມກວ້າງທີ່ຢູ່ຂອງອິນເຕີເຟດ AXI ເມື່ອ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ເປີດໃຊ້ AXI-MM/Stream Protocol Checker: ເປີດໃຊ້ AXI4-MM ຫຼື AXI4-Stream protocol checker ສໍາລັບຊ່ອງ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM ຫຼື AXI4-Stream, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ເປີດໃຊ້ຕົວນັບຕິດຕາມທຸລະກໍາ: ເປີດໃຊ້ຄວາມສາມາດໃນການຕິດຕາມທຸລະກໍາ AXI4-MM.
• ຈໍາ​ນວນ​ຂອງ​ການ​ອ່ານ​ລາຍ​ການ​ທີ່​ຍັງ​ຄ້າງ​ຄາ​: ລະ​ບຸ​ຈໍາ​ນວນ​ຂອງ​ການ​ອ່ານ​ລາຍ​ການ​ທີ່​ຍັງ​ຄ້າງ​ຄາ​ຕໍ່ ID​. ມູນຄ່າຄວນຈະເທົ່າກັບຫຼືຫຼາຍກວ່າຈໍານວນການອ່ານທີ່ຍັງຄ້າງຄາສໍາລັບການເຊື່ອມຕໍ່ນັ້ນ.
• ຈໍານວນການເຮັດທຸລະກໍາຂຽນທີ່ໂດດເດັ່ນ: ລະບຸຈໍານວນການເຮັດທຸລະກໍາການຂຽນທີ່ຍັງຄ້າງຄາຕໍ່ ID. ມູນຄ່າຄວນຈະເທົ່າກັບຫຼືຫຼາຍກວ່າຈໍານວນການເຮັດທຸລະກໍາການຂຽນທີ່ຍັງຄ້າງຄາສໍາລັບການເຊື່ອມຕໍ່ນັ້ນ.
• ຕິດຕາມສັນຍານສະຖານະ APC: ເປີດໃຊ້ການກວດສອບສັນຍານສະຖານະ APC ສໍາລັບຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າຊ່ອງທີ່ຢູ່ອ່ານ AXI ເປັນຂໍ້ມູນ: ເລືອກສັນຍານຊ່ອງທາງການອ່ານທີ່ຢູ່ສໍາລັບຈຸດປະສົງການເກັບຮັກສາຂໍ້ມູນສໍາລັບຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າຊ່ອງທີ່ຢູ່ອ່ານ AXI ເປັນ Trigger: ເລືອກສັນຍານຊ່ອງທາງການອ່ານທີ່ຢູ່ສໍາລັບການລະບຸເງື່ອນໄຂ trigger ສໍາລັບຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າຊ່ອງຂໍ້ມູນການອ່ານ AXI ເປັນ Data: ເລືອກສັນຍານຊ່ອງທາງການອ່ານຂໍ້ມູນເພື່ອຈຸດປະສົງການເກັບຮັກສາຂໍ້ມູນສໍາລັບຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າຊ່ອງຂໍ້ມູນການອ່ານ AXI ເປັນ Trigger: ເລືອກສັນຍານຊ່ອງທາງການອ່ານຂໍ້ມູນສໍາລັບການລະບຸເງື່ອນໄຂຂອງ trigger ສໍາລັບຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າຊ່ອງທີ່ຢູ່ຂຽນ AXI ເປັນຂໍ້ມູນ: ເລືອກສັນຍານຊ່ອງທີ່ຢູ່ຂຽນສໍາລັບຈຸດປະສົງການເກັບຮັກສາຂໍ້ມູນສໍາລັບຊ່ອງ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າຊ່ອງທີ່ຢູ່ຂຽນ AXI ເປັນ Trigger: ເລືອກສັນຍານຊ່ອງທາງການຂຽນທີ່ຢູ່ສໍາລັບການລະບຸເງື່ອນໄຂຂອງ trigger ສໍາລັບ slot ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າ AXI ຂຽນຊ່ອງຂໍ້ມູນເປັນ Data: ເລືອກຂຽນສັນຍານຊ່ອງຂໍ້ມູນສໍາລັບຈຸດປະສົງການເກັບຮັກສາຂໍ້ມູນສໍາລັບຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າຊ່ອງຂໍ້ມູນການຂຽນ AXI ເປັນ Trigger: ເລືອກຂຽນສັນຍານຊ່ອງຂໍ້ມູນສໍາລັບການລະບຸເງື່ອນໄຂຂອງ trigger ສໍາລັບຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າ AXI ຂຽນຊ່ອງຕອບຮັບເປັນຂໍ້ມູນ: ເລືອກຂຽນສັນຍານຊ່ອງຕອບຮັບສໍາລັບຈຸດປະສົງການເກັບຮັກສາຂໍ້ມູນສໍາລັບຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າ AXI ຂຽນຊ່ອງທາງການຕອບສະ ໜອງ ເປັນ Trigger: ເລືອກສັນຍານຊ່ອງທາງການຕອບສະ ໜອງ ສຳ ລັບການລະບຸເງື່ອນໄຂຂອງຕົວກະຕຸ້ນ ສຳ ລັບຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-MM, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• AXI-Stream Tdata Width: ເລືອກຄວາມກວ້າງ Tdata ຂອງການໂຕ້ຕອບ AXI-Stream ເມື່ອ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-Stream, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• AXI-Stream TID Width: ເລືອກຄວາມກວ້າງ TID ຂອງສ່ວນຕິດຕໍ່ AXI-Stream ເມື່ອ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-Stream, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• AXI-Stream TUSER Width: ເລືອກຄວາມກວ້າງ TUSER ຂອງສ່ວນຕິດຕໍ່ AXI-Stream ເມື່ອ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-Stream, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• AXI-Stream TDEST Width: ເລືອກຄວາມກວ້າງ TDEST ຂອງສ່ວນຕິດຕໍ່ AXI-Stream ເມື່ອ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-Stream, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າສັນຍານ AXIS ເປັນຂໍ້ມູນ: ເລືອກສັນຍານ AXI4-Stream ສໍາລັບຈຸດປະສົງການເກັບຮັກສາຂໍ້ມູນສໍາລັບຊ່ອງສຽບ
  ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-Stream ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ກຳນົດຄ່າສັນຍານ axis ເປັນຕົວກະຕຸ້ນ: ເລືອກສັນຍານ AXI4-Stream ສຳລັບການລະບຸເງື່ອນໄຂຂອງຕົວກະຕຸ້ນສຳລັບຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນ AXI-Stream, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.
• ຕັ້ງຄ່າສະລັອດຕິງເປັນຂໍ້ມູນ ແລະ/ຫຼື Trigger: ເລືອກສັນຍານສະລັອດຕິງທີ່ບໍ່ແມ່ນ AXI ສໍາລັບການລະບຸເງື່ອນໄຂຂອງ trigger ຫຼືສໍາລັບຈຸດປະສົງການເກັບຮັກສາຂໍ້ມູນຫຼືສໍາລັບທັງສອງຊ່ອງສຽບ ໃນເວລາທີ່ slot_ ປະເພດການໂຕ້ຕອບຖືກຕັ້ງຄ່າເປັນທີ່ບໍ່ແມ່ນ AXI, ບ່ອນທີ່ ແມ່ນເລກສະລັອດຕິງ.

ຕົວເລືອກການເກັບຮັກສາ
ຕົວເລກຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນແຖບຕົວເລືອກການເກັບຮັກສາທີ່ອະນຸຍາດໃຫ້ທ່ານເລືອກປະເພດເປົ້າຫມາຍການເກັບຮັກສາແລະຄວາມເລິກຂອງຫນ່ວຍຄວາມຈໍາທີ່ຈະນໍາໃຊ້:

• ເປົ້າໝາຍການເກັບຮັກສາ: ພາລາມິເຕີນີ້ໃຊ້ເພື່ອເລືອກປະເພດເປົ້າໝາຍການເກັບຮັກສາຈາກເມນູເລື່ອນລົງ.
• ຄວາມເລິກຂອງຂໍ້ມູນ: ພາລາມິເຕີນີ້ຖືກນໍາໃຊ້ເພື່ອເລືອກ s ທີ່ເຫມາະສົມample ຄວາມເລິກຈາກເມນູເລື່ອນລົງ.

ຕົວເລືອກຂັ້ນສູງ
ຮູບຕໍ່ໄປນີ້ສະແດງແຖບຕົວເລືອກຂັ້ນສູງ:

• ເປີດໃຊ້ AXI4-Stream Interface ສໍາລັບການເຊື່ອມຕໍ່ຄູ່ມືກັບ AXI Debug Hub: ເມື່ອເປີດໃຊ້, ຕົວເລືອກນີ້ໃຫ້ການໂຕ້ຕອບ AXIS ສໍາລັບ IP ເພື່ອເຊື່ອມຕໍ່ກັບ AXI Debug Hub.
• ເປີດໃຊ້ Trigger Input Interface: ກວດເບິ່ງຕົວເລືອກນີ້ເພື່ອເປີດໃຊ້ງານ Trigger Input Port ເປັນທາງເລືອກ.
• ເປີດໃຊ້ Trigger Output Interface: ກວດເບິ່ງຕົວເລືອກນີ້ເພື່ອເປີດໃຊ້ພອດຜົນຜະລິດ Trigger ທາງເລືອກ.
• ທໍ່​ປ້ອນ Stages: ເລືອກຈໍານວນການລົງທະບຽນທີ່ທ່ານຕ້ອງການທີ່ຈະເພີ່ມສໍາລັບ probe ເພື່ອປັບປຸງຜົນໄດ້ຮັບການປະຕິບັດ. ພາລາມິເຕີນີ້ໃຊ້ກັບທຸກ probes.
• Advanced Trigger: ກວດເບິ່ງເພື່ອເປີດໃຊ້ການຈັດລໍາດັບ trigger ທີ່ອີງໃສ່ເຄື່ອງຈັກຂອງລັດ.

ການຜະລິດຜົນຜະລິດ
ສໍາລັບລາຍລະອຽດ, ເບິ່ງຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການອອກແບບດ້ວຍ IP (UG896).

ຈຳກັດຫຼັກ

ຂໍ້ ຈຳ ກັດທີ່ ຈຳ ເປັນ
ຫຼັກ ILA ປະກອບມີ XDC file ທີ່ປະກອບດ້ວຍຂໍ້ຈໍາກັດທາງທີ່ບໍ່ຖືກຕ້ອງທີ່ເຫມາະສົມເພື່ອປ້ອງກັນການຈໍາກັດເກີນຂອງໂດເມນໂມງຂ້າມເສັ້ນທາງ synchronization. ມັນຍັງຄາດວ່າສັນຍານໂມງທີ່ເຊື່ອມຕໍ່ກັບພອດປ້ອນເຂົ້າ clk ຂອງຫຼັກ ILA ແມ່ນຖືກຈໍາກັດຢ່າງຖືກຕ້ອງໃນການອອກແບບຂອງທ່ານ.

ອຸປະກອນ, ແພັກເກດ, ແລະການເລືອກເກຣດຄວາມໄວ
ພາກນີ້ບໍ່ສາມາດໃຊ້ໄດ້ກັບຫຼັກ IP ນີ້.

• ຄວາມຖີ່ຂອງໂມງ
  ພາກນີ້ບໍ່ສາມາດໃຊ້ໄດ້ກັບຫຼັກ IP ນີ້.
• ການຄຸ້ມຄອງໂມງ
  ພາກນີ້ບໍ່ສາມາດໃຊ້ໄດ້ກັບຫຼັກ IP ນີ້.
• ການຈັດວາງໂມງ
  ພາກນີ້ບໍ່ສາມາດໃຊ້ໄດ້ກັບຫຼັກ IP ນີ້.
• ທະນາຄານ
  ພາກນີ້ບໍ່ສາມາດໃຊ້ໄດ້ກັບຫຼັກ IP ນີ້.
• ການຈັດວາງ Transceiver
  ພາກນີ້ບໍ່ສາມາດໃຊ້ໄດ້ກັບຫຼັກ IP ນີ້.
• ມາດຕະຖານ I/O ແລະການຈັດວາງ
  ພາກນີ້ບໍ່ສາມາດໃຊ້ໄດ້ກັບຫຼັກ IP ນີ້.

ການຈຳລອງ

ສໍາລັບຂໍ້ມູນທີ່ສົມບູນແບບກ່ຽວກັບອົງປະກອບການຈໍາລອງ Vivado®, ເຊັ່ນດຽວກັນກັບຂໍ້ມູນກ່ຽວກັບການນໍາໃຊ້ເຄື່ອງມືພາກສ່ວນທີສາມທີ່ສະຫນັບສະຫນູນ, ເບິ່ງຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: Logic Simulation (UG900).

ການສັງເຄາະແລະການຈັດຕັ້ງປະຕິບັດ
ສໍາລັບລາຍລະອຽດກ່ຽວກັບການສັງເຄາະແລະການຈັດຕັ້ງປະຕິບັດ, ເບິ່ງຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການອອກແບບດ້ວຍ IP (UG896).

ການດີບັກ

ເອກະສານຊ້ອນທ້າຍນີ້ປະກອບມີລາຍລະອຽດກ່ຽວກັບຊັບພະຍາກອນທີ່ມີຢູ່ໃນ Xilinx® Support webເວັບໄຊ ແລະເຄື່ອງມືດີບັກ. ຖ້າ IP ຕ້ອງການລະຫັດໃບອະນຸຍາດ, ລະຫັດຕ້ອງຖືກກວດສອບ. ເຄື່ອງ​ມື​ການ​ອອກ​ແບບ Vivado® ມີ​ຈຸດ​ກວດ​ສອບ​ໃບ​ອະ​ນຸ​ຍາດ​ຈໍາ​ນວນ​ຫນຶ່ງ​ສໍາ​ລັບ​ການ gating IP ໃບ​ອະ​ນຸ​ຍາດ​ໂດຍ​ຜ່ານ​ການ​ໄຫຼ. ຖ້າການກວດສອບໃບອະນຸຍາດປະສົບຜົນສໍາເລັດ, IP ສາມາດສືບຕໍ່ການຜະລິດ. ຖ້າບໍ່ດັ່ງນັ້ນ, ການຜະລິດຢຸດດ້ວຍຄວາມຜິດພາດ. ດ່ານໃບອະນຸຍາດຖືກບັງຄັບໃຊ້ໂດຍເຄື່ອງມືຕໍ່ໄປນີ້:

• ການສັງເຄາະ Vivado
• ການປະຕິບັດ Vivado
• write_bitstream (ຄໍາສັ່ງ Tcl)

ສຳຄັນ! ລະດັບໃບອະນຸຍາດ IP ແມ່ນຖືກລະເລີຍຢູ່ທີ່ຈຸດກວດກາ. ການທົດສອບຢືນຢັນວ່າມີໃບອະນຸຍາດທີ່ຖືກຕ້ອງ. ມັນບໍ່ໄດ້ກວດສອບລະດັບໃບອະນຸຍາດ IP.

ຊອກຫາການຊ່ວຍເຫຼືອໃນ Xilinx.com

ເພື່ອຊ່ວຍໃນຂະບວນການອອກແບບ ແລະດີບັກເມື່ອໃຊ້ຫຼັກ, Xilinx Support web ຫນ້າປະກອບດ້ວຍຊັບພະຍາກອນທີ່ສໍາຄັນເຊັ່ນເອກະສານຜະລິດຕະພັນ, ບັນທຶກການປ່ອຍ, ບັນທຶກຄໍາຕອບ, ຂໍ້ມູນກ່ຽວກັບບັນຫາທີ່ຮູ້ຈັກ, ແລະການເຊື່ອມຕໍ່ສໍາລັບການໄດ້ຮັບການສະຫນັບສະຫນູນຜະລິດຕະພັນເພີ່ມເຕີມ. ກອງປະຊຸມຊຸມຊົນ Xilinx ຍັງມີຢູ່ບ່ອນທີ່ສະມາຊິກສາມາດຮຽນຮູ້, ເຂົ້າຮ່ວມ, ແບ່ງປັນ, ແລະຖາມຄໍາຖາມກ່ຽວກັບການແກ້ໄຂ Xilinx.

ເອກະສານ
ຄູ່ມືຜະລິດຕະພັນນີ້ແມ່ນເອກະສານຕົ້ນຕໍທີ່ກ່ຽວຂ້ອງກັບຫຼັກ. ຄູ່ມືນີ້, ພ້ອມກັບເອກະສານທີ່ກ່ຽວຂ້ອງກັບຜະລິດຕະພັນທັງຫມົດທີ່ຊ່ວຍໃນຂະບວນການອອກແບບ, ສາມາດພົບໄດ້ຢູ່ໃນການສະຫນັບສະຫນູນ Xilinx. web ໜ້າ ຫຼືໂດຍການໃຊ້ຕົວນຳທາງເອກະສານ Xilinx®. ດາວໂຫລດ Xilinx Documentation Navigator ຈາກໜ້າດາວໂຫຼດ. ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບເຄື່ອງມືນີ້ແລະຄຸນສົມບັດທີ່ມີຢູ່, ເປີດການຊ່ວຍເຫຼືອອອນໄລນ໌ຫຼັງຈາກການຕິດຕັ້ງ.

ບັນທຶກຄໍາຕອບ
ບັນທຶກຄໍາຕອບປະກອບມີຂໍ້ມູນກ່ຽວກັບບັນຫາທີ່ພົບທົ່ວໄປ, ຂໍ້ມູນທີ່ເປັນປະໂຫຍດກ່ຽວກັບວິທີການແກ້ໄຂບັນຫາເຫຼົ່ານີ້, ແລະບັນຫາທີ່ຮູ້ຈັກກັບຜະລິດຕະພັນ Xilinx. ບັນທຶກຄໍາຕອບຖືກສ້າງແລະຮັກສາໄວ້ປະຈໍາວັນເພື່ອຮັບປະກັນວ່າຜູ້ໃຊ້ສາມາດເຂົ້າເຖິງຂໍ້ມູນທີ່ຖືກຕ້ອງທີ່ສຸດທີ່ມີຢູ່. ບັນທຶກຄໍາຕອບສໍາລັບຫຼັກນີ້ສາມາດຕັ້ງຢູ່ໄດ້ໂດຍການໃຊ້ກ່ອງຊອກຫາສະຫນັບສະຫນູນ Xilinx ຕົ້ນຕໍ web ຫນ້າ. ເພື່ອເພີ່ມປະສິດທິພາບຜົນການຄົ້ນຫາຂອງທ່ານ, ໃຫ້ໃຊ້ຄໍາສໍາຄັນເຊັ່ນ:

• ຊື່ຜະລິດຕະພັນ
• ຂໍ້​ຄວາມ​ເຄື່ອງ​ມື
• ສະຫຼຸບບັນຫາທີ່ພົບ

ການຄົ້ນຫາຕົວກອງສາມາດໃຊ້ໄດ້ຫຼັງຈາກຜົນໄດ້ຮັບຖືກສົ່ງຄືນໄປຫາເປົ້າຫມາຍຜົນໄດ້ຮັບຕື່ມອີກ.

ສະຫນັບສະຫນູນດ້ານວິຊາການ
Xilinx ໃຫ້ການສະໜັບສະໜຸນທາງດ້ານວິຊາການໃນເວທີຊຸມຊົນ Xilinx ສໍາລັບຜະລິດຕະພັນ IP LogiCORE™ ເມື່ອໃຊ້ຕາມທີ່ໄດ້ອະທິບາຍໄວ້ໃນເອກະສານຜະລິດຕະພັນ. Xilinx ບໍ່​ສາ​ມາດ​ຮັບ​ປະ​ກັນ​ເວ​ລາ​, ການ​ທໍາ​ງານ​, ຫຼື​ການ​ສະ​ຫນັບ​ສະ​ຫນູນ​ຖ້າ​ຫາກ​ວ່າ​ທ່ານ​ເຮັດ​ສິ່ງ​ໃດ​ຫນຶ່ງ​ດັ່ງ​ຕໍ່​ໄປ​ນີ້​:

• ປະຕິບັດການແກ້ໄຂໃນອຸປະກອນທີ່ບໍ່ໄດ້ກໍານົດໄວ້ໃນເອກະສານ.
• ປັບແຕ່ງການແກ້ໄຂເກີນກວ່າທີ່ອະນຸຍາດໃນເອກະສານຜະລິດຕະພັນ.
• ປ່ຽນແປງພາກສ່ວນໃດນຶ່ງຂອງການອອກແບບທີ່ມີປ້າຍຊື່ DO NOT MODIFY.

ເພື່ອຖາມຄຳຖາມ, ໃຫ້ໄປທີ່ກະດານສົນທະນາຊຸມຊົນ Xilinx.

ຊັບພະຍາກອນເພີ່ມເຕີມ ແລະແຈ້ງການທາງກົດໝາຍ

ຊັບພະຍາກອນ Xilinx
ສໍາລັບຊັບພະຍາກອນທີ່ສະຫນັບສະຫນູນເຊັ່ນຄໍາຕອບ, ເອກະສານ, ດາວໂຫລດ, ແລະເວທີສົນທະນາ, ເບິ່ງ Xilinx Support.

Documentation Navigator ແລະສູນການອອກແບບ
Xilinx® Documentation Navigator (DocNav) ສະຫນອງການເຂົ້າເຖິງເອກະສານ Xilinx, ວິດີໂອ, ແລະຊັບພະຍາກອນສະຫນັບສະຫນູນ, ທີ່ທ່ານສາມາດກັ່ນຕອງແລະຄົ້ນຫາເພື່ອຊອກຫາຂໍ້ມູນ. ເພື່ອເປີດ DocNav:

• • ຈາກ Vivado® IDE, ເລືອກ Help → Documentation and Tutorials.
  • ໃນ Windows, ເລືອກ Start → All Programs → Xilinx Design Tools → DocNav.
  • ຢູ່ໃນຄໍາສັ່ງຂອງ Linux, ໃສ່ docnav.

Xilinx Design Hubs ສະຫນອງການເຊື່ອມຕໍ່ກັບເອກະສານທີ່ຈັດໂດຍວຽກງານການອອກແບບແລະຫົວຂໍ້ອື່ນໆ, ທີ່ທ່ານສາມາດນໍາໃຊ້ເພື່ອຮຽນຮູ້ແນວຄວາມຄິດທີ່ສໍາຄັນແລະແກ້ໄຂຄໍາຖາມທີ່ຖືກຖາມເລື້ອຍໆ. ເພື່ອເຂົ້າເຖິງສູນການອອກແບບ:

• ໃນ DocNav, ຄລິກ Design Hubs View ແຖບ.
• ໃນ Xilinx ໄດ້ webເວັບໄຊທ໌, ເບິ່ງຫນ້າ Design Hubs.

ໝາຍເຫດ: ສໍາລັບຂໍ້ມູນເພີ່ມເຕີມກ່ຽວກັບ DocNav, ເບິ່ງຫນ້າ Documentation Navigator ໃນ Xilinx webເວັບໄຊ.

ເອກະສານອ້າງອີງ
ເອກະສານເຫຼົ່ານີ້ໃຫ້ອຸປະກອນເສີມທີ່ເປັນປະໂຫຍດກັບຄູ່ມືນີ້:

1.  ຄູ່​ມື​ຜູ້​ໃຊ້ Vivado Design Suite: ການ​ຂຽນ​ໂປຣ​ແກຣມ​ແລະ​ການ​ແກ້​ໄຂ (UG908​)
2. ຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການອອກແບບດ້ວຍ IP (UG896)
3. ຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການອອກແບບລະບົບຍ່ອຍ IP ໂດຍໃຊ້ IP Integrator (UG994)
4. ຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການເລີ່ມຕົ້ນ (UG910)
5. ຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: Logic Simulation (UG900)
6. ຄູ່ມືຜູ້ໃຊ້ Vivado Design Suite: ການປະຕິບັດ (UG904)
7. ISE ກັບ Vivado Design Suite Migration Guide (UG911)
8. ຄູ່ມືຜະລິດຕະພັນ AXI Protocol Checker LogiCORE IP (PG101)
9. AXI4-Stream Protocol Checker LogiCORE IP Product Guide (PG145)

ປະຫວັດການແກ້ໄຂ
ຕາຕະລາງຕໍ່ໄປນີ້ສະແດງໃຫ້ເຫັນປະຫວັດການແກ້ໄຂສໍາລັບເອກະສານນີ້.

ພາກ	ສະຫຼຸບການທົບທວນ
11/23/2020 ຮຸ່ນ 1.1
ການປ່ອຍຕົວໃນເບື້ອງຕົ້ນ.	ບໍ່ມີ

ກະລຸນາອ່ານ: ແຈ້ງການທາງກົດໝາຍທີ່ສຳຄັນ
ຂໍ້​ມູນ​ທີ່​ເປີດ​ເຜີຍ​ໃຫ້​ທ່ານ​ຢູ່​ລຸ່ມ​ນີ້ ("ວັດ​ສະ​ດຸ") ແມ່ນ​ສະ​ຫນອງ​ໃຫ້​ພຽງ​ແຕ່​ສໍາ​ລັບ​ການ​ຄັດ​ເລືອກ​ແລະ​ການ​ນໍາ​ໃຊ້​ຜະ​ລິດ​ຕະ​ພັນ Xilinx. ໃນຂອບເຂດສູງສຸດທີ່ກົດໝາຍທີ່ກ່ຽວຂ້ອງ: (1) ວັດສະດຸແມ່ນເຮັດໃຫ້ສາມາດໃຊ້ໄດ້ “ຕາມທີ່ເປັນຢູ່” ແລະມີຂໍ້ບົກພ່ອງທັງໝົດ, Xilinx ຂໍປະຕິເສດທຸກການຮັບປະກັນ ແລະເງື່ອນໄຂ, ການສະແດງອອກ, ໂດຍທາງກົດໝາຍ, ຫຼືຕາມກົດໝາຍ, ລວມທັງການຮັບປະກັນ, ການຮັບປະກັນ, ບໍ່ຈໍາກັດ. - ການ​ລະ​ເມີດ​, ຫຼື​ຄວາມ​ເຫມາະ​ສົມ​ສໍາ​ລັບ​ຈຸດ​ປະ​ສົງ​ໃດ​ຫນຶ່ງ​; ແລະ (2) Xilinx ຈະບໍ່ຮັບຜິດຊອບ (ບໍ່ວ່າຈະຢູ່ໃນສັນຍາຫຼືການທໍລະຍົດ, ​​ລວມທັງການລະເລີຍ, ຫຼືພາຍໃຕ້ທິດສະດີຂອງຄວາມຮັບຜິດຊອບອື່ນໆ) ສໍາລັບການສູນເສຍຫຼືຄວາມເສຍຫາຍຂອງປະເພດຫຼືລັກສະນະທີ່ກ່ຽວຂ້ອງກັບ, ເກີດຂື້ນພາຍໃຕ້, ຫຼືກ່ຽວຂ້ອງກັບວັດສະດຸ. (ລວມທັງການໃຊ້ວັດສະດຸຂອງທ່ານ), ລວມທັງການສູນເສຍໂດຍກົງ, ທາງອ້ອມ, ພິເສດ, ບັງເອີນ, ຫຼືຄວາມເສຍຫາຍ (ລວມທັງການສູນເສຍຂໍ້ມູນ, ຜົນກໍາໄລ, ຄວາມດີ, ຫຼືປະເພດຂອງການສູນເສຍຫຼືຄວາມເສຍຫາຍໃດໆທີ່ເປັນຜົນມາຈາກການດໍາເນີນການໃດໆທີ່ນໍາເອົາ. ໂດຍພາກສ່ວນທີສາມ) ເຖິງແມ່ນວ່າຄວາມເສຍຫາຍຫຼືການສູນເສຍດັ່ງກ່າວແມ່ນສົມເຫດສົມຜົນທີ່ຄາດເດົາໄດ້ຫຼື Xilinx ໄດ້ຮັບການແນະນໍາກ່ຽວກັບຄວາມເປັນໄປໄດ້ດຽວກັນ.

Xilinx ສົມມຸດວ່າບໍ່ມີພັນທະທີ່ຈະແກ້ໄຂຂໍ້ຜິດພາດທີ່ມີຢູ່ໃນວັດສະດຸຫຼືແຈ້ງໃຫ້ເຈົ້າຮູ້ເຖິງການອັບເດດວັດສະດຸຫຼືຂໍ້ກໍາຫນົດຂອງຜະລິດຕະພັນ. ທ່ານບໍ່ສາມາດຜະລິດຄືນໃໝ່, ແກ້ໄຂ, ແຈກຢາຍ, ຫຼືສະແດງເອກະສານໂດຍສາທາລະນະໂດຍບໍ່ມີການຍິນຍອມເຫັນດີເປັນລາຍລັກອັກສອນ. ຜະລິດຕະພັນບາງຢ່າງແມ່ນຂຶ້ນກັບຂໍ້ກໍານົດແລະເງື່ອນໄຂຂອງການຮັບປະກັນຈໍາກັດຂອງ Xilinx, ກະລຸນາເບິ່ງເງື່ອນໄຂການຂາຍຂອງ Xilinx ເຊິ່ງສາມາດເປັນ. viewed ຢູ່ https://www.xilinx.com/legal.htm#tos; ຫຼັກ IP ອາດຈະຂຶ້ນກັບເງື່ອນໄຂການຮັບປະກັນ ແລະການຊ່ວຍເຫຼືອທີ່ມີຢູ່ໃນໃບອະນຸຍາດທີ່ອອກໃຫ້ທ່ານໂດຍ Xilinx. ຜະ​ລິດ​ຕະ​ພັນ Xilinx ບໍ່​ໄດ້​ຖືກ​ອອກ​ແບບ​ຫຼື​ມີ​ຈຸດ​ປະ​ສົງ​ເພື່ອ​ຄວາມ​ລົ້ມ​ເຫຼວ​ທີ່​ມີ​ຄວາມ​ປອດ​ໄພ​ຫຼື​ສໍາ​ລັບ​ການ​ນໍາ​ໃຊ້​ໃນ​ຄໍາ​ຮ້ອງ​ສະ​ຫມັກ​ໃດ​ຫນຶ່ງ​ທີ່​ຮຽກ​ຮ້ອງ​ໃຫ້​ມີ​ການ​ປະ​ຕິ​ບັດ​ຄວາມ​ລົ້ມ​ເຫຼວ​ທີ່​ປອດ​ໄພ​; ທ່ານຖືວ່າຄວາມສ່ຽງແລະຄວາມຮັບຜິດຊອບພຽງຢ່າງດຽວສໍາລັບການນໍາໃຊ້ຜະລິດຕະພັນ Xilinx ໃນຄໍາຮ້ອງສະຫມັກທີ່ສໍາຄັນດັ່ງກ່າວ, ກະລຸນາເບິ່ງເງື່ອນໄຂການຂາຍຂອງ Xilinx ເຊິ່ງສາມາດເປັນ. viewed ຢູ່ https://www.xilinx.com/legal.htm#tos.
ເອກະສານນີ້ປະກອບດ້ວຍຂໍ້ມູນເບື້ອງຕົ້ນ ແລະມີການປ່ຽນແປງໂດຍບໍ່ມີການແຈ້ງລ່ວງໜ້າ. ຂໍ້​ມູນ​ທີ່​ສະ​ຫນອງ​ໃຫ້​ໃນ​ທີ່​ນີ້​ກ່ຽວ​ຂ້ອງ​ກັບ​ຜະ​ລິດ​ຕະ​ພັນ​ແລະ / ຫຼື​ການ​ບໍ​ລິ​ການ​ຍັງ​ບໍ່​ທັນ​ມີ​ສໍາ​ລັບ​ການ​ຂາຍ​, ແລະ​ແມ່ນ​ສະ​ຫນອງ​ໃຫ້​ພຽງ​ແຕ່​ສໍາ​ລັບ​ຈຸດ​ປະ​ສົງ​ຂໍ້​ມູນ​ຂ່າວ​ສານ​ແລະ​ບໍ່​ໄດ້​ມີ​ຈຸດ​ປະ​ສົງ​, ຫຼື​ການ​ແປ​, ເປັນ​ການ​ສະ​ເຫນີ​ຂາຍ​ຫຼື​ພະ​ຍາ​ຍາມ​ການ​ຄ້າ​ຂອງ​ຜະ​ລິດ​ຕະ​ພັນ​ແລະ / ຫຼື​ການ​ບໍ​ລິ​ການ​ອ້າງ​ເຖິງ ໃນນີ້.

ຄໍາ​ຮ້ອງ​ສະ​ຫມັກ​ລົດ​ຍົນ​ປະ​ຕິ​ເສດ​
ຜະລິດຕະພັນລົດຍົນ (ລະບຸວ່າເປັນ “XA” ຢູ່ໃນເລກສ່ວນ) ບໍ່ໄດ້ຖືກຮັບປະກັນໃຫ້ໃຊ້ໃນການນຳໃຊ້ຖົງລົມນິລະໄພ ຫຼືໃຊ້ໃນແອັບພລິເຄຊັນທີ່ສົ່ງຜົນຕໍ່ການຄວບຄຸມພາຫະນະ ("ການນຳໃຊ້ຄວາມປອດໄພ" ໂດຍບໍ່ຈຳກັດການນຳໃຊ້. ສອດຄ່ອງກັນ ດ້ວຍມາດຕະຖານຄວາມປອດໄພຂອງລົດຍົນ ISO 26262 (“ການອອກແບບຄວາມປອດໄພ”). ລູກຄ້າຈະຕ້ອງ, ກ່ອນທີ່ຈະໃຊ້ ຫຼືແຈກຢາຍລະບົບໃດໜຶ່ງທີ່ລວມເອົາຜະລິດຕະພັນ, ທົດສອບລະບົບດັ່ງກ່າວຢ່າງລະອຽດເພື່ອຈຸດປະສົງຄວາມປອດໄພ. ການໃຊ້ຜະລິດຕະພັນໃນແອັບພລິເຄຊັນທີ່ປອດໄພໂດຍບໍ່ມີການອອກແບບຄວາມປອດໄພແມ່ນຕົກຢູ່ໃນຄວາມສ່ຽງຂອງລູກຄ້າຢ່າງເຕັມທີ່, ຂຶ້ນກັບກົດໝາຍທີ່ບັງຄັບໃຊ້ ແລະກົດລະບຽບການບັງຄັບໃຊ້ຂໍ້ຈໍາກັດກ່ຽວກັບຄວາມຮັບຜິດຊອບຂອງຜະລິດຕະພັນເທົ່ານັ້ນ.
ລິຂະສິດ 2020 Xilinx, Inc. Xilinx, ໂລໂກ້ Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, ແລະຍີ່ຫໍ້ທີ່ກໍານົດອື່ນໆທີ່ລວມຢູ່ໃນນີ້ແມ່ນເຄື່ອງຫມາຍການຄ້າຂອງ Xilinx ໃນສະຫະລັດແລະປະເທດອື່ນໆ. ເຄື່ອງໝາຍການຄ້າອື່ນໆທັງໝົດເປັນຊັບສິນຂອງເຈົ້າຂອງແຕ່ລະອັນ.PG357 (v1.1) ວັນທີ 23 ພະຈິກ 2020, ILA ກັບ AXI4-Stream Interface v1.1
ດາວໂຫຼດ PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

ເອກະສານອ້າງອີງ

• ຄູ່ມືຜູ້ໃຊ້