Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Hoʻolauna

ʻO ka Integrated Logic Analyzer (ILA) me AXI4-Stream Interface core he IP loiloi loiloi hiki ke hoʻohana ʻia e nānā i nā hōʻailona kūloko a me nā pilina o kahi hoʻolālā. Aia i loko o ka ILA kumu nā hiʻohiʻona holomua o nā loiloi loiloi hou, me nā hoʻohālikelike boolean trigger a me nā triggers transition trigger. Hāʻawi ke kumu i ka debugging interface a me ka hiki ke nānā ʻana me ka nānā ʻana i ka protocol no AXI a me AXI4-Stream i hoʻomanaʻo ʻia. Ma muli o ka hui pū ʻana o ka ILA core me ka hoʻolālā e nānā ʻia nei, ua hoʻopili pū ʻia nā ʻāpana āpau o ka uaki hoʻolālā i kau ʻia i kāu hoʻolālā. No ka debug interface i loko o kahi hoʻolālā, pono e hoʻohui ʻia ka IP ILA i kahi hoʻolālā poloka ma ka Vivado® IP integrator. Pēlā nō, hiki ke hoʻohana ʻia ke koho nānā ʻana i ka protocol AXI4/AXI4-Stream no ILA IP ma ka IP integrator. Hiki ke hōʻike ʻia nā hewa kuʻuna ma ke ʻano nalu viewer o ka Vivado logic analyzer.

Nā hiʻohiʻona

• Helu hiki ke koho ʻia e ka mea hoʻohana o nā awa ʻimi a me ka laula o ka ʻimi.
• Nā mea hoʻohana i koho ʻia e mālama e like me ka block RAM a me UltraRAM
• Hiki ke hoʻohui ʻia nā awa hōʻike he nui i hoʻokahi kūlana hoʻomaka.
• ʻO nā māka AXI hiki ke koho ʻia e ka mea hoʻohana e hoʻopau i nā pilina AXI ma kahi hoʻolālā.
• Nā koho hiki ke hoʻonohonoho ʻia no nā pilina AXI me nā ʻano interface a me nā trace sample hohonu.
• ʻIkepili a me ka waiwai hoʻoulu no nā probes.
• He helu o nā mea hoʻohālikelike a me ka laulā no kēlā me kēia probe a me nā awa hoʻokahi i loko o nā interface.
• Hoʻokomo/puka ʻana i nā mea hoʻokalakupua.
• ʻO ka pipelining hiki ke hoʻonohonoho ʻia no nā ʻimi hoʻokomo.
• AXI4-MM a me AXI4-Stream ka nānā ʻana i ka protocol.

No ka ʻike hou aku e pili ana i ke kumu ILA, e ʻike i ka Vivado Design Suite User Guide: Programming and Debugging (UG908).

ʻIke IP

LogiCORE™ IP ʻOiaʻiʻo Papa
Koʻikoʻi kikoʻī
Kākoʻo ʻia ʻohana ʻohana1	Versal™ ACAP
Nā mea hoʻohana i kākoʻo ʻia	IEEE Kūlana 1149.1 – JTAG
Hāʻawi ʻia me Core
Hoʻolālā Files	RTL
Example Hoʻolālā	Verilog
Papa Hoao	ʻAʻole i hoʻolako ʻia
Kaohi File	Xilinx® Hoʻolālā Paʻa (XDC)
Ke Ana hoʻohālike hoʻohālike	ʻAʻole i hoʻolako ʻia
Kākoʻo ʻia ke Keaukaha S/W	N/A
Hoʻāʻo ʻia nā Kahe Hoʻolālā2
Komo Hoʻolālā	Vivado® Design Suite
Hoʻohālikelike	No nā simulators i kākoʻo ʻia, e ʻike i ka Nā Mea Hana Hoʻolālā Xilinx: Hoʻokuʻu i nā memo alakaʻi.
Hoʻohuihui	ʻO Vivado Synthesis
Kākoʻo
ʻO nā lāʻau hoʻololi IP Vivado āpau	Nā Papa Hoʻololi IP Master Vivado: 72775
Kākoʻo Xilinx web ʻaoʻao
Nā memo: 1. No ka papa inoa piha o nā mea i kākoʻo ʻia, e ʻike i ka Vivado® IP catalog. 2. No nā mana kākoʻo o nā mea paahana, e ʻike i ka Nā Mea Hana Hoʻolālā Xilinx: Hoʻokuʻu i nā memo alakaʻi.

Pauview

Ke hoʻokele ʻana i ka ʻike ma o ke kaʻina hana hoʻolālā
Hoʻonohonoho ʻia nā palapala Xilinx® e pili ana i kahi pūʻulu o nā kaʻina hana hoʻolālā maʻamau e kōkua iā ʻoe e ʻimi i nā ʻike kūpono no kāu hana hoʻomohala o kēia manawa. Hoʻopili kēia palapala i nā kaʻina hana hoʻolālā:

• Hardware, IP, a me Platform Development: Ke hana ʻana i nā poloka PL IP no ke kahua lako, hana i nā kernels PL, subsystem functional simulation, a me ka loiloi ʻana i ka manawa Vivado®, hoʻohana waiwai, a me ka pani mana. Hoʻopili pū kekahi i ka hoʻomohala ʻana i ka paepae lako no ka hoʻohui ʻana i ka ʻōnaehana. ʻO nā kumuhana ma kēia palapala e pili ana i kēia kaʻina hana hoʻolālā:
• Wehewehe Awa
• Hoʻopaʻa hou ʻana
• Hoʻopilikino a hana i ka Core

Core Overview
Hoʻopili ʻia nā hōʻailona a me nā loulou i ka hoʻolālā FPGA i kahi ILA probe a me nā hoʻokomo slot. ʻO kēia mau hōʻailona a me nā loulou, i hoʻopili ʻia i ka probe a me nā hoʻokomo slot i kēlā me kēia, he sampalakaʻi ʻia i nā wikiwiki hoʻolālā a mālama ʻia me ka RAM block chip. Hoʻopili ʻia nā hōʻailona a me nā pilina ma ka hoʻolālā Versal™ ACAP i ka ILA probe a me nā hoʻokomo slot. ʻO kēia mau hōʻailona i hoʻopili ʻia a me nā loulou he sampalakaʻi ʻia i nā wikiwiki hoʻolālā me ka hoʻokomo ʻana i ka uaki kumu a mālama ʻia i loko o nā hoʻomanaʻo RAM block block. Hōʻike nā ʻāpana kumu i kēia:

• He helu o nā ʻimi (hiki i ka 512) a me ka laulā o ka ʻimi (1 a 1024).
• He helu o nā slots a me nā koho interface.
• Kaulana sample hohonu.
• ʻIkepili a/a i ʻole ka waiwai hoʻāla no nā ʻimi.
• Ka helu o nā mea hoʻohālikelike no kēlā me kēia probe.

Hoʻohana ʻia ke kamaʻilio ʻana me ke kumu ILA me ka hoʻohana ʻana i kahi laʻana o ka AXI Debug Hub e hoʻopili ana i ke kikowaena IP Control, Interface, and Processing System (CIPS).

Ma hope o ka hoʻouka ʻia ʻana o ka hoʻolālā i loko o ka Versal ACAP, e hoʻohana i ka polokalamu loiloi loiloi Vivado® e hoʻonohonoho i kahi hanana hoʻoulu no ke ana ILA. Ma hope o ka hoʻomaka ʻana o ka sampHoʻopiha ʻia ka buffer a hoʻouka ʻia i loko o ka loiloi loiloi Vivado. Hiki iā ʻoe view kēia ʻikepili me ka puka aniani nalu. ʻO ka ʻimi sampHoʻokomo ʻia ka hana le a me ka trigger ma ka ʻāpana logic programmable. On-chip block RAM a i ʻole UltraRAM hoʻomanaʻo e pili ana i ka pahu hopu āu i koho ai i ka wā hana maʻamau e mālama i ka ʻikepili a hiki i ka hoʻouka ʻia ʻana e ka polokalamu. ʻAʻole koi ʻia ka hoʻokomo a i ʻole ka mea hoʻohana e hoʻomaka i nā hanana, hopu i ka ʻikepili, a i ʻole e kamaʻilio me ka ILA core. Hiki i ka ILA core ke nānā i nā hōʻailona pae kiʻekiʻe, hiki iā ia ke haʻi i ka ʻike pae kālepa e like me nā kālepa koʻikoʻi no nā interface AXI4.

ILA Probe Trigger Comparator
Hoʻopili ʻia kēlā me kēia hoʻokomo probe i kahi mea hoʻohālikelike trigger i hiki ke hana i nā hana like ʻole. I ka wā holo hiki ke hoʻonohonoho ʻia ka mea hoʻohālikelike e hana = a i ʻole != hoʻohālikelike. Loaʻa kēia i nā mamana pae hoʻohālikelike, e like me X0XX101. Loaʻa pū kekahi i ka ʻike ʻana i nā hoʻololi ʻaoʻao e like me ka piʻi ʻana (R), ka ʻaoʻao hāʻule (F), ka ʻaoʻao (B), a i ʻole ka hoʻololi ʻana (N). Hiki i ka mea hoʻohālikelike kumu ke hana i nā hoʻohālikelike paʻakikī, me ka >, <, ≥, a me ≤.

NUI! Hoʻonohonoho ʻia ka mea hoʻohālikelike i ka manawa holo ma o ka loiloi loiloi Vivado®.

Kūlana Kūlana ILA
ʻO ke kūlana hoʻomaka ka hopena o ka helu Boolean "AND" a i ʻole "OR" o kēlā me kēia o nā hopena hoʻohālikelike hoʻohālikelike ILA. Me ka hoʻohana ʻana i ka loiloi loiloi Vivado®, koho ʻoe inā e "AND" e hoʻoulu i nā mea hoʻohālikelike a i ʻole "OR" iā lākou. Hoʻokumu ka hoʻonohonoho "AND" i kahi hanana hoʻomaka ke hoʻokō ʻia nā hoʻohālikelike hoʻohālikelike ILA āpau. Hoʻokumu ka hoʻonohonoho "OR" i kahi hanana hoʻomaka ke hoʻokō ʻia kekahi o nā hoʻohālikelike hoʻohālikelike ILA. ʻO ke kūlana hoʻāla ka hanana hoʻāla i hoʻohana ʻia no ke ana ʻana o ka ILA.

Nā noi

Hoʻolālā ʻia ke kumu ILA e hoʻohana ʻia i kahi noi e koi ana i ka hōʻoia a i ʻole ka hoʻopau ʻana me ka hoʻohana ʻana iā Vivado®. Hōʻike kēia kiʻi i ka CIPS IP core e kākau a heluhelu mai ka AXI block RAM controller ma o ka AXI Network on Chip (NoC). Hoʻopili ʻia ke kumu ILA i ka ʻupena kikowaena ma waena o ka AXI NoC a me AXI block RAM controller e nānā i ke kālepa AXI4 i ka mana mana.

Laikini a kauoha
Hāʻawi ʻia kēia module Xilinx® LogiCORE™ IP me ka uku ʻole me ka Xilinx Vivado® Design Suite ma lalo o nā ʻōlelo o ka Xilinx End User License.
Nānā: No ka hōʻoia ʻana he pono ʻoe i kahi laikini, e nānā i ke kolamu Laikini o ka IP Catalog. Hoʻopili ʻia ʻo ia hoʻi ua hoʻokomo ʻia kahi laikini me ka Vivado® Design Suite; ʻO ke kūʻai ʻana, pono ʻoe e kūʻai i kahi laikini e hoʻohana ai i ke kumu. Loaʻa ka ʻike e pili ana i nā modules Xilinx® LogiCORE™ IP ʻē aʻe ma ka ʻaoʻao Xilinx Intellectual Property. No ka ʻike e pili ana i ke kumu kūʻai a me ka loaʻa ʻana o nā modula IP a me nā hāmeʻa Xilinx LogiCORE IP ʻē aʻe, e kelepona i kāu luna kūʻai Xilinx kūloko.

Huahana Huahana

Wehewehe Awa
Hāʻawi nā papa ma lalo nei i nā kikoʻī e pili ana i nā awa a me nā ʻāpana ILA.
Na Awa ILA

Papa 1: Na Awa ILA
inoa awa	I/O	wehewehe
clk	I	Hoʻolālā uaki e hoʻopaʻa i nā kumu a me nā loina mālama.
ʻimi [ – 1:0]	I	Hoʻokomo awa ʻimi. ʻO ka helu port probe aia ma ka laulima mai 0 a 511. ʻO ka laula awa awa (hōʻike ʻia e ) aia ma waena o 1 a 1024. Pono ʻoe e haʻi i kēia awa ma ke ʻano he vector. No kahi awa 1-bit, e hoʻohana i ka probe [0:0].
trig_out	O	Hiki ke hana ʻia ke awa trig_out mai ke kūlana trigger a i ʻole mai kahi awa trig_in waho. Aia ka mana holo manawa mai ka Logic Analyzer e hoʻololi i waena o ke kūlana trigger a me trig_in e hoʻokele trig_out.
trig_in	I	Hoʻohana ʻia ke awa hoʻokomo i loko o ka ʻōnaehana hana no ka Embedded Cross Trigger. Hiki ke hoʻohui ʻia i kahi ILA ʻē aʻe e hana i ka Cascading Trigger.
slot_ _	I	pāʻani kau. ʻO ke ʻano o ka interface hana ʻia me ka ikaika ma muli o ka slot_ _ ʻano hoʻohālikelike ʻano interface. Loaʻa nā awa hoʻokahi i loko o nā interface no ka nānā ʻana i ka mana mana.
trig_out_ack	I	He hoʻomaikaʻi iā trig_out.
trig_in_ack	O	He hōʻoia iā trig_in.
resetn	I	ILA Input Type ke hoʻonoho ʻia i ka 'Interface Monitor', pono kēia awa e like me ka hōʻailona hoʻihoʻi like i hui pū ʻia me ka loiloi hoʻolālā i hoʻopili ʻia i ka Slot_ _ nā awa o ke kumu ILA.
S_AXIS	I/O	awa koho. Hoʻohana ʻia no ka pili lima me AXI Debug Hub core ke koho ʻia ʻo 'Enable AXI4- Stream Interface for Manul Connection to AXI Debug Hub' i nā koho kiʻekiʻe.
M_AXIS	I/O	awa koho. Hoʻohana ʻia no ka pili lima me AXI Debug Hub core ke koho ʻia 'Enable AXI4- Stream Interface for Manual Connection to AXI Debug Hub' ma 'Advanced Options'.

Papa 1: Na Awa ILA (hoʻomau)
inoa awa	I/O	wehewehe
aresetn	I	awa koho. Hoʻohana ʻia no ka pili lima me AXI Debug Hub core ke koho ʻia 'Enable AXI4- Stream Interface for Manual Connection to AXI Debug Hub' ma 'Advanced Options'. Pono e hui pū ʻia kēia awa me ka reset port o AXI Debug Hub.
aclk	I	awa koho. Hoʻohana ʻia no ka pili lima me AXI Debug Hub core ke koho ʻia 'Enable AXI4- Stream Interface for Manual Connection to AXI Debug Hub' ma 'Advanced Options'. Pono kēia awa e hui pū me ke awa uaki o AXI Debug Hub.

Nā Kūlana ILA

Papa 2: Nā Kūlana ILA
ʻĀpana	ʻAe ʻia Waiwai	Nā Kānāwai paʻamau	wehewehe
inoa_hui	Ke kaula me A–Z, 0–9, a me _ (underscore)	ila_0	Ka inoa o ka ʻāpana i hoʻomaka koke ʻia.
C_NUM_OF_PROBES	1–512	1	Ka helu o nā awa hōʻike ILA.
C_MEMORY_TYPE	0, 1	0	Pahu hoʻopaʻa no ka ʻikepili i hopu ʻia. 0 pili i ka poloka RAM a 1 pili me UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	ʻO ka hohonu o ka hoʻopaʻa ʻana o ka mālama ʻana. Hōʻike kēia helu i ka helu kiʻekiʻe o samphiki ke mālama ʻia i ka manawa holo no kēlā me kēia hoʻokomo noiʻi.
C_PROBE _PALAPALA	1–1024	1	Laulā o ke awa hōʻike . Mahea ʻO ke awa ʻimi noiʻi me ka waiwai mai 0 a 1,023.
C_TRIGOUT_EN	ʻOiaʻiʻo/Hoʻopunipuni	HEWAE	Ho'ā i ka hana trig out. Hoʻohana ʻia nā awa trig_out a me trig_out_ack.
C_TRIGIN_EN	ʻOiaʻiʻo/Hoʻopunipuni	HEWAE	Hiki i ka trig i ka hana. Hoʻohana ʻia nā awa trig_in a me trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	E hoʻohui i nā flops ʻē aʻe i nā awa hōʻike. Hoʻokahi ʻāpana e pili ana i nā awa a pau.
ALL_PROBE_SAME_MU	ʻOiaʻiʻo/Hoʻopunipuni	OIAIO	Hoʻoikaika kēia i nā ʻāpana waiwai hoʻohālikelike like (nā ʻāpana hoʻohālikelike) i nā ʻōkuhi āpau.
C_PROBE _MU_CNT	1–16	1	Ka helu o nā ʻāpana Waiwai (Match) i kēlā me kēia ʻimi. Pono kēia inā FALSE ʻo ALL_PROBE_SAME_MU.
C_PROBE _TYPE	DATA a me TRIGGER, TRIGGER, DATA	DATA a me TRIGGER	No ke koho ʻana i kahi noiʻi i koho ʻia no ka wehewehe ʻana i ke kūlana hoʻomaka a i ʻole no ke kumu mālama ʻikepili a i ʻole no nā mea ʻelua.
C_ADV_TRIGGER	ʻOiaʻiʻo/Hoʻopunipuni	HEWAE	Hiki i ke koho hoʻomaka mua. Hiki iā ʻoe ke kākau i kāu kaʻina hana ponoʻī ma Vivado Logic Analyzer.

Papa 2: Nā Kūlana ILA (hoʻomau)
ʻĀpana	ʻAe ʻia Waiwai	Nā Kānāwai paʻamau	wehewehe
C_NUM_MONITOR_SLOTS	1-11	1	Ka helu o nā ʻanuʻu.
Nā memo: 1. Ua kaupalena ʻia ka helu kiʻekiʻe o nā ʻāpana waiwai hoʻohālikelike (match) i 1,024. No ke kumu kumu (C_ADV_TRIGGER = FALSE), loaʻa i kēlā me kēia probe hoʻokahi ʻāpana waiwai hoʻohālikelike (e like me ka mana mua). Akā, no ke koho hoʻomaka mua (C_ADV_TRIGGER = TRUE), ʻo ia hoʻi, hiki i kēlā me kēia probes ke koho i ka helu o nā ʻāpana waiwai hoʻohālikelike mai hoʻokahi a ʻehā. Akā ʻaʻole pono e ʻoi aku ka nui o nā ʻāpana waiwai hoʻohālikelike ma mua o 1,024. ʻO ia hoʻi, inā makemake ʻoe i ʻehā mau ʻāpana hoʻohālikelike i kēlā me kēia probe a laila ʻae ʻia ʻoe e hoʻohana i 256 probes wale nō.

Hoʻolālā me ka Core

Aia kēia ʻāpana i nā alakaʻi a me nā ʻike hou aʻe e maʻalahi i ka hoʻolālā ʻana me ke kumu.

Ka hola ʻana
ʻO ke awa hoʻokomo clk ka uaki i hoʻohana ʻia e ke kumu ILA no ka hoʻopaʻa inoa ʻana i nā koina probe. No nā hualoaʻa maikaʻi loa, ʻo ia ka hōʻailona uaki like e like me ka loina hoʻolālā i hoʻopili ʻia i nā awa hoʻokolohua o ke kumu ILA. I ka hoʻopili lima ʻana me AXI Debug Hub, pono e hui pū ʻia ka hōʻailona aclk me ke awa hoʻokomo uaki AXI Debug Hub.

Pākuʻi
Ke hoʻonoho ʻoe i kahi ʻano hoʻokomo ILA i ka Interface Monitor, ʻo ka hoʻihoʻi hou ʻana i ke awa e like me ka hōʻailona hoʻihoʻi like i hui pū ʻia me ka loina hoʻolālā i hoʻopili ʻia i ke kikowaena.
slot_ _ awa o ke kumu ILA. No ka pili lima me ka AXI Debug Hub core, pono e hui like ke awa me ke awa ho'iho'i o ka AXI Debug Hub core.

Nā ʻanuʻu Kahe Hoʻolālā
Hōʻike kēia ʻāpana i ka hana maʻamau a me ka hana ʻana i ke kumu, kaohi ʻana i ke kumu, a me ka simulation, synthesis, a me nā hana hoʻokō i kikoʻī i kēia ʻano IP. Hiki ke loaʻa ka ʻike kikoʻī hou aku e pili ana i nā kahe hoʻolālā Vivado® maʻamau a me ka mea hoʻohui IP ma kēia mau alakaʻi alakaʻi Vivado Design Suite:

• ʻO Vivado Design Suite alakaʻi hoʻohana: Hoʻolālā i nā IP Subsystem me ka hoʻohana ʻana i IP Integrator (UG994)
• Vivado Design Suite Alakaʻi Mea Hoʻohana: Hoʻolālā me IP (UG896)
• Vivado Design Suite Alakaʻi Mea Hoʻohana: Hoʻomaka (UG910)
• Vivado Design Suite Alakaʻi Mea Hoʻohana: Logic Simulation (UG900)

Hoʻopilikino a hana i ka Core

Aia kēia ʻāpana i ka ʻike e pili ana i ka hoʻohana ʻana i nā mea hana Xilinx® e hoʻopilikino a hana i ke kumu i loko o ka Vivado® Design Suite. Inā ʻoe e hana maʻamau a hoʻokumu i ke kumu i loko o ka Vivado IP integrator, e ʻike i ka Vivado Design Suite User Guide: Designing IP Subsystems using IP Integrator (UG994) no ka ʻike kikoʻī. Hiki i ka IP integrator ke helu 'akomi i kekahi mau waiwai hoʻonohonoho i ka wā e hōʻoia ai a hoʻokumu ʻia paha ka hoʻolālā. No ka nānā ʻana inā loli paha nā waiwai, e ʻike i ka wehewehe ʻana o ka ʻāpana ma kēia mokuna. I ka view ka waiwai hoʻohālikelike, e holo i ke kauoha validate_bd_design i ka console Tcl. Hiki iā ʻoe ke hoʻopilikino i ka IP no ka hoʻohana ʻana i kāu hoʻolālā ma ke kuhikuhi ʻana i nā waiwai no nā ʻāpana like ʻole e pili ana i ka IP core me ka hoʻohana ʻana i nā pae aʻe:

1.  E koho i ka IP mai ka IP catalog.
2.  Kaomi pālua i ka IP i koho ʻia a i ʻole koho i ke kauoha Customize IP mai ka pahu hana a i ʻole kaomi ʻākau i ka papa kuhikuhi.

No nā kikoʻī, e ʻike i ka Vivado Design Suite User Guide: Designing with IP (UG896) a me ka Vivado Design Suite User Guide: Getting Started (UG910). ʻO nā kiʻi ma kēia mokuna he mau kiʻi o ka Vivado IDE. ʻOkoʻa paha ka hoʻolālā i hōʻike ʻia ma ʻaneʻi mai ka mana o kēia manawa.

No ke komo ʻana i ka core, e hana i kēia:

1.  E wehe i kahi papahana ma ke koho ʻana File a laila wehe i ka Project a i ʻole e hana i kahi papahana hou ma ke koho ʻana File a laila New Project ma Vivado.
2.  E wehe i ka IP catalog a hoʻokele i kekahi o nā taxonomy.
3. Kaomi pālua i ka ILA e hoʻopuka i ka inoa kumu ʻo Vivado IDE.

Paena koho nui
Hōʻike kēia kiʻi i ka tab General Options i ka hoʻonohonoho Native e hiki ai iā ʻoe ke kuhikuhi i nā koho:

Hōʻike kēia kiʻi i ka tab General Options i ka hoʻonohonoho AXI e hiki ai iā ʻoe ke kuhikuhi i nā koho:

• Inoa Hui: E hoʻohana i kēia kahua kikokikona no ka hāʻawi ʻana i kahi inoa module kū hoʻokahi no ke kumu ILA.
• ʻAno Hoʻokomo ILA: Hōʻike kēia koho i ke ʻano o ka interface a i ʻole ka hōʻailona ILA e hoʻopau ʻia. I kēia manawa, ʻo nā waiwai no kēia ʻāpana "Native Probes", "Interface Monitor" a me "Mixed."
• Ka helu o nā Probes: E hoʻohana i kēia kahua kikokikona no ke koho ʻana i ka helu o nā awa hoʻokolohua ma ke kumu ILA. ʻO ka laulā kūpono i hoʻohana ʻia ma ka Vivado® IDE ʻo 1 a 64. Inā makemake ʻoe ma mua o 64 mau port probe, pono ʻoe e hoʻohana i ke kahe kauoha Tcl e hoʻohua i ke kumu ILA.
• He helu o nā Kau Interface (loaʻa wale ma Interface Monitor type a Mixed type): ʻO kēia koho e hiki iā ʻoe ke koho i ka helu o nā kau kikowaena AXI pono e hoʻopili ʻia i ka ILA.
• Ka helu like o nā mea hoʻohālikelike no nā awa hōʻike a pau: Hiki ke hoʻonohonoho ʻia ka helu o nā mea hoʻohālikelike i kēlā me kēia probe ma kēia panel. Hiki ke hoʻohana ʻia ka helu like o nā mea hoʻohālikelike no nā probes āpau ma ke koho ʻana.

Nā Pane Awa ʻImi
Hōʻike kēia kiʻi i ka pā Probe Ports e hiki ai iā ʻoe ke kuhikuhi i nā hoʻonohonoho:

• Panel Port Probe: Hiki ke hoʻonohonoho ʻia ka laulā o kēlā me kēia Port Probe i nā Panel Port Probe. Loaʻa i kēlā me kēia Probe Port Panel i ʻehiku mau awa.
• Ka Laulā Probe: Hiki ke ʻōlelo ʻia ka laulā o kēlā me kēia Port Probe. ʻO ka laulā kūpono ʻo 1 a 1024.
• Ka helu o nā mea hoʻohālikelike: Hiki i kēia koho ke hoʻopau wale ʻia ke koho "Same Number of Comparators for All Probe Ports". Hiki ke hoʻonohonoho ʻia kahi mea hoʻohālikelike no kēlā me kēia probe ma ka laulā 1 a 16.
• ʻIkepili a/ai ʻole Trigger: Hiki ke hoʻonohonoho ʻia ke ʻano probe no kēlā me kēia probe me ka hoʻohana ʻana i kēia koho. ʻO nā koho kūpono ʻo DATA_and_TRIGGER, DATA a me TRIGGER.
• Nā Koho Hoʻohālikelike: Hiki ke hoʻonohonoho ʻia ke ʻano o ka hana a i ʻole ka hoʻohālikelike ʻana no kēlā me kēia probe me ka hoʻohana ʻana i kēia koho.

Nā Koho Interface
Hōʻike kēia kiʻi i ka pā koho Interface i ka wā i koho ʻia ka Interface Monitor a i ʻole ʻano Mixed no ke ʻano hoʻokomo ILA:

• ʻAno Interface: Mea kūʻai, waihona, inoa, a me ka mana (VLNV) o ka interface e nānā ʻia e ka ILA core.
• AXI-MM ID Laulā: Koho i ka laula ID o ke kikowaena AXI i ka wā o ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• AXI-MM ʻIkepili Laulā: Koho i nā ʻāpana e pili ana i ka slot_Koho i ka laulā ʻikepili o ka interface AXI i ka wā o ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• AXI-MM Address Width: E koho i ka laulā Address o ka interface AXI i ka wā o ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• Hoʻā i ka AXI-MM/Stream Protocol Checker: Hoʻā i ka AXI4-MM a i ʻole AXI4-Stream ka mea nānā kaʻina no ka slot i ka slot_ Hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM a i ʻole AXI4-Stream, kahi ʻo ia ka helu slot.
• E ho'ā i nā helu helu hoʻopaʻa ʻana: hiki iā AXI4-MM ke hiki ke nānā i nā kālepa.
• Ka helu o nā ʻoihana heluhelu koʻikoʻi: Hōʻike i ka helu o nā hana heluhelu koʻikoʻi no kēlā me kēia ID. Pono e like a ʻoi aku paha ka waiwai ma mua o ka helu o nā ʻoihana heluhelu koʻikoʻi no kēlā pili.
• Ka helu o nā hana kākau koʻikoʻi: Hōʻike i ka helu o nā hana kākau koʻikoʻi no kēlā me kēia ID. Pono e like a ʻoi aku paha ka waiwai ma mua o ka helu o nā kālepa kākau koʻikoʻi no kēlā pili.
• Nānā i nā hōʻailona kūlana APC: E hoʻā i ka nānā ʻana i nā hōʻailona kūlana APC no ka slot i ka slot_ Hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• E hoʻonohonoho i ke kahawai helu helu helu AXI ma ke ʻano he ʻikepili: E koho i nā hōʻailona kaila helu helu heluhelu no ke kumu mālama ʻikepili no ka slot i ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• E hoʻonohonoho i ke kahawai helu helu helu AXI ma ke ʻano he Trigger: E koho i nā hōʻailona kaila helu helu heluhelu no ka wehewehe ʻana i ke kūlana hoʻomaka no ka slot i ka slot_ Hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• E hoʻonohonoho i ke kahawai ʻikepili heluhelu ʻo AXI ma ke ʻano he ʻikepili: E koho i nā hōʻailona kaila ʻikepili heluhelu no nā kumu mālama ʻikepili no ka slot i ka slot_ Hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• E hoʻonohonoho i ke kahawai ʻikepili heluhelu ʻo AXI ma ke ʻano he Trigger: E koho i nā hōʻailona kaila ʻikepili heluhelu no ka wehewehe ʻana i nā kūlana hoʻomaka no ka slot i ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• E hoʻopaʻa i ke kahawai ʻōlelo kākau ʻo AXI ma ke ʻano he ʻikepili: E koho i nā hōʻailona kaila helu kākau no ke kumu mālama ʻikepili no ka slot i ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• E hoʻopaʻa inoa i ka AXI write address channel ma ke ʻano he Trigger: E koho i nā hōʻailona channel address kākau no ka wehewehe ʻana i nā kūlana hoʻomaka no ka slot i ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• E hoʻonohonoho i ka AXI kākau i ke kahawai ʻikepili ma ke ʻano he ʻikepili: E koho i nā hōʻailona kaila ʻikepili kākau no ke kumu mālama ʻikepili no ka slot i ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• E hoʻonohonoho i ke kahawai ʻikepili kākau ʻo AXI ma ke ʻano he Trigger: E koho i nā hōʻailona kaila ʻikepili kākau no ka wehewehe ʻana i ke kūlana hoʻomaka no ka slot i ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• E hoʻonohonoho i ke kahawai pane kākau ʻo AXI ma ke ʻano he ʻikepili: E koho i nā hōʻailona kaila pane kākau no nā kumu mālama ʻikepili no ka slot i ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• E hoʻonohonoho i ke kahawai pane kākau AXI ma ke ʻano he Trigger: E koho i nā hōʻailona kaila pane kākau no ka wehewehe ʻana i ke kūlana hoʻāla no ka slot i ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-MM, kahi ʻo ia ka helu slot.
• AXI-Stream Tdata Width: Koho i ka Tdata width o ka AXI-Stream interface i ka manawa o ka slot_ Hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-Stream, kahi ʻo ia ka helu slot.
• AXI-Stream TID Width: Koho i ka laula TID o ka AXI-Stream interface i ka manawa o ka slot_ Hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-Stream, kahi ʻo ia ka helu slot.
• AXI-Stream TUSER Width: Koho i ka laula TUSER o ka AXI-Stream interface i ka manawa o ka slot_ Hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-Stream, kahi ʻo ia ka helu slot.
• AXI-Stream TDEST Width: Koho i ka laula TDEST o ka AXI-Stream interface i ka manawa o ka slot_ Hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-Stream, kahi ʻo ia ka helu slot.
• E hoʻonohonoho i nā hōʻailona AXIS e like me ka ʻikepili: E koho i nā hōʻailona AXI4-Stream no ke kumu mālama ʻikepili no ka slot
  i ka slot_ Hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-Stream kahi ʻo ia ka helu slot.
• E hoʻonohonoho i nā hōʻailona AXIS ma ke ʻano he hoʻomaka: E koho i nā hōʻailona AXI4-Stream no ka wehewehe ʻana i ke kūlana hoʻomaka no ka slot i ka slot_ Hoʻonohonoho ʻia ke ʻano o ka interface e like me AXI-Stream, kahi ʻo ia ka helu slot.
• E hoʻonohonoho i ka Slot ma ke ʻano he ʻikepili a/a i ʻole Trigger: Koho i nā hōʻailona slot non-AXI no ka wehewehe ʻana i ke kūlana hoʻomaka a i ʻole no ke kumu mālama ʻikepili a i ʻole no ʻelua no ka slot i ka slot_ Ua hoʻonohonoho ʻia ke ʻano o ka interface ma ke ʻano he non-AXI, kahi ʻo ia ka helu slot.

Nā koho mālama
Hōʻike kēia kiʻi i ka papa koho koho e hiki ai iā ʻoe ke koho i ke ʻano pahu hopu a me ka hohonu o ka hoʻomanaʻo e hoʻohana ʻia:

• Pahu Hoʻokohu: Hoʻohana ʻia kēia ʻāpana e koho i ke ʻano pahu hopu mai ka papa kuhikuhi iho.
• Hōhonu ʻIkepili: Hoʻohana ʻia kēia ʻāpana e koho i kahi s kūponoample hohonu mai ka papa kuhikuhi.

Nā koho kiʻekiʻe
Hōʻike kēia kiʻi i ka papa koho Advanced Options:

• E ho'ā i ka AXI4-Stream Interface no ka hoʻopili lima ʻana iā AXI Debug Hub: Ke hoʻohana ʻia, hāʻawi kēia koho i kahi interface AXIS no ka IP e hoʻopili ai iā AXI Debug Hub.
• E ho'ā i ka Interface Input Trigger: E nānā i kēia koho e hiki ai i kahi awa hoʻokomo hoʻomaka.
• E ho'ā i ka mea hoʻoheheʻe hoʻoiho: E nānā i kēia koho e hiki ai i kahi awa puka hoʻoiho koho.
• Paipu hookomo Stages: E koho i ka helu o nā papa inoa āu e makemake ai e hoʻohui no ka ʻimi noiʻi e hoʻomaikaʻi i nā hopena hoʻokō. Pili kēia ʻāpana i nā ʻimi a pau.
• Hoʻomaka Kiʻekiʻe: E hōʻoia i mea e hiki ai i ka mokuʻāina ke hoʻomaka i ka hoʻomaka ʻana.

Hoʻopuka Huakaʻi
No nā kikoʻī, e ʻike i ka Vivado Design Suite User Guide: Designing with IP (UG896).

Kaohi ana i ka Core

Koi Pono
Aia ka ILA core i kahi XDC file aia i loko o nā kaohi ala hoʻopunipuni kūpono e pale ai i ka hoʻopaʻa ʻana i nā ala hoʻonohonoho hoʻonohonoho uʻi. Manaʻo ʻia hoʻi ʻo ka hōʻailona uaki i hoʻopili ʻia i ke awa hoʻokomo clk o ke kumu ILA i kāohi pono ʻia i kāu hoʻolālā.

Nā Koho Paahana, Pūʻolo, a me ka Māmā
ʻAʻole pili kēia ʻāpana no kēia kumu IP.

• ʻO nā alapine uaki
  ʻAʻole pili kēia ʻāpana no kēia kumu IP.
• Hooponopono Uaki
  ʻAʻole pili kēia ʻāpana no kēia kumu IP.
• Hoʻokomo Uaki
  ʻAʻole pili kēia ʻāpana no kēia kumu IP.
• Panakō
  ʻAʻole pili kēia ʻāpana no kēia kumu IP.
• Hoʻokomo ʻia ka transceiver
  ʻAʻole pili kēia ʻāpana no kēia kumu IP.
• I/O maʻamau a me ka hoʻokomo
  ʻAʻole pili kēia ʻāpana no kēia kumu IP.

Hoʻohālikelike

No ka ʻike piha e pili ana i nā ʻāpana simulation Vivado®, a me ka ʻike e pili ana i ka hoʻohana ʻana i nā mea hana ʻekolu i kākoʻo ʻia, e ʻike i ka Vivado Design Suite User Guide: Logic Simulation (UG900).

Synthesis a me ka hoʻokō
No nā kikoʻī e pili ana i ka synthesis a me ka hoʻokō, e ʻike i ka Vivado Design Suite User Guide: Designing with IP (UG896).

Debugging

Aia i loko o kēia appendix nā kikoʻī e pili ana i nā kumuwaiwai i loaʻa ma ke kākoʻo Xilinx® webpaena a me nā mea hana debugging. Inā makemake ka IP i kahi kī laikini, pono e hōʻoia ke kī. Loaʻa i nā mea hana hoʻolālā Vivado® kekahi mau wahi hōʻoia laikini no ka hoʻopaʻa ʻana i ka IP laikini ma o ke kahe. Inā lanakila ka loiloi laikini, hiki i ka IP ke hoʻomau i ka hanauna. A i ʻole, pau ka hanauna me ka hewa. Hoʻokō ʻia nā māka laikini e nā mea hana penei:

• ʻO Vivado Synthesis
• Hoʻokō Vivado
• write_bitstream (kauoha Tcl)

NUI! ʻAʻole mālama ʻia ka pae laikini IP ma nā wahi nānā. Hōʻoia ka hōʻoia he laikini kūpono. ʻAʻole ia e nānā i ka pae laikini IP.

Loaʻa i ke kōkua ma Xilinx.com

No ke kōkua ʻana i ka hoʻolālā a me ke kaʻina hana debug i ka wā e hoʻohana ai i ke kumu, ke kākoʻo Xilinx web Aia ka ʻaoʻao i nā kumuwaiwai koʻikoʻi e like me ka palapala huahana, nā memo hoʻokuʻu, nā moʻolelo pane, ka ʻike e pili ana i nā pilikia i ʻike ʻia, a me nā loulou no ka loaʻa ʻana o ke kākoʻo huahana hou aʻe. Loaʻa ka Xilinx Community Forums kahi e hiki ai i nā lālā ke aʻo, komo, kaʻana like, a nīnau i nā nīnau e pili ana i nā hoʻonā Xilinx.

Palapala
ʻO kēia alakaʻi huahana ka palapala nui e pili ana i ke kumu. ʻO kēia alakaʻi, me nā palapala e pili ana i nā huahana a pau e kōkua i ke kaʻina hana, hiki ke loaʻa ma ka Xilinx Support web ʻaoʻao a i ʻole ma ka hoʻohana ʻana i ka Xilinx® Documentation Navigator. Hoʻoiho i ka Xilinx Documentation Navigator mai ka ʻaoʻao Downloads. No ka ʻike hou aku e pili ana i kēia hāmeʻa a me nā hiʻohiʻona i loaʻa, e wehe i ke kōkua pūnaewele ma hope o ke kau ʻana.

Pane moolelo
Loaʻa i nā moʻolelo pane ka ʻike e pili ana i nā pilikia maʻamau, nā ʻike kōkua e pili ana i ka hoʻoponopono ʻana i kēia mau pilikia, a me nā pilikia i ʻike ʻia me kahi huahana Xilinx. Hana ʻia nā moʻolelo pane a mālama ʻia i kēlā me kēia lā e hōʻoia i ka loaʻa ʻana o nā mea hoʻohana i ka ʻike pololei loa i loaʻa. Hiki ke loaʻa nā moʻolelo pane no kēia kumu ma ka hoʻohana ʻana i ka pahu Search Support ma ke kākoʻo Xilinx nui web ʻaoʻao. E hoʻohana i nā huaʻōlelo e like me:

• inoa huahana
• Mea hana memo
• Hōʻuluʻulu manaʻo o ka pilikia i loaʻa

Loaʻa kahi hulina kānana ma hope o ka hoʻihoʻi ʻia ʻana o nā hopena no ka huli hou ʻana i nā hopena.

Kākoʻo ʻenehana
Hāʻawi ʻo Xilinx i ke kākoʻo ʻenehana ma nā Xilinx Community Forums no kēia huahana LogiCORE™ IP ke hoʻohana ʻia e like me ka wehewehe ʻana i ka palapala huahana. ʻAʻole hiki iā Xilinx ke hōʻoia i ka manawa, hana, a kākoʻo paha inā hana ʻoe i kekahi o kēia:

• E hoʻokō i ka hopena i nā mea i wehewehe ʻole ʻia i ka palapala.
• Hoʻopilikino i ka hoʻonā ma mua o ka mea i ʻae ʻia i ka palapala huahana.
• E hoʻololi i kekahi ʻāpana o ka hoʻolālā i kapa ʻia ʻAʻole e hoʻololi.

No ka nīnau ʻana i nā nīnau, e hoʻokele i ka Xilinx Community Forums.

Nā kumuwaiwai hou aʻe a me nā hoʻolaha kānāwai

Xilinx Resources
No nā kumuwaiwai kākoʻo e like me Pane, Palapala, Hoʻoiho, a me nā Forums, e ʻike iā Xilinx Support.

Navigator palapala a me nā Hub Design
Hāʻawi ʻo Xilinx® Documentation Navigator (DocNav) i ke komo ʻana i nā palapala Xilinx, wikiō, a me nā kumuwaiwai kākoʻo, hiki iā ʻoe ke kānana a ʻimi e ʻike i ka ʻike. No ka wehe ʻana iā DocNav:

• • Mai ka Vivado® IDE, koho Kōkua → palapala a me nā aʻo.
  • Ma Windows, koho i ka Start → All Programs → Xilinx Design Tools → DocNav.
  • Ma ke kauoha kauoha Linux, e hookomo i ka docnav.

Hāʻawi ʻo Xilinx Design Hubs i nā loulou i nā palapala i hoʻonohonoho ʻia e nā hana hoʻolālā a me nā kumuhana ʻē aʻe, hiki iā ʻoe ke hoʻohana e aʻo i nā manaʻo koʻikoʻi a pane i nā nīnau i nīnau pinepine ʻia. No ke komo ʻana i nā Design Hubs:

• Ma DocNav, kaomi i ka Design Hubs View pā.
• Ma ka Xilinx webpūnaewele, e ʻike i ka ʻaoʻao Design Hubs.

Nānā: No ka 'ike hou aku e pili ana i DocNav, e nana i ka palapala Navigator palapala ma ka Xilinx webpaena.

Nā kuhikuhi
Hāʻawi kēia mau palapala i nā mea hou e pono ai me kēia alakaʻi:

1.  ʻO Vivado Design Suite Guide Guide: Programming and Debugging (UG908)
2. Vivado Design Suite Alakaʻi Mea Hoʻohana: Hoʻolālā me IP (UG896)
3. ʻO Vivado Design Suite alakaʻi hoʻohana: Hoʻolālā i nā IP Subsystem me ka hoʻohana ʻana i IP Integrator (UG994)
4. Vivado Design Suite Alakaʻi Mea Hoʻohana: Hoʻomaka (UG910)
5. Vivado Design Suite Alakaʻi Mea Hoʻohana: Logic Simulation (UG900)
6. Vivado Design Suite Alakaʻi Mea Hoʻohana: Hoʻokō (UG904)
7. ISE i Vivado Design Suite Alakaʻi Migration (UG911)
8. AXI Protocol Checker LogiCORE IP Huahana Huahana (PG101)
9. AXI4-Stream Protocol Checker LogiCORE IP Huahana Huahana (PG145)

Moolelo Hooponopono
Hōʻike ka papa ma lalo i ka mōʻaukala hoʻoponopono no kēia palapala.

Māhele	Hōʻuluʻulu Manaʻo
11/23/2020 Panui 1.1
Hoʻokuʻu mua.	N/A

E ʻoluʻolu e heluhelu: Nā hoʻolaha pili kānāwai koʻikoʻi
Hāʻawi ʻia ka ʻike i hōʻike ʻia iā ʻoe ma lalo nei (ka "Materials") no ke koho a hoʻohana ʻana i nā huahana Xilinx. I ka palena kiʻekiʻe loa i ʻae ʻia e ke kānāwai pili: (1) Loaʻa nā mea "AS IS" a me nā hewa a pau, ua hōʻole ʻo Xilinx i nā palapala hōʻoia a me nā kūlana, hōʻike, hōʻike ʻia, a i ʻole ke kānāwai, e komo pū naʻe ʻaʻole i kaupalena ʻia i nā kumu kūʻai, NON - KA HOʻOPIʻI, A I ʻole ka pono no kekahi kumu; a (2) ʻAʻole kuleana ʻo Xilinx (inā ma ka ʻaelike a i ʻole ka hewa, me ka mālama ʻole ʻana, a i ʻole ma lalo o kekahi manaʻo ʻē aʻe o ke kuleana) no ka pohō a i ʻole ka pōʻino o kēlā me kēia ʻano a i ʻole ke ʻano e pili ana, e kū mai ana ma lalo, a i ʻole e pili ana i, nā Materials. (me kāu hoʻohana ʻana i nā Materials), e komo pū ana no kekahi pohō a poino paha (me ka nalowale o ka ʻikepili, loaʻa kālā, manaʻo maikaʻi, a i ʻole kekahi ʻano pohō a poino paha i loaʻa ma muli o kekahi hana i lawe ʻia. e kekahi ʻaoʻao ʻekolu) ʻoiai inā ua ʻike mua ʻia kēlā pōʻino a i ʻole ka pohō a i ʻole ua ʻōlelo ʻia ʻo Xilinx no ka hiki ke hana like.

ʻAʻole kuleana ʻo Xilinx e hoʻoponopono i nā hewa i loko o nā Materials a i ʻole e haʻi iā ʻoe i nā mea hou i nā Materials a i ʻole nā ​​kikoʻī huahana. ʻAʻole hiki iā ʻoe ke hana hou, hoʻololi, hoʻolaha, a hōʻike i ka lehulehu me ka ʻole o ka ʻae ʻana i kākau mua ʻia. Aia kekahi mau huahana i nā ʻōlelo a me nā kūlana o ka palapala hōʻoia palena o Xilinx, e ʻoluʻolu e nānā i nā Kūʻai Kūʻai ʻo Xilinx i hiki ke viewed ma https://www.xilinx.com/legal.htm#tos; Hiki ke kau ʻia nā cores IP i ka palapala hōʻoia a me nā ʻōlelo kākoʻo i loko o kahi laikini i hāʻawi ʻia iā ʻoe e Xilinx. ʻAʻole i hoʻolālā ʻia nā huahana Xilinx a i manaʻo ʻia e palekana-palekana a i ʻole no ka hoʻohana ʻana i kekahi noi e koi ana i ka hana palekana-palekana; ke manaʻo nei ʻoe i ka pilikia a me ke kuleana hoʻokahi no ka hoʻohana ʻana i nā huahana Xilinx i ia mau noi koʻikoʻi, e ʻoluʻolu e nānā i nā Kūʻai Kūʻai a Xilinx hiki ke viewed ma https://www.xilinx.com/legal.htm#tos.
Aia kēia palapala i ka ʻike mua a hiki ke hoʻololi ʻia me ka ʻole o ka hoʻolaha. ʻO ka ʻike i hāʻawi ʻia ma ʻaneʻi e pili ana i nā huahana a / a i ʻole nā ​​​​lawelawe ʻaʻole i loaʻa no ke kūʻai aku, a hāʻawi ʻia no nā kumu ʻike wale nō a ʻaʻole i manaʻo ʻia, a i ʻole e manaʻo ʻia, ma ke ʻano he hāʻawi no ke kūʻai aku a i ʻole ka hoʻāʻo ʻana e kūʻai aku i nā huahana a me nā lawelawe i kuhikuhi ʻia. maanei.

HOOLAHA PALAPALA KAA
ʻAʻole ʻae ʻia nā huahana automotive (XA ma ka helu ʻāpana) no ka hoʻohana ʻana i nā AIRBAGS a i ʻole no ka hoʻohana ʻana i nā noi e pili ana i ka hoʻomalu ʻana o kahi kaʻa (“SAFETY APPLICATION”) KOE ʻole he manaʻo palekana palekana. ME KA ISO 26262 AUTOMOTIVE SAFETY STANDARD (“SAFETY DESIGN”). E ho'āʻo pono nā mea kūʻai aku i nā ʻōnaehana no ka palekana. KA HOʻohana ʻana i nā huahana i loko o kahi noi palekana me ka ʻole o ka hoʻolālā palekana ma ka pilikia o ka mea kūʻai aku, ma lalo wale nō o nā kānāwai a me nā kānāwai e pili ana i nā palena o ke kuleana o ka huahana.
Kuleana kope 2020 Xilinx, Inc. Xilinx, ka hōʻailona Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, a me nā hōʻailona koho ʻē aʻe i hoʻokomo ʻia ma ʻaneʻi he mau hōʻailona kālepa o Xilinx ma United States a me nā ʻāina ʻē aʻe. ʻO nā hōʻailona ʻē aʻe a pau ka waiwai o ko lākou mau mea nona.PG357 (v1.1) Nowemapa 23, 2020, ILA me AXI4-Stream Interface v1.1
Hoʻoiho iā PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Nā kuhikuhi

• Palapala Hoʻohana