Panduan Penganalisis Logik Bersepadu Xilinx AXI4-Stream

Penganalisis Logik Bersepadu (ILA) dengan teras Antara Muka Aliran AXI4 ialah IP penganalisis logik yang boleh disesuaikan yang boleh digunakan untuk memantau isyarat dalaman dan antara muka sesuatu reka bentuk. Teras ILA merangkumi banyak ciri lanjutan penganalisis logik moden, termasuk persamaan pencetus boolean dan pencetus peralihan tepi. Teras juga menawarkan keupayaan penyahpepijatan antara muka dan pemantauan bersama-sama dengan pemeriksaan protokol untuk AXI dan AXI4-Stream yang dipetakan memori. Oleh kerana teras ILA adalah segerak dengan reka bentuk yang dipantau, semua kekangan jam reka bentuk yang digunakan pada reka bentuk anda juga digunakan pada komponen teras ILA. Untuk nyahpepijat antara muka dalam reka bentuk, IP ILA perlu ditambahkan pada reka bentuk blok dalam penyepadu IP Vivado®. Begitu juga, pilihan semakan protokol AXI4/AXI4-Stream boleh didayakan untuk IP ILA dalam penyepadu IP. Pelanggaran protokol kemudiannya boleh dipaparkan dalam bentuk gelombang viewer penganalisis logik Vivado.

Ciri-ciri

Nombor port probe dan lebar probe yang boleh dipilih pengguna.

Sasaran storan yang boleh dipilih pengguna seperti blok RAM dan UltraRAM
Berbilang port probe boleh digabungkan menjadi satu keadaan pencetus.

Slot AXI yang boleh dipilih pengguna untuk menyahpepijat antara muka AXI dalam reka bentuk.
Pilihan boleh dikonfigurasikan untuk antara muka AXI termasuk jenis antara muka dan jejak sampkedalaman.

Data dan ciri pencetus untuk probe.
Sebilangan pembanding dan lebar untuk setiap probe dan port individu dalam antara muka.

Antara muka pencetus silang input/output.
Talian paip boleh dikonfigurasikan untuk probe input.

Pemeriksaan protokol AXI4-MM dan AXI4-Stream.

Untuk mendapatkan maklumat lanjut tentang teras ILA, lihat Panduan Pengguna Vivado Design Suite: Pengaturcaraan dan Nyahpepijat (UG908).

Fakta IP

Jadual Fakta IP LogiCORE™
Spesifikasi Teras
Keluarga Peranti yang Disokong1	Versal™ ACAP
Antara Muka Pengguna yang Disokong	Piawaian IEEE 1149.1 – JTAG
Disediakan dengan Teras
Reka bentuk Files	RTL
Example Reka bentuk	Verilog
Bangku Ujian	Tidak Disediakan
Kekangan File	Kekangan Reka Bentuk Xilinx® (XDC)
Model Simulasi	Tidak Disediakan
Pemandu S/W yang disokong	T/A
Aliran Reka Bentuk yang Diuji2
Kemasukan Reka Bentuk	Suite Reka Bentuk Vivado®
Simulasi	Untuk simulator yang disokong, lihat Alat Reka Bentuk Xilinx: Panduan Nota Keluaran.
Sintesis	Sintesis Vivado
Sokongan
Semua Log Perubahan IP Vivado	Log Perubahan IP Vivado Master: 72775
Sokongan Xilinx web muka surat
Nota: 1. Untuk senarai lengkap peranti yang disokong, lihat katalog IP Vivado®. 2. Untuk versi alat yang disokong, lihat Alat Reka Bentuk Xilinx: Panduan Nota Keluaran.

Berakhirview

Menavigasi Kandungan mengikut Proses Reka Bentuk
Dokumentasi Xilinx® disusun mengikut set proses reka bentuk standard untuk membantu anda mencari kandungan yang berkaitan untuk tugas pembangunan semasa anda. Dokumen ini merangkumi proses reka bentuk berikut:

Perkakasan, IP dan Pembangunan Platform: Mencipta blok IP PL untuk platform perkakasan, mencipta kernel PL, simulasi fungsi subsistem dan menilai pemasaan Vivado®, penggunaan sumber dan penutupan kuasa. Juga melibatkan pembangunan platform perkakasan untuk penyepaduan sistem. Topik dalam dokumen ini yang digunakan untuk proses reka bentuk ini termasuk:
Penerangan Pelabuhan

Jam dan Tetapan Semula
Menyesuaikan dan Menjana Teras

Core Overview
Isyarat dan antara muka dalam reka bentuk FPGA disambungkan kepada probe ILA dan input slot. Isyarat dan antara muka ini, masing-masing dipasang pada input probe dan slot, ialah sampdiketuai pada kelajuan reka bentuk dan disimpan menggunakan RAM blok pada cip. Isyarat dan antara muka dalam reka bentuk Versal™ ACAP disambungkan kepada probe ILA dan input slot. Isyarat dan antara muka yang dilampirkan ini ialah sampdiketuai pada kelajuan reka bentuk menggunakan input jam teras dan disimpan dalam memori RAM blok pada cip. Parameter teras menentukan perkara berikut:

Sebilangan probe (sehingga 512) dan lebar probe (1 hingga 1024).

Beberapa slot dan pilihan antara muka.
Jejak sampkedalaman.

Data dan/atau ciri pencetus untuk probe.
Bilangan pembanding bagi setiap kuar.

Komunikasi dengan teras ILA dijalankan menggunakan contoh Hab Nyahpepijat AXI yang bersambung ke teras IP Kawalan, Antara Muka dan Sistem Pemprosesan (CIPS).

Selepas reka bentuk dimuatkan ke dalam Versal ACAP, gunakan perisian penganalisis logik Vivado® untuk menyediakan peristiwa pencetus untuk pengukuran ILA. Selepas pencetus berlaku, samppenimbal diisi dan dimuat naik ke dalam penganalisis logik Vivado. Awak boleh view data ini menggunakan tetingkap bentuk gelombang. Siasatan sampkefungsian le dan pencetus dilaksanakan dalam rantau logik boleh atur cara. RAM blok pada cip atau memori UltraRAM berdasarkan sasaran storan yang telah anda pilih semasa penyesuaian yang menyimpan data sehingga ia dimuat naik oleh perisian. Tiada input atau output pengguna diperlukan untuk mencetuskan peristiwa, menangkap data atau untuk berkomunikasi dengan teras ILA. Teras ILA mampu memantau isyarat peringkat antara muka, ia boleh menyampaikan maklumat peringkat transaksi seperti transaksi tertunggak untuk antara muka AXI4.

Pembanding Pencetus Probe ILA
Setiap input probe disambungkan kepada pembanding pencetus yang mampu melakukan pelbagai operasi. Pada masa larian, pembanding boleh ditetapkan untuk melakukan perbandingan = atau !=. Ini termasuk corak tahap yang sepadan, seperti X0XX101. Ia juga termasuk mengesan peralihan tepi seperti tepi meningkat (R), tepi jatuh (F), sama ada tepi (B), atau tiada peralihan (N). Pembanding pencetus boleh melakukan perbandingan yang lebih kompleks, termasuk >, <, ≥ dan ≤.

PENTING! Pembanding ditetapkan pada masa berjalan melalui penganalisis logik Vivado®.

Keadaan Pencetus ILA
Keadaan pencetus adalah hasil pengiraan Boolean “AND” atau “OR” bagi setiap hasil pembanding pencetus siasatan ILA. Menggunakan penganalisis logik Vivado®, anda memilih sama ada untuk "DAN" menyiasat mencetuskan probe pembanding atau "ATAU" mereka. Tetapan "DAN" menyebabkan peristiwa pencetus apabila semua perbandingan kuar ILA berpuas hati. Tetapan "ATAU" menyebabkan peristiwa pencetus apabila mana-mana perbandingan kuar ILA berpuas hati. Keadaan pencetus ialah peristiwa pencetus yang digunakan untuk pengukuran surih ILA.

Aplikasi

Teras ILA direka untuk digunakan dalam aplikasi yang memerlukan pengesahan atau penyahpepijatan menggunakan Vivado®. Rajah berikut menunjukkan CIPS IP teras menulis dan membaca daripada pengawal RAM blok AXI melalui Rangkaian AXI pada Cip (NoC). Teras ILA disambungkan ke jaring antara muka antara pengawal RAM blok AXI NoC dan AXI untuk memantau transaksi AXI4 dalam pengurus perkakasan.

Pelesenan dan Pesanan
Modul IP Xilinx® LogiCORE™ ini disediakan tanpa kos tambahan dengan Suite Reka Bentuk Xilinx Vivado® di bawah syarat Lesen Pengguna Akhir Xilinx.
Nota: Untuk mengesahkan bahawa anda memerlukan lesen, semak lajur Lesen Katalog IP. Termasuk bermakna bahawa lesen disertakan dengan Vivado® Design Suite; Pembelian bermakna anda perlu membeli lesen untuk menggunakan teras. Maklumat tentang modul IP Xilinx® LogiCORE™ lain tersedia di halaman Harta Intelek Xilinx. Untuk maklumat tentang harga dan ketersediaan modul dan alatan IP Xilinx LogiCORE lain, hubungi wakil jualan Xilinx tempatan anda.

Spesifikasi Produk

Penerangan Pelabuhan
Jadual berikut memberikan butiran tentang port dan parameter ILA.
Pelabuhan ILA

Jadual 1: Pelabuhan ILA
Nama Pelabuhan	I/O	Penerangan
clk	I	Reka bentuk jam yang mencatat semua logik pencetus dan storan.
kuar [ – 1:0]	I	Input port kuar. Nombor port probe berada dalam julat dari 0 hingga 511. Lebar port probe (ditandakan dengan ) berada dalam julat 1 hingga 1024. Anda mesti mengisytiharkan port ini sebagai vektor. Untuk port 1-bit, gunakan probe [0:0].
trig_out	O	Port trig_out boleh dijana sama ada daripada keadaan pencetus atau dari port trig_in luaran. Terdapat kawalan masa larian daripada Penganalisis Logik untuk bertukar antara keadaan pencetus dan trig_in untuk memacu trig_out.
trig_in	I	Port pencetus input yang digunakan dalam sistem berasaskan proses untuk Pencetus Silang Terbenam. Boleh disambungkan kepada ILA lain untuk mencipta Pencetus lata.
slot_ _	I	Antara muka slot. Jenis antara muka dicipta secara dinamik berdasarkan slot_ _ parameter jenis antara muka. Port individu dalam antara muka tersedia untuk pemantauan dalam pengurus perkakasan.
trig_out_ack	I	Pengakuan untuk trig_out.
trig_in_ack	O	Pengakuan kepada trig_in.
resetn	I	Jenis Input ILA apabila ditetapkan kepada 'Monitor Antara Muka', port ini hendaklah isyarat tetapan semula yang sama yang serentak dengan logik reka bentuk yang dilampirkan pada Slot_ _ pelabuhan teras ILA.
S_AXIS	I/O	Pelabuhan pilihan. Digunakan untuk sambungan manual dengan teras Hab Debug AXI apabila 'Dayakan Antara Muka Strim AXI4- untuk Sambungan Manul ke Hab Debug AXI' dipilih dalam Pilihan Lanjutan.
M_AXIS	I/O	Pelabuhan pilihan. Digunakan untuk sambungan manual dengan teras Hab Debug AXI apabila 'Dayakan Antara Muka Strim AXI4 untuk Sambungan Manual ke Hab Debug AXI' dipilih dalam 'Pilihan Lanjutan'.

Jadual 1: Pelabuhan ILA (bersambung)
Nama Pelabuhan	I/O	Penerangan
aresetn	I	Pelabuhan pilihan. Digunakan untuk sambungan manual dengan teras Hab Debug AXI apabila 'Dayakan Antara Muka Strim AXI4 untuk Sambungan Manual ke Hab Debug AXI' dipilih dalam 'Pilihan Lanjutan'. Port ini harus segerak dengan port set semula AXI Debug Hub.
aclk	I	Pelabuhan pilihan. Digunakan untuk sambungan manual dengan teras Hab Debug AXI apabila 'Dayakan Antara Muka Strim AXI4- untuk Sambungan Manual ke Hab Debug AXI' dipilih dalam 'Pilihan Lanjutan'. Port ini harus segerak dengan port jam AXI Debug Hub.

Parameter ILA

Jadual 2: Parameter ILA
Parameter	dibenarkan Nilai	Nilai Lalai	Penerangan
Nama_komponen	Rentetan dengan A–Z, 0–9 dan _ (garis bawah)	ila_0	Nama komponen instan.
C_NUM_OF_PROBES	1–512	1	Bilangan port probe ILA.
C_MEMORY_TYPE	0, 1	0	Sasaran storan untuk data yang ditangkap. 0 sepadan dengan menyekat RAM dan 1 sepadan dengan UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Kedalaman penimbal storan probe. Nombor ini mewakili bilangan maksimum samples yang boleh disimpan pada masa larian untuk setiap input probe.
C_PROBE _LEBAR	1–1024	1	Lebar port probe . di mana ialah port probe yang mempunyai nilai dari 0 hingga 1,023.
C_TRIGOUT_EN	Betul/Salah	PALSU	Mendayakan fungsi trig out. Port trig_out dan trig_out_ack digunakan.
C_TRIGIN_EN	Betul/Salah	PALSU	Mendayakan trig dalam kefungsian. Port trig_in dan trig_in_ack digunakan.
C_INPUT_PIPE_STAGES	0–6	0	Tambahkan flop tambahan pada port probe. Satu parameter digunakan untuk semua port probe.
SEMUA_PROBE_SAMA_MU	Betul/Salah	BENAR	Ini memaksa unit nilai bandingkan (unit padanan) yang sama kepada semua kuar.
C_PROBE _MU_CNT	1–16	1	Bilangan unit Bandingkan Nilai (Padanan) setiap kuar. Ini sah hanya jika ALL_PROBE_SAME_MU adalah PALSU.
C_PROBE _TYPE	DATA dan TRIGGER, TRIGGER, DATA	DATA dan PENCETUS	Untuk memilih probe yang dipilih untuk menentukan keadaan pencetus atau untuk tujuan penyimpanan data atau untuk kedua-duanya.
C_ADV_TRIGGER	Betul/Salah	PALSU	Mendayakan pilihan pencetus awal. Ini membolehkan mesin keadaan pencetus dan anda boleh menulis urutan pencetus anda sendiri dalam Penganalisis Logik Vivado.

Jadual 2: Parameter ILA (bersambung)
Parameter	dibenarkan Nilai	Nilai Lalai	Penerangan
C_NUM_MONITOR_SLOTS	1-11	1	Bilangan Slot Antara Muka.
Nota: 1. Bilangan maksimum unit nilai perbandingan (padanan) dihadkan kepada 1,024. Untuk pencetus asas (C_ADV_TRIGGER = FALSE), setiap probe mempunyai satu unit nilai perbandingan (seperti dalam versi terdahulu). Tetapi untuk pilihan pencetus awal (C_ADV_TRIGGER = TRUE), ini bermakna kuar individu masih boleh mempunyai kemungkinan pemilihan bilangan unit nilai perbandingan daripada satu hingga empat. Tetapi semua unit nilai perbandingan tidak boleh melebihi 1,024. Ini bermakna, jika anda memerlukan empat unit bandingkan setiap kuar maka anda dibenarkan menggunakan hanya 256 kuar.

Mereka bentuk dengan Teras

Bahagian ini termasuk garis panduan dan maklumat tambahan untuk memudahkan mereka bentuk dengan teras.

Jam
Port input clk ialah jam yang digunakan oleh teras ILA untuk mendaftarkan nilai probe. Untuk hasil terbaik, ia mestilah isyarat jam yang sama yang disegerakkan dengan logik reka bentuk yang dilampirkan pada port probe teras ILA. Apabila menyambung secara manual dengan AXI Debug Hub, isyarat aclk harus segerak ke port input jam AXI Debug Hub.

Mengeset semula
Apabila anda menetapkan Jenis Input ILA kepada Monitor Antara Muka, port tetapan semula mestilah isyarat tetapan semula yang sama yang disegerakkan dengan logik reka bentuk yang antara mukanya dilampirkan pada
slot_ _ pelabuhan teras ILA. Untuk sambungan manual dengan teras Hab Nyahpepijat AXI, port sedia ada harus segerak dengan port tetapan semula teras Hab Nyahpepijat AXI.

Langkah Aliran Reka Bentuk
Bahagian ini menerangkan penyesuaian dan penjanaan teras, mengekang teras dan langkah simulasi, sintesis dan pelaksanaan yang khusus untuk teras IP ini. Maklumat lebih terperinci tentang aliran reka bentuk Vivado® standard dan penyepadu IP boleh didapati dalam panduan pengguna Vivado Design Suite berikut:

Panduan Pengguna Vivado Design Suite: Mereka bentuk Subsistem IP menggunakan IP Integrator (UG994)
Panduan Pengguna Vivado Design Suite: Merekabentuk dengan IP (UG896)
Panduan Pengguna Vivado Design Suite: Bermula (UG910)
Panduan Pengguna Vivado Design Suite: Simulasi Logik (UG900)

Menyesuaikan dan Menjana Teras

Bahagian ini termasuk maklumat tentang menggunakan alat Xilinx® untuk menyesuaikan dan menjana teras dalam Suite Reka Bentuk Vivado®. Jika anda menyesuaikan dan menjana teras dalam penyepadu IP Vivado, lihat Panduan Pengguna Vivado Design Suite: Merekabentuk Subsistem IP menggunakan Penyepadu IP (UG994) untuk maklumat terperinci. Penyepadu IP mungkin mengira secara automatik nilai konfigurasi tertentu apabila mengesahkan atau menjana reka bentuk. Untuk menyemak sama ada nilai berubah, lihat perihalan parameter dalam bab ini. Kepada view nilai parameter, jalankan arahan validate_bd_design dalam konsol Tcl. Anda boleh menyesuaikan IP untuk digunakan dalam reka bentuk anda dengan menentukan nilai untuk pelbagai parameter yang dikaitkan dengan teras IP menggunakan langkah berikut:

Pilih IP daripada katalog IP.
Klik dua kali IP yang dipilih atau pilih perintah Sesuaikan IP daripada bar alat atau klik kanan menu.

Untuk butiran, lihat Panduan Pengguna Vivado Design Suite: Merekabentuk dengan IP (UG896) dan Panduan Pengguna Vivado Design Suite: Bermula (UG910). Angka dalam bab ini ialah ilustrasi IDE Vivado. Reka letak yang digambarkan di sini mungkin berbeza daripada versi semasa.

Untuk mengakses teras, lakukan perkara berikut:

Buka projek dengan memilih File kemudian Buka Projek atau cipta projek baharu dengan memilih File kemudian Projek Baru di Vivado.
Buka katalog IP dan navigasi ke mana-mana taksonomi.

Klik dua kali ILA untuk memaparkan nama teras Vivado IDE.

Panel Pilihan Umum
Angka berikut menunjukkan tab Pilihan Umum dalam tetapan Asli yang membolehkan anda menentukan pilihan:

Angka berikut menunjukkan tab Pilihan Umum dalam tetapan AXI yang membolehkan anda menentukan pilihan:

Nama Komponen: Gunakan medan teks ini untuk memberikan nama modul unik untuk teras ILA.

Jenis Input ILA: Pilihan ini menentukan jenis antara muka atau isyarat ILA yang harus dinyahpepijat. Pada masa ini, nilai untuk parameter ini ialah "Probe Asli", "Monitor Antara Muka" dan "Campuran."
Bilangan Probe: Gunakan medan teks ini untuk memilih bilangan port probe pada teras ILA. Julat sah yang digunakan dalam Vivado® IDE ialah 1 hingga 64. Jika anda memerlukan lebih daripada 64 port probe, anda perlu menggunakan aliran arahan Tcl untuk menjana teras ILA.
Sebilangan Slot Antara Muka (hanya tersedia dalam jenis Monitor Antara Muka dan Jenis Campuran): Pilihan ini membolehkan anda memilih bilangan slot antara muka AXI yang perlu disambungkan ke ILA.

Bilangan Pembanding yang Sama untuk Semua Port Prob: Bilangan pembanding bagi setiap probe boleh dikonfigurasikan pada panel ini. Bilangan pembanding yang sama untuk semua kuar boleh didayakan dengan memilih.

Panel Pelabuhan Probe
Rajah berikut menunjukkan tab Probe Ports yang membolehkan anda menentukan tetapan:

Panel Port Probe: Lebar setiap Port Probe boleh dikonfigurasikan dalam Panel Port Probe. Setiap Panel Port Probe mempunyai sehingga tujuh port.
Lebar Probe: Lebar setiap Port Probe boleh disebut. Julat yang sah ialah 1 hingga 1024.
Bilangan Pembanding: Pilihan ini didayakan hanya apabila pilihan "Bilangan Pembanding yang Sama untuk Semua Port Probe" dinyahdayakan. Pembanding untuk setiap probe dalam julat 1 hingga 16 boleh ditetapkan.

Data dan/atau Pencetus: Jenis probe untuk setiap probe boleh ditetapkan menggunakan pilihan ini. Pilihan yang sah ialah DATA_and_TRIGGER, DATA dan TRIGGER.
Pilihan Pembanding: Jenis operasi atau perbandingan untuk setiap probe boleh ditetapkan menggunakan pilihan ini.

Pilihan Antara Muka
Rajah berikut menunjukkan tab Pilihan Antara Muka apabila Monitor Antara Muka atau Jenis Campuran dipilih untuk jenis input ILA:

Jenis Antara Muka: Vendor, Pustaka, Nama dan Versi (VLNV) antara muka yang akan dipantau oleh teras ILA.
Lebar ID AXI-MM: Memilih lebar ID antara muka AXI apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.

Lebar Data AXI-MM: Memilih parameter yang sepadan dengan slot_Memilih lebar Data antara muka AXI apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.
Lebar Alamat AXI-MM: Memilih lebar Alamat antara muka AXI apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.
Dayakan AXI-MM/Stream Protocol Checker: Dayakan AXI4-MM atau AXI4-Stream protocol checker untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM atau AXI4-Stream, di mana ialah nombor slot.

Dayakan Kaunter Penjejakan Transaksi: Mendayakan keupayaan penjejakan transaksi AXI4-MM.
Bilangan Transaksi Baca Tertunggak: Menentukan bilangan transaksi Baca Tertunggak bagi setiap ID. Nilai harus sama dengan atau lebih besar daripada bilangan transaksi Baca tertunggak untuk sambungan itu.
Bilangan Transaksi Tulis Tertunggak: Menentukan bilangan transaksi Tulis tertunggak bagi setiap ID. Nilai harus sama dengan atau lebih besar daripada bilangan transaksi Tulis tertunggak untuk sambungan itu.

Pantau isyarat Status APC: Dayakan pemantauan isyarat status APC untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.
Konfigurasikan saluran alamat baca AXI sebagai Data: Pilih isyarat saluran alamat baca untuk tujuan penyimpanan data untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.
Konfigurasikan saluran alamat baca AXI sebagai Pencetus: Pilih isyarat saluran alamat baca untuk menentukan keadaan pencetus untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.

Konfigurasikan saluran data baca AXI sebagai Data: Pilih isyarat saluran data baca untuk tujuan penyimpanan data untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.
Konfigurasikan saluran data baca AXI sebagai Pencetus: Pilih isyarat saluran data baca untuk menentukan syarat pencetus untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.
Konfigurasi saluran alamat tulis AXI sebagai Data: Pilih isyarat saluran alamat tulis untuk tujuan penyimpanan data untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.

Konfigurasi saluran alamat tulis AXI sebagai Pencetus: Pilih isyarat saluran alamat tulis untuk menentukan syarat pencetus untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.
Konfigurasikan saluran data tulis AXI sebagai Data: Pilih tulis isyarat saluran data untuk tujuan penyimpanan data untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.
Konfigurasikan saluran data tulis AXI sebagai Pencetus: Pilih isyarat saluran data tulis untuk menentukan keadaan pencetus untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.

Konfigurasikan saluran respons tulis AXI sebagai Data: Pilih isyarat saluran respons tulis untuk tujuan penyimpanan data untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.
Konfigurasikan saluran respons tulis AXI sebagai Pencetus: Pilih isyarat saluran respons tulis untuk menentukan keadaan pencetus untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-MM, di mana ialah nombor slot.
AXI-Stream Tdata Width: Memilih lebar Tdata antara muka AXI-Stream apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-Stream, di mana ialah nombor slot.

AXI-Stream TID Width: Memilih lebar TID antara muka AXI-Stream apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-Stream, di mana ialah nombor slot.
AXI-Stream TUSER Width: Memilih lebar TUSER antara muka AXI-Stream apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-Stream, di mana ialah nombor slot.
AXI-Stream TDEST Width: Memilih lebar TDEST antara muka AXI-Stream apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-Stream, di mana ialah nombor slot.

Konfigurasikan Isyarat AXIS sebagai Data: Pilih isyarat AXI4-Stream untuk tujuan penyimpanan data untuk slot
apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-Stream di mana ialah nombor slot.
Konfigurasikan Isyarat AXIS sebagai Pencetus: Pilih isyarat AXI4-Stream untuk menentukan keadaan pencetus untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai AXI-Stream, di mana ialah nombor slot.
Konfigurasikan Slot sebagai Data dan/atau Pencetus: Memilih isyarat slot bukan AXI untuk menentukan keadaan pencetus atau untuk tujuan penyimpanan data atau untuk kedua-duanya untuk slot apabila slot_ jenis antara muka dikonfigurasikan sebagai bukan AXI, di mana ialah nombor slot.

Pilihan Storan
Rajah berikut menunjukkan tab Pilihan Storan yang membolehkan anda memilih jenis sasaran storan dan kedalaman memori yang akan digunakan:

Sasaran Storan: Parameter ini digunakan untuk memilih jenis sasaran storan daripada menu lungsur.

Kedalaman Data: Parameter ini digunakan untuk memilih s yang sesuaiampkedalaman daripada menu lungsur.

Pilihan Lanjutan
Rajah berikut menunjukkan tab Pilihan Lanjutan:

Dayakan AXI4-Stream Interface untuk Sambungan Manual ke AXI Debug Hub: Apabila didayakan, pilihan ini memberikan antara muka AXIS untuk IP disambungkan ke AXI Debug Hub.
Dayakan Antara Muka Input Pencetus: Semak pilihan ini untuk mendayakan port input pencetus pilihan.
Dayakan Antara Muka Output Pencetus: Semak pilihan ini untuk mendayakan port output pencetus pilihan.

Paip Input Stages: Pilih bilangan daftar yang ingin anda tambahkan untuk siasatan bagi menambah baik hasil pelaksanaan. Parameter ini digunakan untuk semua probe.
Pencetus Lanjutan: Semak untuk mendayakan penjujukan pencetus berasaskan mesin keadaan.

Penjanaan Output
Untuk butiran, lihat Panduan Pengguna Vivado Design Suite: Designing with IP (UG896).

Mengekang Teras

Kekangan yang Diperlukan
Teras ILA termasuk XDC file yang mengandungi kekangan laluan palsu yang sesuai untuk mengelakkan kekangan berlebihan laluan penyegerakan lintasan domain jam. Ia juga dijangka bahawa isyarat jam yang disambungkan ke port input clk teras ILA dikekang dengan betul dalam reka bentuk anda.

Peranti, Pakej dan Pilihan Gred Kelajuan
Bahagian ini tidak boleh digunakan untuk teras IP ini.

Kekerapan Jam
Bahagian ini tidak boleh digunakan untuk teras IP ini.

Pengurusan Jam
Bahagian ini tidak boleh digunakan untuk teras IP ini.
Penempatan Jam
Bahagian ini tidak boleh digunakan untuk teras IP ini.
Perbankan
Bahagian ini tidak boleh digunakan untuk teras IP ini.

Penempatan Transceiver
Bahagian ini tidak boleh digunakan untuk teras IP ini.
Piawaian dan Penempatan I/O
Bahagian ini tidak boleh digunakan untuk teras IP ini.

Simulasi

Untuk mendapatkan maklumat menyeluruh tentang komponen simulasi Vivado®, serta maklumat tentang menggunakan alatan pihak ketiga yang disokong, lihat Panduan Pengguna Vivado Design Suite: Logic Simulation (UG900).

Sintesis dan Pelaksanaan
Untuk butiran tentang sintesis dan pelaksanaan, lihat Panduan Pengguna Vivado Design Suite: Designing with IP (UG896).

Penyahpepijatan

Lampiran ini termasuk butiran tentang sumber yang tersedia pada Sokongan Xilinx® webtapak dan alat penyahpepijatan. Jika IP memerlukan kunci lesen, kunci itu mesti disahkan. Alat reka bentuk Vivado® mempunyai beberapa pusat pemeriksaan lesen untuk mengawal IP berlesen melalui aliran. Jika semakan lesen berjaya, IP boleh meneruskan penjanaan. Jika tidak, penjanaan terhenti dengan ralat. Pusat pemeriksaan lesen dikuatkuasakan oleh alat berikut:

Sintesis Vivado

Pelaksanaan Vivado
write_bitstream (arahan Tcl)

PENTING! Tahap lesen IP diabaikan di pusat pemeriksaan. Ujian mengesahkan lesen yang sah wujud. Ia tidak menyemak tahap lesen IP.

Mencari Bantuan di Xilinx.com

Untuk membantu dalam reka bentuk dan proses nyahpepijat apabila menggunakan teras, Sokongan Xilinx web halaman mengandungi sumber utama seperti dokumentasi produk, nota keluaran, rekod jawapan, maklumat tentang isu yang diketahui dan pautan untuk mendapatkan sokongan produk selanjutnya. Forum Komuniti Xilinx juga tersedia di mana ahli boleh belajar, mengambil bahagian, berkongsi dan bertanya soalan tentang penyelesaian Xilinx.

Dokumentasi
Panduan produk ini ialah dokumen utama yang dikaitkan dengan teras. Panduan ini, bersama-sama dengan dokumentasi yang berkaitan dengan semua produk yang membantu dalam proses reka bentuk, boleh didapati di Sokongan Xilinx web halaman atau dengan menggunakan Xilinx® Documentation Navigator. Muat turun Navigator Dokumentasi Xilinx dari halaman Muat Turun. Untuk mendapatkan maklumat lanjut tentang alat ini dan ciri yang tersedia, buka bantuan dalam talian selepas pemasangan.

Rekod Jawapan
Rekod Jawapan termasuk maklumat tentang masalah yang biasa dihadapi, maklumat berguna tentang cara menyelesaikan masalah ini dan sebarang isu yang diketahui dengan produk Xilinx. Rekod Jawapan dicipta dan diselenggara setiap hari bagi memastikan pengguna mempunyai akses kepada maklumat paling tepat yang tersedia. Rekod Jawapan untuk teras ini boleh didapati dengan menggunakan kotak Sokongan Carian pada sokongan Xilinx utama web muka surat. Untuk memaksimumkan hasil carian anda, gunakan kata kunci seperti:

Nama produk
Mesej alat
Ringkasan isu yang dihadapi

Carian penapis tersedia selepas hasil dikembalikan untuk menyasarkan hasil selanjutnya.

Sokongan Teknikal
Xilinx menyediakan sokongan teknikal pada Forum Komuniti Xilinx untuk produk IP LogiCORE™ ini apabila digunakan seperti yang diterangkan dalam dokumentasi produk. Xilinx tidak dapat menjamin masa, kefungsian atau sokongan jika anda melakukan mana-mana perkara berikut:

Laksanakan penyelesaian dalam peranti yang tidak ditakrifkan dalam dokumentasi.

Sesuaikan penyelesaian melebihi yang dibenarkan dalam dokumentasi produk.
Tukar mana-mana bahagian reka bentuk yang berlabel JANGAN UBAHSUAI.

Untuk bertanya soalan, navigasi ke Forum Komuniti Xilinx.

Sumber Tambahan dan Notis Undang-undang

Sumber Xilinx
Untuk sumber sokongan seperti Jawapan, Dokumentasi, Muat Turun dan Forum, lihat Sokongan Xilinx.

Navigator Dokumentasi dan Hab Reka Bentuk
Xilinx® Documentation Navigator (DocNav) menyediakan akses kepada dokumen, video dan sumber sokongan Xilinx, yang anda boleh tapis dan cari untuk mencari maklumat. Untuk membuka DocNav:

• Daripada Vivado® IDE, pilih Bantuan → Dokumentasi dan Tutorial.
• Pada Windows, pilih Mula → Semua Program → Alat Reka Bentuk Xilinx → DocNav.
• Pada prompt arahan Linux, masukkan docnav.

Hab Reka Bentuk Xilinx menyediakan pautan kepada dokumentasi yang dianjurkan oleh tugas reka bentuk dan topik lain, yang boleh anda gunakan untuk mempelajari konsep utama dan menangani soalan lazim. Untuk mengakses Hab Reka Bentuk:

Dalam DocNav, klik Hab Reka Bentuk View tab.
Pada Xilinx webtapak, lihat halaman Hab Reka Bentuk.

Nota: Untuk mendapatkan maklumat lanjut tentang DocNav, lihat halaman Documentation Navigator pada Xilinx webtapak.

Rujukan
Dokumen ini menyediakan bahan tambahan yang berguna dengan panduan ini:

Panduan Pengguna Vivado Design Suite: Pengaturcaraan dan Nyahpepijat (UG908)

Panduan Pengguna Vivado Design Suite: Merekabentuk dengan IP (UG896)
Panduan Pengguna Vivado Design Suite: Mereka bentuk Subsistem IP menggunakan IP Integrator (UG994)
Panduan Pengguna Vivado Design Suite: Bermula (UG910)

Panduan Pengguna Vivado Design Suite: Simulasi Logik (UG900)
Panduan Pengguna Vivado Design Suite: Pelaksanaan (UG904)
Panduan Migrasi ISE ke Vivado Design Suite (UG911)

AXI Protocol Checker LogiCORE Panduan Produk IP (PG101)
AXI4-Stream Protocol Checker LogiCORE IP Product Guide (PG145)

Sejarah Semakan
Jadual berikut menunjukkan sejarah semakan untuk dokumen ini.

Bahagian	Ringkasan Semakan
11/23/2020 Versi 1.1
Keluaran awal.	T/A

Sila Baca: Notis Undang-undang Penting
Maklumat yang didedahkan kepada anda di bawah ini ("Bahan") disediakan semata-mata untuk pemilihan dan penggunaan produk Xilinx. Setakat maksimum yang dibenarkan oleh undang-undang yang terpakai: (1) Bahan disediakan "SEBAGAIMANA ADANYA" dan dengan segala kesalahan, Xilinx dengan ini MENAFIKAN SEMUA WARANTI DAN SYARAT, TERSURAT, TERSIRAT, ATAU BERKANUN, TERMASUK TETAPI TIDAK TERHAD KEPADA WARANTI BOLEH DAGONG, BUKAN -PELANGGARAN, ATAU KESESUAIAN UNTUK SEBARANG TUJUAN TERTENTU; dan (2) Xilinx tidak akan bertanggungjawab (sama ada dalam kontrak atau tort, termasuk kecuaian, atau di bawah mana-mana teori liabiliti lain) untuk apa-apa kehilangan atau kerosakan dalam apa-apa jenis atau sifat yang berkaitan dengan, yang timbul di bawah, atau berkaitan dengan, Bahan (termasuk penggunaan Bahan oleh anda), termasuk untuk sebarang kerugian atau kerosakan langsung, tidak langsung, khas, sampingan atau berbangkit (termasuk kehilangan data, keuntungan, muhibah, atau apa-apa jenis kerugian atau kerosakan yang dialami akibat daripada sebarang tindakan yang dibawa. oleh pihak ketiga) walaupun jika kerosakan atau kerugian tersebut boleh dijangka secara munasabah atau Xilinx telah dinasihatkan tentang kemungkinan perkara yang sama.

Xilinx tidak bertanggungjawab untuk membetulkan sebarang ralat yang terkandung dalam Bahan atau untuk memberitahu anda tentang kemas kini Bahan atau spesifikasi produk. Anda tidak boleh mengeluarkan semula, mengubah suai, mengedarkan atau memaparkan Bahan secara terbuka tanpa kebenaran bertulis terlebih dahulu. Produk tertentu tertakluk kepada terma dan syarat waranti terhad Xilinx, sila rujuk kepada Syarat Jualan Xilinx yang boleh viewed pada https://www.xilinx.com/legal.htm#tos; Teras IP mungkin tertakluk kepada syarat jaminan dan sokongan yang terkandung dalam lesen yang dikeluarkan kepada anda oleh Xilinx. Produk Xilinx tidak direka bentuk atau bertujuan untuk selamat gagal atau untuk digunakan dalam mana-mana aplikasi yang memerlukan prestasi selamat gagal; anda menanggung risiko dan liabiliti tunggal untuk penggunaan produk Xilinx dalam aplikasi kritikal tersebut, sila rujuk kepada Syarat Jualan Xilinx yang boleh viewed pada https://www.xilinx.com/legal.htm#tos.
Dokumen ini mengandungi maklumat awal dan tertakluk kepada perubahan tanpa notis. Maklumat yang diberikan di sini berkaitan dengan produk dan/atau perkhidmatan yang belum tersedia untuk dijual, dan disediakan semata-mata untuk tujuan maklumat dan tidak bertujuan, atau untuk ditafsirkan, sebagai tawaran untuk jualan atau percubaan pengkomersilan produk dan/atau perkhidmatan yang dirujuk kepada di sini.

PENAFIAN APLIKASI AUTOMOTIF
PRODUK AUTOMOTIF (DIKENALPASTI SEBAGAI “XA” DALAM NOMBOR BAHAGIAN) TIDAK DIWARRANSKAN UNTUK DIGUNAKAN DALAM PENGEMBANGAN BEG UDARA ATAU UNTUK DIGUNAKAN DALAM APLIKASI YANG MENJEJASKAN KAWALAN KENDERAAN (“PERMOHONAN KESELAMATAN”) MELAINKAN ADA KONSEP KONSEP KESELAMATAN DENGAN ISO 26262 AUTOMOTIVE SAFETY STANDARD (“REKA BENTUK KESELAMATAN”). PELANGGAN HENDAKLAH, SEBELUM MENGGUNAKAN ATAU MENGEDARKAN MANA-MANA SISTEM YANG MENYERTAI PRODUK, MENGUJI SISTEM TERSEBUT UNTUK TUJUAN KESELAMATAN. PENGGUNAAN PRODUK DALAM APLIKASI KESELAMATAN TANPA REKA BENTUK KESELAMATAN ADALAH SEPENUHNYA DIATAS RISIKO PELANGGAN, TERTAKLUK SAHAJA KEPADA UNDANG-UNDANG DAN PERATURAN YANG BERKENAAN YANG MENGAWAL HAD TERHADAP LIABILITI PRODUK.
Hak Cipta 2020 Xilinx, Inc. Xilinx, logo Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq dan jenama lain yang ditetapkan termasuk di sini adalah tanda dagangan Xilinx di Amerika Syarikat dan negara lain. Semua tanda dagangan lain adalah hak milik pemilik masing-masing.PG357 (v1.1) 23 November 2020, ILA dengan AXI4-Stream Interface v1.1
Muat turun PDF: Panduan Penganalisis Logik Bersepadu Xilinx AXI4-Stream

Rujukan

Manual Pengguna