Xilinx AXI4-Stream انٹیگریٹڈ لاجک اینالائزر گائیڈ

AXI4-Stream Interface کور کے ساتھ انٹیگریٹڈ لاجک اینالائزر (ILA) ایک حسب ضرورت لاجک اینالائزر IP ہے جسے ڈیزائن کے اندرونی سگنلز اور انٹرفیس کی نگرانی کے لیے استعمال کیا جا سکتا ہے۔ ILA کور میں جدید منطقی تجزیہ کاروں کی بہت سی جدید خصوصیات شامل ہیں، بشمول بولین ٹرگر مساوات اور ایج ٹرانزیشن ٹرگرز۔ کور میموری میپڈ AXI اور AXI4-Stream کے لیے پروٹوکول چیکنگ کے ساتھ ساتھ انٹرفیس ڈیبگنگ اور مانیٹرنگ کی صلاحیت بھی پیش کرتا ہے۔ چونکہ ILA کور اس ڈیزائن کے ساتھ مطابقت رکھتا ہے جس کی نگرانی کی جا رہی ہے، اس لیے ڈیزائن کی گھڑی کی تمام رکاوٹیں جو آپ کے ڈیزائن پر لاگو ہوتی ہیں ILA کور کے اجزاء پر بھی لاگو ہوتی ہیں۔ کسی ڈیزائن کے اندر انٹرفیس کو ڈیبگ کرنے کے لیے، ILA IP کو Vivado® IP انٹیگریٹر میں بلاک ڈیزائن میں شامل کرنے کی ضرورت ہے۔ اسی طرح، AXI4/AXI4-Stream پروٹوکول چیکنگ آپشن کو ILA IP کے لیے IP انٹیگریٹر میں فعال کیا جا سکتا ہے۔ پروٹوکول کی خلاف ورزیوں کو پھر ویوفارم میں دکھایا جاسکتا ہے۔ viewVivado منطق تجزیہ کار کے er.

خصوصیات

پروب پورٹس اور پروب کی چوڑائی کی صارف کے منتخب کردہ تعداد۔

صارف کے منتخب کردہ اسٹوریج کے اہداف جیسے کہ بلاک RAM اور UltraRAM
ایک سے زیادہ تحقیقاتی بندرگاہوں کو ایک ہی ٹرگر حالت میں جوڑا جا سکتا ہے۔

ڈیزائن میں AXI انٹرفیس کو ڈیبگ کرنے کے لیے صارف کے منتخب کردہ AXI سلاٹس۔
AXI انٹرفیس کے لیے قابل ترتیب اختیارات بشمول انٹرفیس کی اقسام اور ٹریس ایسampلی گہرائی.

تحقیقات کے لیے ڈیٹا اور ٹرگر پراپرٹی۔
انٹرفیس کے اندر ہر ایک پروب اور انفرادی پورٹس کے لیے متعدد موازنہ اور چوڑائی۔

ان پٹ/آؤٹ پٹ کراس ٹرگرنگ انٹرفیس۔
ان پٹ پروبس کے لیے قابل ترتیب پائپ لائننگ۔

AXI4-MM اور AXI4-Stream پروٹوکول چیکنگ۔

ILA کور کے بارے میں مزید معلومات کے لیے، Vivado Design Suite User Guide: Programming and Debugging (UG908) دیکھیں۔

آئی پی حقائق

LogiCORE™ IP حقائق کا ٹیبل
بنیادی تفصیلات
سپورٹڈ ڈیوائس فیملی1	Versal™ ACAP
تائید شدہ یوزر انٹرفیس	IEEE سٹینڈرڈ 1149.1 - JTAG
کور کے ساتھ فراہم کردہ
ڈیزائن Files	RTL
Exampلی ڈیزائن	ویریلوگ
ٹیسٹ بینچ	فراہم نہیں کیا گیا۔
پابندیاں File	Xilinx® ڈیزائن کی پابندیاں (XDC)
نقلی ماڈل	فراہم نہیں کیا گیا۔
سپورٹڈ S/W ڈرائیور	N/A
تجربہ کیا ڈیزائن بہاؤ2
ڈیزائن انٹری	Vivado® ڈیزائن سویٹ
تخروپن	معاون سمیلیٹروں کے لیے، دیکھیں Xilinx ڈیزائن ٹولز: ریلیز نوٹس گائیڈ.
ترکیب	ویواڈو ترکیب
حمایت
تمام Vivado IP تبدیلی لاگز	ماسٹر Vivado IP تبدیلی لاگز: 72775
Xilinx سپورٹ web صفحہ
نوٹس: 1. معاون آلات کی مکمل فہرست کے لیے، Vivado® IP کیٹلاگ دیکھیں۔ 2. ٹولز کے تعاون یافتہ ورژن کے لیے، دیکھیں Xilinx ڈیزائن ٹولز: ریلیز نوٹس گائیڈ.

ختمview

ڈیزائن کے عمل کے ذریعہ مواد کو نیویگیٹ کرنا
Xilinx® دستاویزات کو معیاری ڈیزائن کے عمل کے ایک سیٹ کے ارد گرد ترتیب دیا گیا ہے تاکہ آپ کو اپنے موجودہ ترقیاتی کام کے لیے متعلقہ مواد تلاش کرنے میں مدد ملے۔ یہ دستاویز مندرجہ ذیل ڈیزائن کے عمل کا احاطہ کرتی ہے:

ہارڈ ویئر، آئی پی، اور پلیٹ فارم ڈیولپمنٹ: ہارڈویئر پلیٹ فارم کے لیے PL IP بلاکس بنانا، PL کرنل بنانا، سب سسٹم فنکشنل سمولیشن، اور Vivado® ٹائمنگ، وسائل کے استعمال، اور بجلی کی بندش کا جائزہ لینا۔ سسٹم کے انضمام کے لیے ہارڈویئر پلیٹ فارم تیار کرنا بھی شامل ہے۔ اس دستاویز کے عنوانات جو اس ڈیزائن کے عمل پر لاگو ہوتے ہیں ان میں شامل ہیں:
پورٹ کی تفصیل

کلاکنگ اور ری سیٹ
کور کی تخصیص اور تخلیق

کور اوورview
FPGA ڈیزائن میں سگنلز اور انٹرفیس ایک ILA تحقیقات اور سلاٹ ان پٹ سے جڑے ہوئے ہیں۔ یہ سگنلز اور انٹرفیس بالترتیب پروب اور سلاٹ ان پٹ سے منسلک ہیںampڈیزائن کی رفتار پر لیڈ اور آن چپ بلاک RAM کا استعمال کرتے ہوئے ذخیرہ کیا گیا۔ Versal™ ACAP ڈیزائن میں سگنل اور انٹرفیس ILA تحقیقات اور سلاٹ ان پٹ سے جڑے ہوئے ہیں۔ یہ منسلک سگنل اور انٹرفیس s ہیں۔ampکور کلاک ان پٹ کا استعمال کرتے ہوئے ڈیزائن کی رفتار پر لیڈ اور آن چپ بلاک ریم میموریز میں محفوظ۔ بنیادی پیرامیٹرز درج ذیل کی وضاحت کرتے ہیں:

متعدد تحقیقات (512 تک) اور تحقیقات کی چوڑائی (1 سے 1024)۔

کئی سلاٹس اور انٹرفیس کے اختیارات۔
ٹریس ایسampلی گہرائی.

تحقیقات کے لیے ڈیٹا اور/یا ٹرگر پراپرٹی۔
ہر تحقیقات کے لیے موازنہ کرنے والوں کی تعداد۔

ILA کور کے ساتھ مواصلت AXI ڈیبگ ہب کی مثال کے ذریعے کی جاتی ہے جو کنٹرول، انٹرفیس، اور پروسیسنگ سسٹم (CIPS) IP کور سے جڑتا ہے۔

Versal ACAP میں ڈیزائن لوڈ ہونے کے بعد، ILA پیمائش کے لیے ایک ٹرگر ایونٹ ترتیب دینے کے لیے Vivado® منطق تجزیہ کار سافٹ ویئر استعمال کریں۔ ٹرگر ہونے کے بعد، sampلی بفر کو بھرا ہوا ہے اور Vivado منطق تجزیہ کار میں اپ لوڈ کیا گیا ہے۔ آپ کر سکتے ہیں۔ view ویوفارم ونڈو کا استعمال کرتے ہوئے یہ ڈیٹا۔ تحقیقات ایسample اور ٹرگر کی فعالیت قابل پروگرام منطق کے علاقے میں لاگو ہوتی ہے۔ آن چپ بلاک RAM یا الٹرا RAM میموری اس اسٹوریج ٹارگٹ کی بنیاد پر جو آپ نے حسب ضرورت کے دوران منتخب کیا ہے جو ڈیٹا کو اس وقت تک اسٹور کرتا ہے جب تک کہ اسے سافٹ ویئر کے ذریعے اپ لوڈ نہ کیا جائے۔ واقعات کو متحرک کرنے، ڈیٹا کیپچر کرنے، یا ILA کور کے ساتھ بات چیت کرنے کے لیے کسی صارف کے ان پٹ یا آؤٹ پٹ کی ضرورت نہیں ہے۔ ILA کور انٹرفیس سطح کے سگنلز کی نگرانی کرنے کی صلاحیت رکھتا ہے، یہ لین دین کی سطح کی معلومات جیسے AXI4 انٹرفیس کے لیے بقایا لین دین پہنچا سکتا ہے۔

آئی ایل اے پروب ٹرگر کمپیریٹر
ہر پروب ان پٹ ایک ٹرگر کمپیریٹر سے منسلک ہوتا ہے جو مختلف آپریشنز کرنے کی صلاحیت رکھتا ہے۔ رن ٹائم پر کمپیریٹر کو انجام دینے کے لیے سیٹ کیا جا سکتا ہے = یا != موازنہ۔ اس میں مماثل سطح کے نمونے شامل ہیں، جیسے X0XX101۔ اس میں کنارے کی منتقلی کا پتہ لگانا بھی شامل ہے جیسے بڑھتے ہوئے کنارے (R)، گرتے ہوئے کنارے (F)، یا تو کنارے (B)، یا کوئی منتقلی نہیں (N)۔ ٹرگر کمپیریٹر زیادہ پیچیدہ موازنہ کر سکتا ہے، بشمول >, <, ≥، اور ≤۔

اہم! کمپیریٹر Vivado® منطق تجزیہ کار کے ذریعے رن ٹائم پر سیٹ کیا جاتا ہے۔

ILA ٹرگر کی حالت
ٹرگر کنڈیشن بولین "AND" یا "OR" کیلکولیشن کا نتیجہ ہے ILA پروب ٹرگر کمپیریٹر کے نتائج میں سے ہر ایک کا۔ Vivado® منطقی تجزیہ کار کا استعمال کرتے ہوئے، آپ یہ منتخب کرتے ہیں کہ آیا "AND" کو ٹرگر کمپیریٹر پروبس کی جانچ کرنی ہے یا "یا"۔ "AND" ترتیب ایک ٹرگر ایونٹ کا سبب بنتی ہے جب ILA تحقیقات کے تمام موازنہ مطمئن ہو جاتے ہیں۔ "OR" سیٹنگ ایک ٹرگر ایونٹ کا سبب بنتی ہے جب ILA کی تحقیقات میں سے کوئی بھی موازنہ مطمئن ہو۔ ٹرگر کنڈیشن ٹرگر ایونٹ ہے جو ILA ٹریس پیمائش کے لیے استعمال ہوتا ہے۔

ایپلی کیشنز

ILA کور کو ایسی ایپلیکیشن میں استعمال کرنے کے لیے ڈیزائن کیا گیا ہے جس کے لیے Vivado® کا استعمال کرتے ہوئے تصدیق یا ڈیبگنگ کی ضرورت ہوتی ہے۔ مندرجہ ذیل اعداد و شمار سے پتہ چلتا ہے کہ CIPS IP کور AXI نیٹ ورک آن چپ (NoC) کے ذریعے AXI بلاک RAM کنٹرولر سے لکھتا اور پڑھتا ہے۔ ہارڈویئر مینیجر میں AXI4 ٹرانزیکشن کی نگرانی کے لیے ILA کور AXI NoC اور AXI بلاک RAM کنٹرولر کے درمیان انٹرفیس نیٹ سے منسلک ہے۔

لائسنسنگ اور آرڈرنگ
یہ Xilinx® LogiCORE™ IP ماڈیول Xilinx اینڈ یوزر لائسنس کی شرائط کے تحت Xilinx Vivado® ڈیزائن سویٹ کے ساتھ بغیر کسی اضافی قیمت کے فراہم کیا جاتا ہے۔
نوٹ: اس بات کی تصدیق کرنے کے لیے کہ آپ کو لائسنس کی ضرورت ہے، آئی پی کیٹلاگ کے لائسنس کالم کو چیک کریں۔ شامل کا مطلب یہ ہے کہ Vivado® Design Suite کے ساتھ لائسنس شامل ہے۔ خریداری کا مطلب ہے کہ آپ کو کور استعمال کرنے کے لیے لائسنس خریدنا ہوگا۔ دیگر Xilinx® LogiCORE™ IP ماڈیولز کے بارے میں معلومات Xilinx Intellectual Property صفحہ پر دستیاب ہے۔ دیگر Xilinx LogiCORE IP ماڈیولز اور ٹولز کی قیمتوں اور دستیابی کے بارے میں معلومات کے لیے، اپنے مقامی Xilinx سیلز نمائندے سے رابطہ کریں۔

مصنوعات کی تفصیلات

پورٹ کی تفصیل
درج ذیل جدولیں ILA بندرگاہوں اور پیرامیٹرز کے بارے میں تفصیلات فراہم کرتی ہیں۔
ILA پورٹس

جدول 1: ILA پورٹس
پورٹ کا نام	I/O	تفصیل
clk	I	ڈیزائن گھڑی جو تمام ٹرگر اور اسٹوریج منطق کو گھڑی دیتی ہے۔
تحقیقات [ – 1:0]	I	پروب پورٹ ان پٹ۔ پروب پورٹ نمبر 0 سے رینج میں ہے۔ 511۔ پروب پورٹ کی چوڑائی (کی طرف سے اشارہ کیا گیا ہے۔ ) 1 سے 1024 کی حد میں ہے۔ آپ کو اس پورٹ کو ویکٹر کے طور پر اعلان کرنا ہوگا۔ 1 بٹ پورٹ کے لیے، پروب استعمال کریں۔ [0:0]۔
trig_out	O	trig_out پورٹ یا تو ٹرگر کنڈیشن سے یا بیرونی trig_in پورٹ سے تیار کیا جا سکتا ہے۔ ٹرگر کنڈیشن اور ٹرائیگ آؤٹ ڈرائیو کرنے کے لیے ٹرائگ ان کے درمیان سوئچ کرنے کے لیے لاجک اینالائزر سے رن ٹائم کنٹرول ہے۔
trig_in	I	ان پٹ ٹرگر پورٹ ایمبیڈڈ کراس ٹرگر کے لیے پراسیس بیسڈ سسٹم میں استعمال ہوتا ہے۔ کاسکیڈنگ ٹرگر بنانے کے لیے دوسرے ILA سے منسلک کیا جا سکتا ہے۔
سلاٹ_ _	I	سلاٹ انٹرفیس۔ انٹرفیس کی قسم slot_ کی بنیاد پر متحرک طور پر تخلیق کیا جاتا ہے _ انٹرفیس کی قسم پیرامیٹر انٹرفیس کے اندر انفرادی بندرگاہیں ہارڈویئر مینیجر میں نگرانی کے لیے دستیاب ہیں۔
trig_out_ack	I	trig_out کا اعتراف۔
trig_in_ack	O	trig_in کا اعتراف۔
دوبارہ ترتیب دینا	I	ILA ان پٹ کی قسم جب 'انٹرفیس مانیٹر' پر سیٹ کی جاتی ہے، تو یہ پورٹ وہی ری سیٹ سگنل ہونا چاہیے جو Slot_ کے ساتھ منسلک ڈیزائن لاجک سے ہم آہنگ ہو۔ _ ILA کور کی بندرگاہیں۔
S_AXIS	I/O	اختیاری بندرگاہ۔ AXI Debug Hub core کے ساتھ دستی کنکشن کے لیے استعمال کیا جاتا ہے جب Advanced Options میں 'AXI4- Stream Interface for Manul Connection to AXI Debug Hub' کو منتخب کیا جاتا ہے۔
M_AXIS	I/O	اختیاری بندرگاہ۔ AXI Debug Hub core کے ساتھ دستی کنکشن کے لیے استعمال کیا جاتا ہے جب 'AXI Debug Hub سے دستی کنکشن کے لیے AXI4- اسٹریم انٹرفیس کو فعال کریں' کو 'اعلی اختیارات' میں منتخب کیا جاتا ہے۔

جدول 1: ILA پورٹس (جاری ہے)
پورٹ کا نام	I/O	تفصیل
aresetn	I	اختیاری بندرگاہ۔ AXI Debug Hub core کے ساتھ دستی کنکشن کے لیے استعمال کیا جاتا ہے جب 'AXI Debug Hub سے دستی کنکشن کے لیے AXI4- اسٹریم انٹرفیس کو فعال کریں' کو 'اعلی اختیارات' میں منتخب کیا جاتا ہے۔ یہ پورٹ AXI ڈیبگ ہب کی ری سیٹ پورٹ کے ساتھ ہم آہنگ ہونا چاہیے۔
alk	I	اختیاری بندرگاہ۔ AXI Debug Hub core کے ساتھ دستی کنکشن کے لیے استعمال کیا جاتا ہے جب 'AXI Debug Hub سے دستی کنکشن کے لیے AXI4- اسٹریم انٹرفیس کو فعال کریں' کو 'اعلی اختیارات' میں منتخب کیا جاتا ہے۔ یہ پورٹ AXI Debug Hub کی کلاک پورٹ کے ساتھ مطابقت پذیر ہونا چاہیے۔

ILA پیرامیٹرز

جدول 2: ILA پیرامیٹرز
پیرامیٹر	قابل اجازت اقدار	پہلے سے طے شدہ اقدار	تفصیل
اجزاء_نام	A–Z، 0–9، اور _ کے ساتھ سٹرنگ (انڈر سکور)	ila_0	فوری جزو کا نام۔
C_NUM_OF_PROBES	1–512	1	ILA تحقیقاتی بندرگاہوں کی تعداد۔
C_MEMORY_TYPE	0، 1	0	حاصل کردہ ڈیٹا کے لیے ذخیرہ کرنے کا ہدف۔ 0 بلاک RAM کے مساوی ہے اور 1 UltraRAM کے مساوی ہے۔
C_DATA_DEPTH	1,024، 2,048، 4,096، 8,192، 16,384، 32,768، 65,536، 131,072	1,024	پروب سٹوریج بفر گہرائی. یہ نمبر s کی زیادہ سے زیادہ تعداد کی نمائندگی کرتا ہے۔amples جو ہر تحقیقاتی ان پٹ کے لیے رن ٹائم پر ذخیرہ کیا جا سکتا ہے۔
C_PROBE _WIDTH	1–1024	1	پروب پورٹ کی چوڑائی . کہاں پروب پورٹ ہے جس کی قدر 0 سے 1,023 ہے۔
C_TRIGOUT_EN	سچ/جھوٹی	غلط	ٹرگ آؤٹ فعالیت کو فعال کرتا ہے۔ پورٹس trig_out اور trig_out_ack استعمال کیے جاتے ہیں۔
C_TRIGIN_EN	سچ/جھوٹی	غلط	فعالیت میں ٹرگ کو فعال کرتا ہے۔ پورٹس trig_in اور trig_in_ack استعمال کیے جاتے ہیں۔
C_INPUT_PIPE_STAGES	0–6	0	پروب پورٹس میں اضافی فلاپ شامل کریں۔ ایک پیرامیٹر تمام پروب پورٹس پر لاگو ہوتا ہے۔
ALL_PROBE_SAME_MU	سچ/جھوٹی	سچ ہے۔	یہ تمام تحقیقات کے ساتھ یکساں موازنہ ویلیو یونٹس (میچ یونٹس) کو مجبور کرتا ہے۔
C_PROBE _MU_CNT	1–16	1	فی پروب کمپیئر ویلیو (میچ) یونٹس کی تعداد۔ یہ صرف اس صورت میں درست ہے جب ALL_PROBE_SAME_MU غلط ہو۔
C_PROBE _TYPE	ڈیٹا اور ٹرگر، ٹریگر، ڈیٹا	ڈیٹا اور ٹرگر	ٹرگر کنڈیشن کو بتانے کے لیے یا ڈیٹا اسٹوریج کے مقصد کے لیے یا دونوں کے لیے ایک منتخب پروب کا انتخاب کرنا۔
C_ADV_TRIGGER	سچ/جھوٹی	غلط	ایڈوانس ٹرگر آپشن کو فعال کرتا ہے۔ یہ ٹرگر سٹیٹ مشین کو قابل بناتا ہے اور آپ Vivado Logic Analyzer میں اپنا ٹرگر ترتیب لکھ سکتے ہیں۔

جدول 2: ILA پیرامیٹرز (جاری ہے)
پیرامیٹر	قابل اجازت اقدار	پہلے سے طے شدہ اقدار	تفصیل
C_NUM_MONITOR_SLOTS	1-11	1	انٹرفیس سلاٹس کی تعداد۔
نوٹس: 1. موازنہ ویلیو (میچ) یونٹس کی زیادہ سے زیادہ تعداد 1,024 تک محدود ہے۔ بنیادی محرک (C_ADV_TRIGGER = FALSE) کے لیے، ہر پروب میں ایک موازنہ ویلیو یونٹ ہوتا ہے (جیسا کہ پہلے ورژن میں)۔ لیکن ایڈوانس ٹرگر آپشن (C_ADV_TRIGGER = TRUE) کے لیے، اس کا مطلب ہے کہ انفرادی پروبس میں اب بھی ایک سے چار تک موازنہ اقدار کی اکائیوں کی تعداد کا ممکنہ انتخاب ہو سکتا ہے۔ لیکن تمام موازنہ ویلیو یونٹس کو 1,024 سے زیادہ نہیں ہونا چاہیے۔ اس کا مطلب ہے، اگر آپ کو فی پروب میں چار موازنہ یونٹس کی ضرورت ہے تو آپ کو صرف 256 پروبس استعمال کرنے کی اجازت ہے۔

کور کے ساتھ ڈیزائننگ

اس سیکشن میں گائیڈ لائنز اور اضافی معلومات شامل ہیں تاکہ بنیادی کے ساتھ ڈیزائننگ کی سہولت فراہم کی جا سکے۔

کلاکنگ
clk ان پٹ پورٹ وہ گھڑی ہے جو ILA کور کی طرف سے تحقیقاتی اقدار کو رجسٹر کرنے کے لیے استعمال کی جاتی ہے۔ بہترین نتائج کے لیے، یہ وہی گھڑی کا سگنل ہونا چاہیے جو ڈیزائن کی منطق سے مطابقت رکھتا ہو جو ILA کور کے پروب پورٹس سے منسلک ہوتا ہے۔ AXI Debug Hub کے ساتھ دستی طور پر جڑتے وقت، aclk سگنل AXI Debug Hub کلاک ان پٹ پورٹ کے ساتھ مطابقت پذیر ہونا چاہیے۔

دوبارہ آباد کرتا ہے
جب آپ انٹرفیس مانیٹر پر ILA ان پٹ ٹائپ سیٹ کرتے ہیں، تو ری سیٹ پورٹ وہی ری سیٹ سگنل ہونا چاہیے جو ڈیزائن لاجک سے ہم آہنگ ہو جس کا انٹرفیس منسلک ہوتا ہے۔
سلاٹ_ _ ILA کور کی بندرگاہ۔ AXI ڈیبگ ہب کور کے ساتھ دستی کنکشن کے لیے، موجودہ پورٹ کو AXI ڈیبگ ہب کور کی ری سیٹ پورٹ کے ساتھ مطابقت پذیر ہونا چاہیے۔

ڈیزائن کے بہاؤ کے مراحل
یہ سیکشن کور کی تخصیص اور تخلیق، کور کو محدود کرنے، اور نقلی، ترکیب، اور عمل درآمد کے اقدامات کی وضاحت کرتا ہے جو اس IP کور کے لیے مخصوص ہیں۔ معیاری Vivado® ڈیزائن کے بہاؤ اور IP انٹیگریٹر کے بارے میں مزید تفصیلی معلومات درج ذیل Vivado Design Suite صارف گائیڈز میں مل سکتی ہیں:

ویواڈو ڈیزائن سویٹ یوزر گائیڈ: آئی پی انٹیگریٹر (UG994) کا استعمال کرتے ہوئے آئی پی سب سسٹمز کو ڈیزائن کرنا
ویواڈو ڈیزائن سویٹ یوزر گائیڈ: آئی پی کے ساتھ ڈیزائننگ (UG896)
Vivado Design Suite یوزر گائیڈ: شروع کرنا (UG910)
Vivado Design Suite یوزر گائیڈ: Logic Simulation (UG900)

کور کی تخصیص اور تخلیق

اس سیکشن میں Vivado® ڈیزائن سویٹ میں کور کو اپنی مرضی کے مطابق بنانے اور بنانے کے لیے Xilinx® ٹولز کے استعمال کے بارے میں معلومات شامل ہیں۔ اگر آپ Vivado IP انٹیگریٹر میں کور کو اپنی مرضی کے مطابق اور تخلیق کر رہے ہیں، تو تفصیلی معلومات کے لیے Vivado Design Suite User Guide: IP Integrator (UG994) کا استعمال کرتے ہوئے IP سب سسٹم ڈیزائن کرنا دیکھیں۔ آئی پی انٹیگریٹر ڈیزائن کی توثیق یا تخلیق کرتے وقت کنفیگریشن کی بعض اقدار کو خودکار طریقے سے شمار کر سکتا ہے۔ یہ چیک کرنے کے لیے کہ آیا قدریں تبدیل ہوتی ہیں، اس باب میں پیرامیٹر کی تفصیل دیکھیں۔ کو view پیرامیٹر کی قدر، Tcl کنسول میں validate_bd_design کمانڈ چلائیں۔ آپ درج ذیل مراحل کا استعمال کرتے ہوئے IP کور سے وابستہ مختلف پیرامیٹرز کے لیے قدریں بتا کر اپنے ڈیزائن میں استعمال کے لیے IP کو حسب ضرورت بنا سکتے ہیں۔

آئی پی کیٹلاگ سے آئی پی کو منتخب کریں۔
منتخب آئی پی پر ڈبل کلک کریں یا ٹول بار سے آئی پی کو کسٹمائز کریں کمانڈ کو منتخب کریں یا مینو پر دائیں کلک کریں۔

تفصیلات کے لیے، Vivado Design Suite User Guide: Designing with IP (UG896) اور Vivado Design Suite User Guide: Getting Start (UG910) دیکھیں۔ اس باب میں اعداد و شمار Vivado IDE کی مثالیں ہیں۔ یہاں دکھایا گیا لے آؤٹ موجودہ ورژن سے مختلف ہو سکتا ہے۔

کور تک رسائی حاصل کرنے کے لیے، درج ذیل کام کریں:

منتخب کرکے ایک پروجیکٹ کھولیں۔ File پھر پروجیکٹ کھولیں یا منتخب کرکے ایک نیا پروجیکٹ بنائیں File پھر Vivado میں نیا پروجیکٹ۔
IP کیٹلاگ کھولیں اور کسی بھی درجہ بندی پر جائیں۔

بنیادی نام Vivado IDE لانے کے لیے ILA پر ڈبل کلک کریں۔

جنرل آپشنز پینل
مندرجہ ذیل اعداد و شمار مقامی ترتیب میں جنرل آپشنز ٹیب کو دکھاتا ہے جو آپ کو اختیارات کی وضاحت کرنے کی اجازت دیتا ہے:

مندرجہ ذیل اعداد و شمار AXI سیٹنگ میں جنرل آپشنز ٹیب کو دکھاتا ہے جو آپ کو اختیارات کی وضاحت کرنے کی اجازت دیتا ہے:

اجزاء کا نام: ILA کور کے لیے ایک منفرد ماڈیول نام فراہم کرنے کے لیے اس ٹیکسٹ فیلڈ کا استعمال کریں۔

ILA ان پٹ کی قسم: یہ آپشن بتاتا ہے کہ کس قسم کے انٹرفیس یا سگنل ILA کو ڈیبگ کرنا چاہیے۔ فی الحال، اس پیرامیٹر کی قدریں "مقامی تحقیقات"، "انٹرفیس مانیٹر" اور "مکسڈ" ہیں۔
پروبس کی تعداد: ILA کور پر پروب پورٹس کی تعداد کو منتخب کرنے کے لیے اس ٹیکسٹ فیلڈ کا استعمال کریں۔ Vivado® IDE میں استعمال ہونے والی درست رینج 1 سے 64 ہے۔ اگر آپ کو 64 سے زیادہ پروب پورٹس کی ضرورت ہے، تو آپ کو ILA کور بنانے کے لیے Tcl کمانڈ فلو استعمال کرنے کی ضرورت ہے۔
انٹرفیس سلاٹس کی ایک بڑی تعداد (صرف انٹرفیس مانیٹر کی قسم اور مخلوط قسم میں دستیاب): یہ آپشن آپ کو AXI انٹرفیس سلاٹس کی تعداد منتخب کرنے کی اجازت دیتا ہے جنہیں ILA سے منسلک کرنے کی ضرورت ہے۔

تمام پروب پورٹس کے لیے موازنہ کرنے والوں کی ایک ہی تعداد: فی پروب کے موازنہ کرنے والوں کی تعداد اس پینل پر ترتیب دی جا سکتی ہے۔ تمام تحقیقات کے لیے موازنہ کرنے والوں کی ایک ہی تعداد کو منتخب کر کے فعال کیا جا سکتا ہے۔

پروب پورٹ پینلز
مندرجہ ذیل اعداد و شمار پروب پورٹس ٹیب کو دکھاتا ہے جو آپ کو ترتیبات کی وضاحت کرنے کی اجازت دیتا ہے:

پروب پورٹ پینل: ہر پروب پورٹ کی چوڑائی کو پروب پورٹ پینلز میں کنفیگر کیا جا سکتا ہے۔ ہر پروب پورٹ پینل میں سات بندرگاہیں ہوتی ہیں۔
تحقیقات کی چوڑائی: ہر پروب پورٹ کی چوڑائی کا ذکر کیا جا سکتا ہے۔ درست رینج 1 سے 1024 تک ہے۔
موازنہ کرنے والوں کی تعداد: یہ اختیار صرف اس وقت فعال ہوتا ہے جب "تمام تحقیقاتی بندرگاہوں کے لیے موازنہ کرنے والوں کی ایک ہی تعداد" اختیار غیر فعال ہو۔ رینج 1 سے 16 میں ہر تحقیقات کے لیے ایک موازنہ سیٹ کیا جا سکتا ہے۔

ڈیٹا اور/یا ٹرگر: ہر پروب کے لیے پروب کی قسم اس آپشن کا استعمال کرتے ہوئے سیٹ کی جا سکتی ہے۔ درست اختیارات ہیں DATA_and_TRIGGER، DATA اور TRIGGER۔
کمپیریٹر آپشنز: ہر ایک پروب کے لیے آپریشن کی قسم یا موازنہ اس آپشن کو استعمال کرتے ہوئے سیٹ کیا جا سکتا ہے۔

انٹرفیس کے اختیارات
مندرجہ ذیل اعداد و شمار انٹرفیس کے اختیارات کے ٹیب کو دکھاتا ہے جب انٹرفیس مانیٹر یا مخلوط قسم کو ILA ان پٹ قسم کے لیے منتخب کیا جاتا ہے:

انٹرفیس کی قسم: انٹرفیس کا وینڈر، لائبریری، نام، اور ورژن (VLNV) جس کی ILA کور کے ذریعے نگرانی کی جائے گی۔
AXI-MM ID چوڑائی: AXI انٹرفیس کی ID چوڑائی کو منتخب کرتا ہے جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.

AXI-MM ڈیٹا کی چوڑائی: سلاٹ کے مطابق پیرامیٹرز کا انتخاب کرتا ہے_ AXI انٹرفیس کے ڈیٹا کی چوڑائی کو منتخب کرتا ہے جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI-MM ایڈریس چوڑائی: AXI انٹرفیس کے ایڈریس کی چوڑائی کو منتخب کرتا ہے جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI-MM/Stream پروٹوکول چیکر کو فعال کریں: سلاٹ کے لیے AXI4-MM یا AXI4-Stream پروٹوکول چیکر کو فعال کرتا ہے جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM یا AXI4-Stream کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.

ٹرانزیکشن ٹریکنگ کاؤنٹرز کو فعال کریں: AXI4-MM ٹرانزیکشن ٹریکنگ کی اہلیت کو فعال کرتا ہے۔
پڑھے جانے والے بقایا ٹرانزیکشنز کی تعداد: فی ID کے بقایا پڑھنے والے ٹرانزیکشنز کی تعداد بتاتا ہے۔ قیمت اس کنکشن کے لیے بقایا پڑھنے والے ٹرانزیکشنز کی تعداد کے برابر یا اس سے زیادہ ہونی چاہیے۔
بقایا تحریری لین دین کی تعداد: فی ID بقایا تحریری لین دین کی تعداد بتاتا ہے۔ قیمت اس کنکشن کے لیے بقایا تحریری لین دین کی تعداد کے برابر یا اس سے زیادہ ہونی چاہیے۔

اے پی سی اسٹیٹس سگنلز کی نگرانی کریں: سلاٹ کے لیے اے پی سی اسٹیٹس سگنلز کی نگرانی کو فعال کریں۔ جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI ریڈ ایڈریس چینل کو ڈیٹا کے طور پر ترتیب دیں: سلاٹ کے لیے ڈیٹا اسٹوریج کے مقصد کے لیے ریڈ ایڈریس چینل سگنلز کو منتخب کریں جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI ریڈ ایڈریس چینل کو ٹرگر کے طور پر ترتیب دیں: سلاٹ کے لیے ٹرگر کنڈیشن بتانے کے لیے ریڈ ایڈریس چینل سگنلز کو منتخب کریں جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.

AXI ریڈڈ ڈیٹا چینل کو ڈیٹا کے طور پر ترتیب دیں: سلاٹ کے لیے ڈیٹا اسٹوریج کے مقاصد کے لیے ڈیٹا چینل سگنلز کو پڑھیں جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI ریڈڈ ڈیٹا چینل کو ٹرگر کے طور پر ترتیب دیں: سلاٹ کے لیے ٹرگر کی شرائط بتانے کے لیے ڈیٹا چینل سگنلز کو پڑھیں جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI رائٹ ایڈریس چینل کو ڈیٹا کے طور پر ترتیب دیں: سلاٹ کے لیے ڈیٹا سٹوریج کے مقصد کے لیے ایڈریس چینل سگنل لکھیں منتخب کریں جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.

AXI رائٹ ایڈریس چینل کو ٹرگر کے طور پر ترتیب دیں: سلاٹ کے لیے ٹرگر کی شرائط بتانے کے لیے رائٹ ایڈریس چینل سگنلز کو منتخب کریں جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI رائٹ ڈیٹا چینل کو ڈیٹا کے طور پر ترتیب دیں: سلاٹ کے لیے ڈیٹا سٹوریج کے مقصد کے لیے رائٹ ڈیٹا چینل سگنلز کو منتخب کریں جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI رائٹ ڈیٹا چینل کو ٹرگر کے طور پر ترتیب دیں: سلاٹ کے لیے ٹرگر کنڈیشن بتانے کے لیے رائٹ ڈیٹا چینل سگنلز کو منتخب کریں جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.

AXI رائٹ رسپانس چینل کو ڈیٹا کے طور پر ترتیب دیں: سلاٹ کے لیے ڈیٹا اسٹوریج کے مقاصد کے لیے رائٹ رسپانس چینل سگنلز کو منتخب کریں جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI رائٹ رسپانس چینل کو ٹرگر کے بطور کنفیگر کریں: سلاٹ کے لیے ٹرگر کنڈیشن بتانے کے لیے رائٹ رسپانس چینل سگنلز کو منتخب کریں جب سلاٹ_ انٹرفیس کی قسم کو AXI-MM کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI-Stream Tdata Width: AXI-Stream انٹرفیس کی Tdata چوڑائی کو منتخب کرتا ہے جب سلاٹ_ انٹرفیس کی قسم کو AXI-Stream کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.

AXI-Stream TID چوڑائی: AXI-Stream انٹرفیس کی TID چوڑائی منتخب کرتا ہے جب سلاٹ_ انٹرفیس کی قسم کو AXI-Stream کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI-Stream TUSER چوڑائی: AXI-Stream انٹرفیس کی TUSER چوڑائی کو منتخب کرتا ہے جب سلاٹ_ انٹرفیس کی قسم کو AXI-Stream کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
AXI-Stream TDEST چوڑائی: AXI-Stream انٹرفیس کی TDEST چوڑائی کو منتخب کرتا ہے جب سلاٹ_ انٹرفیس کی قسم کو AXI-Stream کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.

AXIS سگنلز کو ڈیٹا کے طور پر ترتیب دیں: سلاٹ کے لیے ڈیٹا اسٹوریج کے مقصد کے لیے AXI4-Stream سگنلز کو منتخب کریں
جب سلاٹ_ انٹرفیس کی قسم کو AXI-Stream کے طور پر ترتیب دیا گیا ہے جہاں سلاٹ نمبر ہے.
AXIS سگنلز کو ٹرگر کے طور پر ترتیب دیں: سلاٹ کے لیے ٹرگر کی حالت بتانے کے لیے AXI4-Stream سگنلز کو منتخب کریں جب سلاٹ_ انٹرفیس کی قسم کو AXI-Stream کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.
سلاٹ کو ڈیٹا اور/یا ٹرگر کے بطور کنفیگر کریں: محرک حالت کی وضاحت کے لیے یا ڈیٹا اسٹوریج کے مقصد کے لیے یا سلاٹ کے لیے دونوں کے لیے غیر AXI سلاٹ سگنلز کا انتخاب کرتا ہے۔ جب سلاٹ_ انٹرفیس کی قسم کو غیر AXI کے طور پر ترتیب دیا گیا ہے، جہاں سلاٹ نمبر ہے.

اسٹوریج کے اختیارات
مندرجہ ذیل اعداد و شمار سٹوریج آپشنز ٹیب کو دکھاتا ہے جو آپ کو اسٹوریج کے ہدف کی قسم اور استعمال کی جانے والی میموری کی گہرائی کو منتخب کرنے کی اجازت دیتا ہے:

اسٹوریج ٹارگٹ: یہ پیرامیٹر ڈراپ ڈاؤن مینو سے اسٹوریج ٹارگٹ کی قسم کو منتخب کرنے کے لیے استعمال ہوتا ہے۔

ڈیٹا کی گہرائی: یہ پیرامیٹر کسی مناسب s کو منتخب کرنے کے لیے استعمال کیا جاتا ہے۔ampڈراپ ڈاؤن مینو سے لی گہرائی۔

اعلی درجے کے اختیارات
درج ذیل اعداد و شمار ایڈوانسڈ آپشنز ٹیب کو دکھاتا ہے:

AXI4-Stream انٹرفیس کو AXI Debug Hub سے دستی کنکشن کے لیے فعال کریں: فعال ہونے پر، یہ آپشن IP کو AXI ڈیبگ ہب سے منسلک ہونے کے لیے ایک AXIS انٹرفیس دیتا ہے۔
ٹرگر ان پٹ انٹرفیس کو فعال کریں: اختیاری ٹرگر ان پٹ پورٹ کو فعال کرنے کے لیے اس اختیار کو چیک کریں۔
ٹرگر آؤٹ پٹ انٹرفیس کو فعال کریں: اختیاری ٹرگر آؤٹ پٹ پورٹ کو فعال کرنے کے لیے اس اختیار کو چیک کریں۔

ان پٹ پائپ ایسtages: عمل درآمد کے نتائج کو بہتر بنانے کے لیے ان رجسٹروں کی تعداد کو منتخب کریں جو آپ تحقیقات کے لیے شامل کرنا چاہتے ہیں۔ یہ پیرامیٹر تمام تحقیقات پر لاگو ہوتا ہے۔
ایڈوانسڈ ٹرگر: ریاستی مشین پر مبنی ٹرگر کی ترتیب کو فعال کرنے کے لیے چیک کریں۔

آؤٹ پٹ جنریشن
تفصیلات کے لیے، Vivado Design Suite User Guide: Designing with IP (UG896) دیکھیں۔

کور کو محدود کرنا

مطلوبہ پابندیاں
ILA کور میں ایک XDC شامل ہے۔ file جس میں کلاک ڈومین کراسنگ سنکرونائزیشن پاتھ کی حد سے زیادہ رکاوٹ کو روکنے کے لیے مناسب غلط راستے کی رکاوٹیں شامل ہیں۔ یہ بھی توقع کی جاتی ہے کہ ILA کور کے clk ان پٹ پورٹ سے منسلک کلاک سگنل آپ کے ڈیزائن میں مناسب طریقے سے محدود ہے۔

ڈیوائس، پیکیج، اور سپیڈ گریڈ کے انتخاب
یہ سیکشن اس آئی پی کور کے لیے قابل اطلاق نہیں ہے۔

گھڑی کی تعدد
یہ سیکشن اس آئی پی کور کے لیے قابل اطلاق نہیں ہے۔

گھڑی کا انتظام
یہ سیکشن اس آئی پی کور کے لیے قابل اطلاق نہیں ہے۔
گھڑی کی جگہ کا تعین
یہ سیکشن اس آئی پی کور کے لیے قابل اطلاق نہیں ہے۔
بینکنگ
یہ سیکشن اس آئی پی کور کے لیے قابل اطلاق نہیں ہے۔

ٹرانسیور پلیسمنٹ
یہ سیکشن اس آئی پی کور کے لیے قابل اطلاق نہیں ہے۔
I/O سٹینڈرڈ اور پلیسمنٹ
یہ سیکشن اس آئی پی کور کے لیے قابل اطلاق نہیں ہے۔

تخروپن

Vivado® تخروپن کے اجزاء کے بارے میں جامع معلومات کے ساتھ ساتھ معاون تھرڈ پارٹی ٹولز کے استعمال کے بارے میں معلومات کے لیے، Vivado Design Suite User Guide: Logic Simulation (UG900) دیکھیں۔

ترکیب اور عمل درآمد
ترکیب اور نفاذ کے بارے میں تفصیلات کے لیے، Vivado Design Suite User Guide: Designing with IP (UG896) دیکھیں۔

ڈیبگنگ

اس ضمیمہ میں Xilinx® سپورٹ پر دستیاب وسائل کے بارے میں تفصیلات شامل ہیں۔ webسائٹ اور ڈیبگنگ ٹولز۔ اگر آئی پی کو لائسنس کلید کی ضرورت ہے، تو کلید کی تصدیق ہونی چاہیے۔ Vivado® ڈیزائن ٹولز میں لائسنس یافتہ IP کو بہاؤ کے ذریعے گیٹ کرنے کے لیے کئی لائسنس چیک پوائنٹس ہیں۔ اگر لائسنس کی جانچ کامیاب ہو جاتی ہے، تو IP جنریشن جاری رکھ سکتا ہے۔ بصورت دیگر، ایک غلطی کے ساتھ نسل رک جاتی ہے۔ لائسنس چیک پوائنٹس کو درج ذیل ٹولز کے ذریعے نافذ کیا جاتا ہے:

ویواڈو ترکیب

Vivado نفاذ
write_bitstream (Tcl کمانڈ)

اہم! چیک پوائنٹس پر IP لائسنس کی سطح کو نظر انداز کیا جاتا ہے۔ ٹیسٹ اس بات کی تصدیق کرتا ہے کہ ایک درست لائسنس موجود ہے۔ یہ آئی پی لائسنس کی سطح کو چیک نہیں کرتا ہے۔

Xilinx.com پر مدد تلاش کرنا

کور کا استعمال کرتے وقت ڈیزائن اور ڈیبگ کے عمل میں مدد کرنے کے لیے، Xilinx سپورٹ web صفحہ کلیدی وسائل پر مشتمل ہے جیسے پروڈکٹ کی دستاویزات، ریلیز نوٹس، جوابی ریکارڈ، معلوم مسائل کے بارے میں معلومات، اور مزید پروڈکٹ سپورٹ حاصل کرنے کے لیے لنکس۔ Xilinx کمیونٹی فورمز بھی دستیاب ہیں جہاں ممبران Xilinx کے حل کے بارے میں سیکھ سکتے ہیں، حصہ لے سکتے ہیں، اشتراک کر سکتے ہیں اور سوالات پوچھ سکتے ہیں۔

دستاویزی
یہ پروڈکٹ گائیڈ کور سے وابستہ مرکزی دستاویز ہے۔ یہ گائیڈ، تمام پروڈکٹس سے متعلق دستاویزات کے ساتھ جو ڈیزائن کے عمل میں مدد کرتے ہیں، Xilinx Support پر پایا جا سکتا ہے۔ web صفحہ یا Xilinx® دستاویزی نیویگیٹر کا استعمال کرکے۔ ڈاؤن لوڈز صفحہ سے Xilinx دستاویزی نیویگیٹر ڈاؤن لوڈ کریں۔ اس ٹول اور دستیاب خصوصیات کے بارے میں مزید معلومات کے لیے، انسٹالیشن کے بعد آن لائن مدد کو کھولیں۔

جوابی ریکارڈز
جوابی ریکارڈز میں عام طور پر درپیش مسائل کے بارے میں معلومات، ان مسائل کو حل کرنے کے طریقے کے بارے میں مددگار معلومات، اور Xilinx پروڈکٹ کے بارے میں معلوم مسائل شامل ہیں۔ جوابات کے ریکارڈز روزانہ بنائے جاتے ہیں اور اس کو برقرار رکھا جاتا ہے اس بات کو یقینی بناتے ہوئے کہ صارفین کو دستیاب انتہائی درست معلومات تک رسائی حاصل ہو۔ اس کور کے لیے جوابی ریکارڈز مین Xilinx سپورٹ پر سرچ سپورٹ باکس کا استعمال کرکے تلاش کیے جا سکتے ہیں۔ web صفحہ اپنے تلاش کے نتائج کو زیادہ سے زیادہ کرنے کے لیے مطلوبہ الفاظ استعمال کریں جیسے:

پروڈکٹ کا نام
ٹول پیغام
درپیش مسئلے کا خلاصہ

نتائج کو مزید ٹارگٹ کرنے کے لیے نتائج واپس آنے کے بعد ایک فلٹر تلاش دستیاب ہے۔

ٹیکنیکل سپورٹ
Xilinx اس LogiCORE™ IP پروڈکٹ کے لیے Xilinx کمیونٹی فورمز پر تکنیکی مدد فراہم کرتا ہے جب اسے پروڈکٹ کی دستاویزات میں بیان کیا گیا ہے۔ اگر آپ درج ذیل میں سے کوئی ایک کرتے ہیں تو Xilinx وقت، فعالیت، یا تعاون کی ضمانت نہیں دے سکتا:

ان آلات میں حل کو نافذ کریں جن کی دستاویزات میں وضاحت نہیں کی گئی ہے۔

پروڈکٹ کی دستاویزات میں اس کی اجازت سے زیادہ حل کو حسب ضرورت بنائیں۔
DO NOT MODIFY کے لیبل والے ڈیزائن کے کسی بھی حصے کو تبدیل کریں۔

سوالات پوچھنے کے لیے، Xilinx کمیونٹی فورمز پر جائیں۔

اضافی وسائل اور قانونی نوٹس

Xilinx وسائل
سپورٹ وسائل جیسے کہ جوابات، دستاویزات، ڈاؤن لوڈز، اور فورمز کے لیے، Xilinx Support دیکھیں۔

دستاویزی نیویگیٹر اور ڈیزائن حبس
Xilinx® Documentation Navigator (DocNav) Xilinx دستاویزات، ویڈیوز، اور معاون وسائل تک رسائی فراہم کرتا ہے، جنہیں آپ معلومات تلاش کرنے کے لیے فلٹر اور تلاش کر سکتے ہیں۔ DocNav کھولنے کے لیے:

Vivado® IDE سے، منتخب کریں مدد → دستاویزات اور سبق۔
ونڈوز پر، اسٹارٹ → تمام پروگرامز → Xilinx ڈیزائن ٹولز → DocNav کو منتخب کریں۔
لینکس کمانڈ پرامپٹ پر، docnav درج کریں۔

Xilinx Design Hubs ڈیزائن کے کاموں اور دیگر عنوانات کے ذریعے ترتیب دی گئی دستاویزات کے لنکس فراہم کرتے ہیں، جنہیں آپ کلیدی تصورات سیکھنے اور اکثر پوچھے گئے سوالات کو حل کرنے کے لیے استعمال کر سکتے ہیں۔ ڈیزائن ہب تک رسائی حاصل کرنے کے لیے:

DocNav میں، ڈیزائن ہبز پر کلک کریں۔ View ٹیب
Xilinx پر webسائٹ، ڈیزائن ہبس کا صفحہ دیکھیں۔

نوٹ: DocNav کے بارے میں مزید معلومات کے لیے، Xilinx پر Documentation Navigator صفحہ دیکھیں webسائٹ

حوالہ جات
یہ دستاویزات اس گائیڈ کے ساتھ مفید اضافی مواد فراہم کرتی ہیں:

ویواڈو ڈیزائن سویٹ یوزر گائیڈ: پروگرامنگ اور ڈیبگنگ (UG908)

ویواڈو ڈیزائن سویٹ یوزر گائیڈ: آئی پی کے ساتھ ڈیزائننگ (UG896)
ویواڈو ڈیزائن سویٹ یوزر گائیڈ: آئی پی انٹیگریٹر (UG994) کا استعمال کرتے ہوئے آئی پی سب سسٹمز کو ڈیزائن کرنا
Vivado Design Suite یوزر گائیڈ: شروع کرنا (UG910)

Vivado Design Suite یوزر گائیڈ: Logic Simulation (UG900)
Vivado Design Suite یوزر گائیڈ: نفاذ (UG904)
ISE to Vivado Design Suite Migration Guide (UG911)

AXI پروٹوکول چیکر LogiCORE IP پروڈکٹ گائیڈ (PG101)
AXI4-Stream Protocol Checker LogiCORE IP پروڈکٹ گائیڈ (PG145)

نظرثانی کی تاریخ
مندرجہ ذیل جدول اس دستاویز کے لیے نظر ثانی کی تاریخ دکھاتا ہے۔

سیکشن	نظر ثانی کا خلاصہ
11 / 23 / 2020 ورژن 1.1
ابتدائی رہائی۔	N/A

براہ کرم پڑھیں: اہم قانونی نوٹس
یہاں کے تحت آپ کو بتائی گئی معلومات ("مواد") صرف Xilinx مصنوعات کے انتخاب اور استعمال کے لیے فراہم کی گئی ہیں۔ قابل اطلاق قانون کی طرف سے اجازت دی گئی زیادہ سے زیادہ حد تک: (1) مواد "جیسا ہے" اور تمام خرابیوں کے ساتھ دستیاب کرایا جاتا ہے، Xilinx اس کے ذریعے تمام وارنٹیوں اور شرائط، اظہار، مضمر، یا قانونی، بشمول غیر محدود، غیر محدود -خلاف ورزی، یا کسی خاص مقصد کے لیے فٹنس؛ اور (2) زِلِنکس (چاہے معاہدے میں ہو یا ٹارٹ، بشمول غفلت، یا ذمہ داری کے کسی دوسرے نظریہ کے تحت) کسی بھی قسم یا نوعیت کے کسی بھی نقصان یا نقصان کے لیے ذمہ دار نہیں ہوگا، جو مواد کے تحت یا اس سے متعلق ہے۔ (بشمول آپ کے مواد کا استعمال)، بشمول کسی بھی براہ راست، بالواسطہ، خصوصی، واقعاتی، یا نتیجے میں ہونے والے نقصان یا نقصان (بشمول ڈیٹا، منافع، خیر سگالی، یا لائے گئے کسی بھی عمل کے نتیجے میں ہونے والے کسی بھی قسم کے نقصان یا نقصان سمیت) کسی تیسرے فریق کی طرف سے) یہاں تک کہ اگر اس طرح کے نقصان یا نقصان کا معقول طور پر اندازہ لگایا جا سکتا ہے یا Xilinx کو اس کے امکان کے بارے میں مشورہ دیا گیا ہے۔

Xilinx مواد میں موجود کسی بھی غلطی کو درست کرنے یا مواد یا مصنوعات کی تفصیلات کے بارے میں اپ ڈیٹس کے بارے میں آپ کو مطلع کرنے کی کوئی ذمہ داری قبول نہیں کرتا ہے۔ آپ پیشگی تحریری اجازت کے بغیر مواد کو دوبارہ پیش، ترمیم، تقسیم یا عوامی طور پر ظاہر نہیں کر سکتے۔ کچھ مصنوعات Xilinx کی محدود وارنٹی کے شرائط و ضوابط کے تابع ہیں، براہ کرم Xilinx کی فروخت کی شرائط دیکھیں جو ہو سکتی ہیں۔ viewپر ایڈ https://www.xilinx.com/legal.htm#tos; Xilinx کی طرف سے آپ کو جاری کردہ لائسنس میں آئی پی کور وارنٹی اور معاون شرائط کے تابع ہو سکتے ہیں۔ Xilinx پروڈکٹس کو ناکام سے محفوظ رکھنے کے لیے یا کسی بھی ایپلی کیشن میں استعمال کے لیے ڈیزائن نہیں کیا گیا ہے جس میں ناکامی سے محفوظ کارکردگی کی ضرورت ہوتی ہے۔ آپ ایسی اہم ایپلی کیشنز میں Xilinx مصنوعات کے استعمال کے لیے واحد خطرہ اور ذمہ داری قبول کرتے ہیں، براہ کرم Xilinx کی فروخت کی شرائط دیکھیں viewپر ایڈ https://www.xilinx.com/legal.htm#tos.
یہ دستاویز ابتدائی معلومات پر مشتمل ہے اور بغیر اطلاع کے تبدیل کی جاسکتی ہے۔ یہاں فراہم کردہ معلومات کا تعلق پروڈکٹس اور/یا خدمات سے ہے جو ابھی تک فروخت کے لیے دستیاب نہیں ہے، اور یہ مکمل طور پر معلومات کے مقاصد کے لیے فراہم کی گئی ہے اور اس کا مقصد فروخت کی پیش کش کے طور پر نہیں ہے، یا اس سے تعبیر کیا جانا چاہیے یہاں

آٹوموٹو ایپلی کیشنز ڈس کلیمر
آٹوموٹو پروڈکٹس (جنہیں حصہ نمبر میں "XA" کے طور پر شناخت کیا گیا ہے) ایئر بیگز کی تعیناتی میں یا ایسی ایپلی کیشنز میں استعمال کرنے کی ضمانت نہیں دی جاتی ہے جو گاڑی کے کنٹرول کو متاثر کرتی ہیں ISO 26262 آٹوموٹو سیفٹی اسٹینڈرڈ ("حفاظتی ڈیزائن") کے ساتھ۔ گاہک، کسی بھی نظام کو استعمال کرنے یا تقسیم کرنے سے پہلے جو پروڈکٹس کو شامل کرتے ہیں، حفاظتی مقاصد کے لیے ایسے نظاموں کی اچھی طرح جانچ کریں۔ حفاظتی ڈیزائن کے بغیر حفاظتی ایپلیکیشن میں مصنوعات کا استعمال مکمل طور پر گاہک کے خطرے میں ہے، یہ صرف قابل اطلاق قوانین اور ضوابط کے تحت ہے جو مصنوعات کی حدود کو نافذ کرتے ہیں۔
کاپی رائٹ 2020 Xilinx, Inc. Xilinx، Xilinx لوگو، Alveo، Artix، Kintex، Spartan، Versal، Virtex، Vivado، Zynq، اور یہاں شامل دیگر نامزد برانڈز امریکہ اور دیگر ممالک میں Xilinx کے ٹریڈ مارک ہیں۔ دیگر تمام ٹریڈ مارک ان کے متعلقہ مالکان کی ملکیت ہیں۔PG357 (v1.1) 23 نومبر 2020، ILA AXI4-Stream Interface v1.1 کے ساتھ
پی ڈی ایف ڈاؤن لوڈ کریں: Xilinx AXI4-Stream انٹیگریٹڈ لاجک اینالائزر گائیڈ

حوالہ جات

صارف دستی