Ръководство за интегриран логически анализатор Xilinx AXI4-Stream

Интегрираният логически анализатор (ILA) с ядро на интерфейс AXI4-Stream е персонализиран IP логически анализатор, който може да се използва за наблюдение на вътрешните сигнали и интерфейси на дизайн. Ядрото на ILA включва много разширени функции на съвременните логически анализатори, включително булеви тригерни уравнения и тригери за преход на ръба. Ядрото също така предлага възможност за отстраняване на грешки и наблюдение на интерфейса, заедно с проверка на протокола за картирани в паметта AXI и AXI4-Stream. Тъй като ядрото на ILA е синхронно с наблюдавания дизайн, всички ограничения на часовника на дизайна, които се прилагат към вашия дизайн, се прилагат и към компонентите на ядрото на ILA. За отстраняване на грешки в интерфейси в рамките на дизайн, ILA IP трябва да се добави към блоков дизайн в Vivado® IP интегратора. По подобен начин опцията за проверка на протокол AXI4/AXI4-Stream може да бъде активирана за ILA IP в IP интегратора. След това нарушенията на протокола могат да бъдат показани във формата на вълната viewer на логическия анализатор Vivado.

Характеристики

Избираем от потребителя брой портове на сондата и ширина на сондата.

Избираеми от потребителя цели за съхранение като блокова RAM и UltraRAM
Множество портове за сонда могат да се комбинират в едно условие за задействане.

Избираеми от потребителя AXI слотове за отстраняване на грешки в AXI интерфейси в дизайн.
Конфигурируеми опции за AXI интерфейси, включително типове интерфейси и трасиранеample дълбочина.

Данни и свойство на задействане за сонди.
Брой компаратори и ширина за всяка сонда и отделни портове в интерфейсите.

Входно/изходни интерфейси за кръстосано задействане.
Конфигурируем конвейер за входни сонди.

Проверка на протокола AXI4-MM и AXI4-Stream.

За повече информация относно ядрото на ILA вижте Ръководството за потребителя на Vivado Design Suite: Програмиране и отстраняване на грешки (UG908).

IP Факти

Таблица с факти за IP на LogiCORE™
Основни специфики
Поддържано семейство устройства1	Versal™ ACAP
Поддържани потребителски интерфейси	IEEE стандарт 1149.1 – JTAG
Предоставя се с Core
Дизайн Files	RTL
Example Дизайн	Verilog
Тестова стенда	Не е предоставено
Ограничения File	Xilinx® Design Constraints (XDC)
Симулационен модел	Не е предоставено
Поддържан S/W драйвер	N/A
Тествани потоци на проектиране2
Вписване в дизайна	Vivado® Design Suite
Симулация	За поддържаните симулатори вижте Xilinx Design Tools: Ръководство за бележки по изданието.
Синтез	Вивадо Синтез
поддръжка
Всички протоколи за промяна на IP на Vivado	Регистри на промените на Master Vivado IP: 72775
Поддръжка на Xilinx web страница
Бележки: 1. За пълен списък на поддържаните устройства вижте каталога на Vivado® IP. 2. За поддържаните версии на инструментите вижте Xilinx Design Tools: Ръководство за бележки по изданието.

крайview

Навигиране на съдържание чрез процес на проектиране
Документацията на Xilinx® е организирана около набор от стандартни процеси за проектиране, за да ви помогне да намерите подходящо съдържание за текущата ви задача за разработка. Този документ обхваща следните процеси на проектиране:

Разработка на хардуер, IP и платформа: Създаване на PL IP блокове за хардуерната платформа, създаване на PL ядра, функционална симулация на подсистемата и оценка на времето на Vivado®, използването на ресурси и затварянето на мощността. Също така включва разработване на хардуерна платформа за системна интеграция. Темите в този документ, които се отнасят за този процес на проектиране, включват:
Описания на портове

Часовник и нулиране
Персонализиране и генериране на ядрото

Core Overview
Сигналите и интерфейсите в дизайна на FPGA са свързани към ILA сонда и слот входове. Тези сигнали и интерфейси, прикрепени съответно към сондата и входовете на слота, са sampводи при проектни скорости и се съхранява с помощта на блокова RAM на чипа. Сигналите и интерфейсите в дизайна Versal™ ACAP са свързани към ILA сондата и входовете на слота. Тези прикачени сигнали и интерфейси са sampводени при проектни скорости, използвайки входа на основния часовник и съхранени в блокови RAM памети на чипа. Основните параметри определят следното:

Брой сонди (до 512) и ширина на сондата (1 до 1024).

Редица слотове и опции за интерфейс.
Trace sample дълбочина.

Данни и/или свойство на задействане за сонди.
Брой компаратори за всяка сонда.

Комуникацията с ILA ядрото се осъществява с помощта на екземпляр на AXI Debug Hub, който се свързва с IP ядрото на системата за управление, интерфейс и обработка (CIPS).

След като проектът се зареди във Versal ACAP, използвайте софтуера за логически анализатор Vivado®, за да настроите събитие за задействане на ILA измерването. След възникване на тригера sample буферът се запълва и качва в логическия анализатор Vivado. Можеш view тези данни с помощта на прозореца на формата на вълната. Сондата sampФункционалността на файла и тригера е реализирана в програмируемата логическа област. Вградена в чипа блокова RAM или UltraRAM памет въз основа на целта за съхранение, която сте избрали по време на персонализирането, която съхранява данните, докато не бъдат качени от софтуера. Не се изисква въвеждане или извеждане от страна на потребителя за задействане на събития, улавяне на данни или за комуникация с ядрото на ILA. ILA ядрото е способно да наблюдава сигнали на ниво интерфейс, то може да предава информация на ниво транзакция, като неизпълнените транзакции за AXI4 интерфейси.

ILA Probe Trigger Comparator
Всеки вход на сондата е свързан към задействащ компаратор, който може да извършва различни операции. По време на изпълнение компараторът може да бъде настроен да извършва = или != сравнения. Това включва съответстващи модели на ниво, като X0XX101. Той също така включва откриване на преходи на ръба, като нарастващ ръб (R), спадащ ръб (F), или ръб (B), или липса на преход (N). Тригерният компаратор може да извършва по-сложни сравнения, включително >, <, ≥ и ≤.

ВАЖНО! Компараторът се настройва по време на изпълнение чрез логическия анализатор Vivado®.

Състояние на задействане на ILA
Условието на задействане е резултат от булево изчисление „И“ или „ИЛИ“ на всеки от резултатите от сравнителния задействащ елемент на сондата ILA. Използвайки логическия анализатор Vivado®, вие избирате дали да „И“ сондата задейства компараторните сонди или да ги „ИЛИ“. Настройката „И“ предизвиква задействащо събитие, когато всички сравнения на сондата на ILA са удовлетворени. Настройката „ИЛИ“ предизвиква задействащо събитие, когато някое от сравненията на ILA сондата е удовлетворено. Условието на задействане е събитието на задействане, използвано за измерване на следата на ILA.

Приложения

Ядрото на ILA е проектирано да се използва в приложение, което изисква проверка или отстраняване на грешки с помощта на Vivado®. Следващата фигура показва CIPS IP ядро запис и четене от AXI блок RAM контролер през AXI мрежа на чип (NoC). ILA ядрото е свързано към интерфейсната мрежа между AXI NoC и AXI блок RAM контролера за наблюдение на AXI4 транзакцията в хардуерния мениджър.

Лицензиране и поръчка
Този Xilinx® LogiCORE™ IP модул се предоставя без допълнителни разходи с Xilinx Vivado® Design Suite съгласно условията на лиценза за краен потребител на Xilinx.
Забележка: За да проверите дали имате нужда от лиценз, проверете колоната Лиценз на IP каталога. Включен означава, че лицензът е включен към Vivado® Design Suite; Покупка означава, че трябва да закупите лиценз за използване на ядрото. Информация за други Xilinx® LogiCORE™ IP модули е достъпна на страницата за интелектуална собственост на Xilinx. За информация относно ценообразуването и наличността на други Xilinx LogiCORE IP модули и инструменти се свържете с местния търговски представител на Xilinx.

Спецификация на продукта

Описания на портове
Следващите таблици предоставят подробности за ILA портовете и параметрите.
ILA пристанища

Таблица 1: ILA пристанища
Име на порт	I/O	Описание
clk	I	Дизайн часовник, който следи цялата логика на задействане и съхранение.
сонда [ – 1:0]	I	Вход на порт за сонда. Номерът на порта на сондата е в диапазона от 0 до 511. Ширината на порта на сондата (обозначена с ) е в диапазона от 1 до 1024. Трябва да декларирате този порт като вектор. За 1-битов порт използвайте сонда [0:0].
trig_out	O	Портът trig_out може да бъде генериран или от условието за задействане, или от външен порт trig_in. Има контрол на времето за изпълнение от логическия анализатор за превключване между условие на задействане и trig_in за управление на trig_out.
trig_in	I	Входен порт за задействане, използван в базирана на процес система за вграден кръстосано задействане. Може да се свърже с друга ILA за създаване на каскаден тригер.
слот_ _	I	Интерфейс на слота. Видът на интерфейса се създава динамично въз основа на slot_ _ параметър тип интерфейс. Отделните портове в рамките на интерфейсите са достъпни за наблюдение в хардуерния мениджър.
trig_out_ack	I	Потвърждение за trig_out.
trig_in_ack	O	Потвърждение за trig_in.
нулиране	I	ILA Input Type, когато е зададен на „Interface Monitor“, този порт трябва да бъде същият сигнал за нулиране, който е синхронен с логиката на дизайна, която е прикрепена към Slot_ _ пристанища на ядрото на ILA.
S_ОС	I/O	Порт по избор. Използва се за ръчно свързване с ядрото на AXI Debug Hub, когато в Разширени опции е избрано „Активиране на AXI4-поточен интерфейс за ръчно свързване към AXI Debug Hub“.
M_AXIS	I/O	Порт по избор. Използва се за ръчно свързване с ядрото на AXI Debug Hub, когато е избрано „Активиране на AXI4- Stream Interface за ръчно свързване към AXI Debug Hub“ в „Разширени опции“.

Таблица 1: ILA пристанища (продължение)
Име на порт	I/O	Описание
aresetn	I	Порт по избор. Използва се за ръчно свързване с ядрото на AXI Debug Hub, когато е избрано „Активиране на AXI4- Stream Interface за ръчно свързване към AXI Debug Hub“ в „Разширени опции“. Този порт трябва да е синхронен с порта за нулиране на AXI Debug Hub.
акк	I	Порт по избор. Използва се за ръчно свързване с ядрото на AXI Debug Hub, когато е избрано „Активиране на AXI4- Stream Interface за ръчно свързване към AXI Debug Hub“ в „Разширени опции“. Този порт трябва да е синхронен с часовниковия порт на AXI Debug Hub.

Параметри на ILA

Таблица 2: Параметри на ILA
Параметър	Допустимо Ценности	Стойности по подразбиране	Описание
Component_Name	Низ с A–Z, 0–9 и _ (долна черта)	ila_0	Име на инстанциран компонент.
C_NUM_OF_PROBES	1–512	1	Брой портове за ILA сонда.
C_MEMORY_TYPE	0, 1	0	Цел за съхранение на заснетите данни. 0 съответства на блокова RAM, а 1 съответства на UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Проверете дълбочината на буфера за съхранение. Това число представлява максималния брой sampфайлове, които могат да се съхраняват по време на изпълнение за всеки вход на сонда.
C_PROBE _WIDTH	1–1024	1	Ширина на порта на сондата . Където е портът на сондата със стойност от 0 до 1,023.
C_TRIGOUT_EN	Вярно/Невярно	НЕВЯРНО	Активира функцията за изход. Използват се портове trig_out и trig_out_ack.
C_TRIGIN_EN	Вярно/Невярно	НЕВЯРНО	Активира функцията за задействане. Използват се портове trig_in и trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Добавете допълнителни провали към портовете на сондата. Един параметър се прилага за всички портове на сондата.
ALL_PROBE_SAME_MU	Вярно/Невярно	ВЯРНО	Това принуждава едни и същи стойностни единици за сравнение (съвпадащи единици) за всички сонди.
C_PROBE _MU_CNT	1–16	1	Брой единици за сравняване на стойност (съвпадение) на сонда. Това е валидно само ако ALL_PROBE_SAME_MU е FALSE.
C_PROBE _ТИП	ДАННИ и ТРИГЕР, ТРИГЕР, ДАННИ	ДАННИ и TRIGGER	За да изберете избрана сонда за указване на условието за задействане или за целите на съхранение на данни, или и за двете.
C_ADV_TRIGGER	Вярно/Невярно	НЕВЯРНО	Активира опцията за предварително задействане. Това активира машина за задействане и можете да напишете своя собствена последователност на задействане във Vivado Logic Analyzer.

Таблица 2: Параметри на ILA (продължение)
Параметър	Допустимо Ценности	Стойности по подразбиране	Описание
C_NUM_MONITOR_SLOTS	1-11	1	Брой интерфейсни слотове.
Бележки: 1. Максималният брой единици за сравнителна стойност (съвпадение) е ограничен до 1,024. За основния тригер (C_ADV_TRIGGER = FALSE), всяка сонда има една единица стойност за сравнение (както в по-ранната версия). Но за опцията за предварително задействане (C_ADV_TRIGGER = TRUE), това означава, че отделните сонди все още могат да имат възможен избор на брой единици за сравняване на стойности от една до четири. Но всички единици за сравнителна стойност не трябва да надвишават повече от 1,024. Това означава, че ако имате нужда от четири сравнителни единици на сонда, тогава имате право да използвате само 256 сонди.

Проектиране с ядрото

Този раздел включва насоки и допълнителна информация за улесняване на проектирането с ядрото.

Часовник
Входният порт clk е часовникът, използван от ядрото на ILA за регистриране на стойностите на сондата. За най-добри резултати трябва да бъде същият тактов сигнал, който е синхронен с логиката на дизайна, която е прикрепена към портовете на сондата на ядрото на ILA. Когато се свързвате ръчно с AXI Debug Hub, сигналът aclk трябва да е синхронен към входния порт за часовник на AXI Debug Hub.

Възстановява
Когато зададете ILA Input Type на Interface Monitor, портът за нулиране трябва да бъде същият сигнал за нулиране, който е синхронен с логиката на дизайна, чийто интерфейс е прикрепен към
слот_ _ порт на ядрото на ILA. За ръчно свързване с ядро на AXI Debug Hub, настоящият порт трябва да е синхронен с порта за нулиране на ядро на AXI Debug Hub.

Стъпки на потока на дизайна
Този раздел описва персонализирането и генерирането на ядрото, ограничаването на ядрото и стъпките за симулация, синтез и внедряване, които са специфични за това IP ядро. По-подробна информация за стандартните потоци за проектиране на Vivado® и IP интегратора можете да намерите в следните ръководства за потребителя на Vivado Design Suite:

Ръководство за потребителя на Vivado Design Suite: Проектиране на IP подсистеми с помощта на IP Integrator (UG994)
Ръководство за потребителя на Vivado Design Suite: Проектиране с IP (UG896)
Ръководство за потребителя на Vivado Design Suite: Първи стъпки (UG910)
Ръководство за потребителя на Vivado Design Suite: Логическа симулация (UG900)

Персонализиране и генериране на ядрото

Този раздел включва информация относно използването на инструменти на Xilinx® за персонализиране и генериране на ядрото във Vivado® Design Suite. Ако персонализирате и генерирате ядрото в Vivado IP integrator, вижте Vivado Design Suite User Guide: Designing IP Subsystems using IP Integrator (UG994) за подробна информация. IP интеграторът може автоматично да изчисли определени конфигурационни стойности при валидиране или генериране на дизайна. За да проверите дали стойностите се променят, вижте описанието на параметъра в тази глава. Да се view стойността на параметъра, изпълнете командата validate_bd_design в конзолата Tcl. Можете да персонализирате IP за използване във вашия дизайн, като посочите стойности за различните параметри, свързани с IP ядрото, като използвате следните стъпки:

Изберете IP от IP каталога.
Щракнете двукратно върху избрания IP или изберете командата Персонализиране на IP от лентата с инструменти или щракнете с десния бутон върху менюто.

За подробности вижте ръководството на потребителя на Vivado Design Suite: Проектиране с IP (UG896) и ръководството на потребителя на Vivado Design Suite: Първи стъпки (UG910). Фигурите в тази глава са илюстрации на Vivado IDE. Изобразеното тук оформление може да се различава от текущата версия.

За достъп до ядрото изпълнете следното:

Отворете проект, като изберете File след това Отворете проект или създайте нов проект, като изберете File след това Нов проект във Vivado.
Отворете IP каталога и навигирайте до някоя от таксономиите.

Щракнете двукратно върху ILA, за да изведете основното име Vivado IDE.

Панел с общи опции
Следващата фигура показва раздела Общи опции в настройката Native, която ви позволява да посочите опциите:

Следващата фигура показва раздела Общи опции в настройката на AXI, която ви позволява да посочите опциите:

Име на компонент: Използвайте това текстово поле, за да предоставите уникално име на модул за ядрото на ILA.

ILA Input Type: Тази опция определя кой тип интерфейс или сигнал ILA трябва да отстранява грешки. В момента стойностите за този параметър са „Native Probes“, „Interface Monitor“ и „Mixed“.
Брой сонди: Използвайте това текстово поле, за да изберете броя на портовете за сонди в ядрото на ILA. Валидният диапазон, използван във Vivado® IDE, е от 1 до 64. Ако имате нужда от повече от 64 сондиращи порта, трябва да използвате командния поток Tcl, за да генерирате ILA ядрото.
Брой интерфейсни слотове (достъпни само в тип интерфейсен монитор и смесен тип): Тази опция ви позволява да изберете броя на AXI интерфейсните слотове, които трябва да бъдат свързани към ILA.

Еднакъв брой компаратори за всички портове на сондата: Броят компаратори на сонда може да бъде конфигуриран на този панел. Еднакъв брой компаратори за всички сонди може да бъде активиран чрез избиране.

Панели на сонда порт
Следващата фигура показва раздела Probe Ports, който ви позволява да зададете настройки:

Панел на портовете на сондата: Ширината на всеки порт на сондата може да бъде конфигурирана в панелите на портовете на сондата. Всеки панел на сондата има до седем порта.
Ширина на сондата: Може да се посочи ширината на всеки порт на сондата. Валидният диапазон е от 1 до 1024.
Брой компаратори: Тази опция е активирана само когато опцията „Еднакъв брой компаратори за всички портове на сондата“ е деактивирана. Може да се настрои компаратор за всяка сонда в диапазона от 1 до 16.

Данни и/или задействане: Типът на сондата за всяка сонда може да бъде зададен чрез тази опция. Валидните опции са DATA_and_TRIGGER, DATA и TRIGGER.
Опции за сравнение: Типът операция или сравнение за всяка сонда може да се зададе с помощта на тази опция.

Опции на интерфейса
Следващата фигура показва раздела Опции на интерфейса, когато е избран Монитор на интерфейс или Смесен тип за входен тип ILA:

Тип интерфейс: Доставчик, библиотека, име и версия (VLNV) на интерфейса, който ще се наблюдава от ILA ядрото.
AXI-MM ID ширина: Избира ID ширината на AXI интерфейса, когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.

AXI-MM Data Width: Избира параметрите, съответстващи на slot_Избира ширината на данните на AXI интерфейса, когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.
AXI-MM Address Width: Избира ширината на адреса на AXI интерфейса, когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.
Enable AXI-MM/Stream Protocol Checker: Активира AXI4-MM или AXI4-Stream protocol checker за слот когато slot_ тип интерфейс е конфигуриран като AXI-MM или AXI4-Stream, където е номерът на слота.

Активиране на броячи за проследяване на транзакции: Активира възможност за проследяване на транзакции AXI4-MM.
Брой неизпълнени транзакции за четене: Указва броя на неизпълнените транзакции за четене за ИД. Стойността трябва да е равна или по-голяма от броя на неизпълнените транзакции за четене за тази връзка.
Брой неизпълнени транзакции за запис: Указва броя на неизпълнените транзакции за запис за ИД. Стойността трябва да е равна или по-голяма от броя на неизпълнените транзакции за запис за тази връзка.

Мониториране на сигнали за състояние на APC: Активиране на наблюдение на сигнали за състояние на APC за слот когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.
Конфигуриране на AXI адресен канал за четене като данни: Изберете сигнали за адресен канал за четене за целите на съхранението на данни за слота когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.
Конфигуриране на канал за адрес за четене на AXI като тригер: Изберете сигнали за канал за адрес за четене за определяне на условие за задействане за слот когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.

Конфигуриране на AXI канал за данни за четене като данни: Изберете сигнали за канал за четене на данни за целите на съхранението на данни за слота когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.
Конфигуриране на AXI канал за данни за четене като тригер: Изберете сигнали за канал за четене на данни за определяне на условия за задействане за слот когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.
Конфигуриране на канал за адрес за запис на AXI като данни: Изберете сигнали за канал за адрес за запис за целите на съхранението на данни за слота когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.

Конфигуриране на канал за адрес за запис на AXI като тригер: Изберете сигнали за канал за адрес за запис за определяне на условия за задействане за слот когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.
Конфигуриране на канал за данни за запис на AXI като данни: Изберете сигнали за канал за запис на данни за целите на съхранение на данни за слот когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.
Конфигуриране на AXI канал за данни за запис като тригер: Изберете сигнали за запис на канал за данни за указване на условие за задействане за слот когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.

Конфигуриране на AXI канал за отговор на запис като данни: Изберете сигнали на канал за отговор на запис за целите на съхранението на данни за слота когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.
Конфигуриране на AXI канал за отговор на запис като тригер: Изберете сигнали на канал за отговор на запис за указване на условие на тригер за слот когато slot_ тип интерфейс е конфигуриран като AXI-MM, където е номерът на слота.
AXI-Stream Tdata Width: Избира ширината на Tdata на интерфейса AXI-Stream, когато slot_ тип интерфейс е конфигуриран като AXI-Stream, където е номерът на слота.

AXI-Stream TID Width: Избира ширината на TID на интерфейса AXI-Stream, когато slot_ тип интерфейс е конфигуриран като AXI-Stream, където е номерът на слота.
AXI-Stream TUSER Width: Избира TUSER ширината на интерфейса AXI-Stream, когато slot_ тип интерфейс е конфигуриран като AXI-Stream, където е номерът на слота.
AXI-Stream TDEST Width: Избира TDEST ширината на AXI-Stream интерфейса, когато slot_ тип интерфейс е конфигуриран като AXI-Stream, където е номерът на слота.

Конфигуриране на AXIS сигнали като данни: Изберете сигнали AXI4-Stream за съхранение на данни за слот
когато slot_ тип интерфейс е конфигуриран като AXI-поток, където е номерът на слота.
Конфигуриране на AXIS сигнали като задействане: Изберете сигнали AXI4-Stream за указване на условие за задействане за слот когато slot_ тип интерфейс е конфигуриран като AXI-Stream, където е номерът на слота.
Конфигуриране на слот като данни и/или задействане: Избира не-AXI сигнали за слот за указване на условие за задействане или за целите на съхранение на данни, или и за двете за слот когато slot_ тип интерфейс е конфигуриран като не-AXI, където е номерът на слота.

Опции за съхранение
Следващата фигура показва раздела Опции за съхранение, който ви позволява да изберете типа цел за съхранение и дълбочината на паметта, която да се използва:

Storage Target: Този параметър се използва за избор на тип цел за съхранение от падащото меню.

Дълбочина на данните: Този параметър се използва за избор на подходящ sample deep от падащото меню.

Разширени опции
Следващата фигура показва раздела Разширени опции:

Активиране на интерфейс AXI4-Stream за ръчно свързване към AXI Debug Hub: Когато е активирана, тази опция дава AXIS интерфейс за IP за свързване към AXI Debug Hub.
Enable Trigger Input Interface: Отметнете тази опция, за да активирате допълнителен тригерен входен порт.
Активиране на изходен интерфейс за задействане: Поставете отметка в тази опция, за да активирате допълнителен изходен порт за задействане.

Входяща тръба Stages: Изберете броя на регистрите, които искате да добавите за сондата, за да подобрите резултатите от внедряването. Този параметър се отнася за всички сонди.
Разширено задействане: Поставете отметка, за да активирате последователността на задействания, базирана на държавната машина.

Генериране на изход
За подробности вижте ръководството на потребителя на Vivado Design Suite: Проектиране с IP (UG896).

Ограничаване на ядрото

Задължителни ограничения
Ядрото на ILA включва XDC file който съдържа подходящи ограничения на фалшиви пътища, за да се предотврати прекомерното ограничаване на синхронизиращите пътища за пресичане на домейна на часовника. Също така се очаква, че часовниковият сигнал, свързан към входния порт clk на ядрото на ILA, е правилно ограничен във вашия дизайн.

Избор на устройство, пакет и степен на скорост
Този раздел не е приложим за това IP ядро.

Тактови честоти
Този раздел не е приложим за това IP ядро.

Управление на часовника
Този раздел не е приложим за това IP ядро.
Поставяне на часовник
Този раздел не е приложим за това IP ядро.
Банкиране
Този раздел не е приложим за това IP ядро.

Поставяне на трансивър
Този раздел не е приложим за това IP ядро.
I/O стандарт и разположение
Този раздел не е приложим за това IP ядро.

Симулация

За изчерпателна информация относно компонентите за симулация на Vivado®, както и информация относно използването на поддържани инструменти на трети страни, вижте ръководството на потребителя на Vivado Design Suite: Логическа симулация (UG900).

Синтез и реализация
За подробности относно синтеза и внедряването вижте ръководството на потребителя на Vivado Design Suite: Проектиране с IP (UG896).

Отстраняване на грешки

Това приложение включва подробности относно ресурсите, налични в поддръжката на Xilinx® webсайт и инструменти за отстраняване на грешки. Ако IP изисква лицензен ключ, ключът трябва да бъде проверен. Инструментите за проектиране Vivado® имат няколко контролни точки за лицензи за пропускане на лицензиран IP през потока. Ако проверката на лиценза е успешна, IP може да продължи генерирането. В противен случай генерирането спира с грешка. Контролните точки на лиценза се прилагат от следните инструменти:

Вивадо Синтез

Внедряване на Vivado
write_bitstream (Tcl команда)

ВАЖНО! Нивото на IP лиценз се игнорира при контролните точки. Тестът потвърждава съществуването на валиден лиценз. Не проверява нивото на IP лиценз.

Намиране на помощ на Xilinx.com

За помощ в процеса на проектиране и отстраняване на грешки при използване на ядрото, поддръжката на Xilinx web Страницата съдържа ключови ресурси като продуктова документация, бележки за изданието, записи на отговори, информация за известни проблеми и връзки за получаване на допълнителна продуктова поддръжка. Форумите на общността на Xilinx също са достъпни, където членовете могат да учат, участват, споделят и задават въпроси относно решенията на Xilinx.

Документация
Това продуктово ръководство е основният документ, свързан с ядрото. Това ръководство, заедно с документация, свързана с всички продукти, които помагат в процеса на проектиране, могат да бъдат намерени на Xilinx Support web страница или като използвате Xilinx® Documentation Navigator. Изтеглете Xilinx Documentation Navigator от страницата за изтегляне. За повече информация относно този инструмент и наличните функции отворете онлайн помощта след инсталиране.

Записи за отговори
Записите на отговорите включват информация за често срещани проблеми, полезна информация за разрешаването на тези проблеми и всички известни проблеми с продукт на Xilinx. Записите с отговори се създават и поддържат ежедневно, като се гарантира, че потребителите имат достъп до най-точната налична информация. Записите на отговорите за това ядро могат да бъдат намерени чрез полето Търсене на поддръжка в основната поддръжка на Xilinx web страница. За да увеличите резултатите от търсенето си, използвайте ключови думи като:

Име на продукта
Съобщение(я) на инструмента
Обобщение на възникналия проблем

Филтърно търсене е налично след връщане на резултатите за по-нататъшно насочване на резултатите.

Техническа поддръжка
Xilinx предоставя техническа поддръжка във форумите на общността на Xilinx за този продукт LogiCORE™ IP, когато се използва, както е описано в документацията на продукта. Xilinx не може да гарантира време, функционалност или поддръжка, ако направите някое от следните:

Внедрете решението в устройства, които не са дефинирани в документацията.

Персонализирайте решението извън позволеното в документацията на продукта.
Променете която и да е секция от дизайна, обозначена с НЕ ПРОМЕНЯЙТЕ.

За да задавате въпроси, отворете форумите на общността на Xilinx.

Допълнителни ресурси и правни бележки

Ресурси на Xilinx
За ресурси за поддръжка, като отговори, документация, файлове за изтегляне и форуми, вижте Поддръжка на Xilinx.

Навигатор на документация и центрове за проектиране
Xilinx® Documentation Navigator (DocNav) предоставя достъп до Xilinx документи, видеоклипове и ресурси за поддръжка, които можете да филтрирате и търсите, за да намерите информация. За да отворите DocNav:

• От Vivado® IDE изберете Help → Documentation and Tutorials.
• В Windows изберете Старт → Всички програми → Xilinx Design Tools → DocNav.
• В командния ред на Linux въведете docnav.

Xilinx Design Hubs предоставят връзки към документация, организирана по задачи за проектиране и други теми, които можете да използвате, за да научите ключови концепции и да отговорите на често задавани въпроси. За достъп до Design Hubs:

В DocNav щракнете върху Design Hubs View раздел.
На Xilinx webсайт, вижте страницата Design Hubs.

Забележка: За повече информация относно DocNav вижте страницата Documentation Navigator на Xilinx webсайт.

Референции
Тези документи предоставят допълнителен материал, полезен с това ръководство:

Ръководство за потребителя на Vivado Design Suite: Програмиране и отстраняване на грешки (UG908)

Ръководство за потребителя на Vivado Design Suite: Проектиране с IP (UG896)
Ръководство за потребителя на Vivado Design Suite: Проектиране на IP подсистеми с помощта на IP Integrator (UG994)
Ръководство за потребителя на Vivado Design Suite: Първи стъпки (UG910)

Ръководство за потребителя на Vivado Design Suite: Логическа симулация (UG900)
Ръководство за потребителя на Vivado Design Suite: Внедряване (UG904)
Ръководство за миграция от ISE към Vivado Design Suite (UG911)

AXI Protocol Checker LogiCORE IP продуктово ръководство (PG101)
AXI4-Stream Protocol Checker LogiCORE IP продуктово ръководство (PG145)

История на ревизиите
Следната таблица показва хронологията на ревизиите за този документ.

Раздел	Резюме на ревизията
11 / 23 / 2020 Версия 1.1
Първоначално издание.	N/A

Моля, прочетете: Важни правни бележки
Информацията, която ви се разкрива по-долу („Материалите“), се предоставя единствено за избор и използване на продукти на Xilinx. До максималната степен, разрешена от приложимото законодателство: (1) Материалите се предоставят „КАКТО СА“ и с всички недостатъци, Xilinx с настоящото ОТХВЪРЛЯ ВСИЧКИ ГАРАНЦИИ И УСЛОВИЯ, ИЗРИЧНИ, КОСВЕНИ ИЛИ ЗАКОНОВИ, ВКЛЮЧИТЕЛНО, НО НЕ САМО ДО ГАРАНЦИИ ЗА ПРОДАВАЕМОСТ, НЕ -НАРУШЕНИЕ ИЛИ ГОДНОСТ ЗА НЯКАКВА КОНКРЕТНА ЦЕЛ; и (2) Xilinx не носи отговорност (независимо дали по договор или правонарушение, включително небрежност, или съгласно друга теория за отговорност) за каквито и да било загуби или щети от всякакъв вид или естество, свързани с, произтичащи от или във връзка с Материалите (включително използването на Материалите от ваша страна), включително за всякакви преки, косвени, специални, случайни или последващи загуби или щети (включително загуба на данни, печалби, репутация или всякакъв вид загуба или щета, претърпени в резултат на предявен иск от трета страна) дори ако такава повреда или загуба е била разумно предвидима или Xilinx е бил уведомен за възможността за същото.

Xilinx не поема задължение да коригира каквито и да било грешки, съдържащи се в Материалите, или да ви уведомява за актуализации на Материалите или спецификациите на продукта. Нямате право да възпроизвеждате, променяте, разпространявате или публично показвате Материалите без предварително писмено съгласие. Някои продукти са предмет на правилата и условията на ограничената гаранция на Xilinx, моля, вижте Условията за продажба на Xilinx, които могат да бъдат viewизд https://www.xilinx.com/legal.htm#tos; IP ядрата може да са предмет на условия за гаранция и поддръжка, съдържащи се в лиценз, издаден ви от Xilinx. Продуктите на Xilinx не са проектирани или предназначени да бъдат безопасни при срив или за използване в приложения, изискващи безопасна работа; Вие поемате изцяло риска и отговорността за използването на продуктите на Xilinx в такива критични приложения, моля, вижте Условията за продажба на Xilinx, които могат да бъдат viewизд https://www.xilinx.com/legal.htm#tos.
Този документ съдържа предварителна информация и подлежи на промяна без предупреждение. Информацията, предоставена тук, се отнася до продукти и/или услуги, които все още не са налични за продажба, и се предоставя единствено за информационни цели и не е предназначена или да се тълкува като оферта за продажба или опит за комерсиализация на посочените продукти и/или услуги тук.

ОТКАЗ ОТ ОТГОВОРНОСТ ЗА АВТОМОБИЛНИ ПРИЛОЖЕНИЯ
АВТОМОБИЛНИТЕ ПРОДУКТИ (ИДЕНТИФИЦИРАНИ КАТО „XA“ В НОМЕРА НА ЧАСТТА) НЕ СА ГАРАНТИРАНИ ЗА ИЗПОЛЗВАНЕ ПРИ РАЗГРАЖДАНЕ НА ВЪЗДУШНИ ВЪЗГЛАВНИЦИ ИЛИ ЗА УПОТРЕБА В ПРИЛОЖЕНИЯ, КОИТО ВЛИЯЯТ НА УПРАВЛЕНИЕТО НА ПРЕВОЗНОТО СРЕДСТВО („ПРИЛОЖЕНИЕ ЗА БЕЗОПАСНОСТ“), ОСВЕН АКО ИМА КОНЦЕПЦИЯ ЗА БЕЗОПАСНОСТ ИЛИ ПОСТОЯННА ФУНКЦИЯ ЗА ИЗЛИШАВАНЕ СЪС СТАНДАРТА ЗА АВТОМОБИЛНА БЕЗОПАСНОСТ ISO 26262 („ДИЗАЙН ЗА БЕЗОПАСНОСТ“). КЛИЕНТИТЕ, ПРЕДИ ДА ИЗПОЛЗВАТ ИЛИ РАЗПРОСТРАНЯВАТЕ СИСТЕМИ, КОИТО ВКЛЮЧВАТ ПРОДУКТИ, ДА ТЕСТВАТ ЩАЛО ТАКИВА СИСТЕМИ ЗА ЦЕЛИ НА БЕЗОПАСНОСТТА. ИЗПОЛЗВАНЕТО НА ПРОДУКТИ В ПРИЛОЖЕНИЕ ЗА БЕЗОПАСНОСТ БЕЗ ДИЗАЙН ЗА БЕЗОПАСНОСТ Е ИЗЦЯЛО НА РИСКА НА КЛИЕНТА, ПРЕДМЕТ САМО НА ПРИЛОЖИМИТЕ ЗАКОНИ И РАЗПОРЕДБИ, УРЕЖДАЩИ ОГРАНИЧЕНИЯТА НА ОТГОВОРНОСТТА ЗА ПРОДУКТА.
Copyright 2020 Xilinx, Inc. Xilinx, логото на Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq и други обозначени марки, включени тук, са търговски марки на Xilinx в Съединените щати и други държави. Всички останали търговски марки са собственост на съответните им собственици. PG357 (v1.1) 23 ноември 2020 г., ILA с интерфейс AXI4-Stream v1.1
Изтеглете PDF: Ръководство за интегриран логически анализатор Xilinx AXI4-Stream

Референции

Ръководство за потребителя