Xilinx AXI4-Stream 集成邏輯分析器指南

具有 AXI4-Stream 接口內核的集成邏輯分析器 (ILA) 是可定制的邏輯分析器 IP，可用於監控設計的內部信號和接口。 ILA 內核包括現代邏輯分析儀的許多高級功能，包括布爾觸發方程和邊沿轉換觸發器。該內核還提供接口調試和監控功能，以及針對內存映射 AXI 和 AXI4-Stream 的協議檢查。因為 ILA 內核與被監控的設計同步，所有應用於您的設計的設計時鐘約束也應用於 ILA 內核的組件。要調試設計中的接口，需要將 ILA IP 添加到 Vivado® IP 集成器中的塊設計。同樣，可以在 IP 集成器中為 ILA IP 啟用 AXI4/AXI4-Stream 協議檢查選項。然後可以在波形中顯示違反協議的情況 viewVivado 邏輯分析儀的呃。

特徵

用戶可選擇的探頭端口數量和探頭寬度。

用戶可選擇的存儲目標，例如塊 RAM 和 UltraRAM
多個探頭端口可以組合成一個觸發條件。

用戶可選擇的 AXI 插槽，用於調試設計中的 AXI 接口。
AXI 接口的可配置選項，包括接口類型和跟踪amp樂深度。

探測器的數據和触發器屬性。
接口內每個探頭和各個端口的多個比較器和寬度。

輸入/輸出交叉觸發接口。
輸入探測器的可配置流水線。

AXI4-MM 和 AXI4-Stream 協議檢查。

有關 ILA 內核的更多信息，請參閱 Vivado Design Suite 用戶指南：編程和調試 (UG908)。

知識產權事實

LogiCORE™ IP 事實表
核心細節
支持的設備系列1	Versal™ ACAP
支持的用戶界面	IEEE 標準 1149.1 – JTAG
提供核心
設計 Files	RTL
Examp設計	Verilog
測試台	未提供
約束條件 File	Xilinx® 設計約束 (XDC)
模擬模型	未提供
支持的軟件驅動程序	不適用
測試設計流程2
設計參賽	Vivado® 設計套件
模擬	有關支持的模擬器，請參閱 Xilinx 設計工具：發行說明指南.
合成	Vivado 綜合
支援
所有 Vivado IP 更改日誌	掌握 Vivado IP 更改日誌： 72775
賽靈思支持 web 頁
筆記： 1. 如需支持設備的完整列表，請參閱 Vivado® IP 目錄。 2. 支持的工具版本請參考 Xilinx 設計工具：發行說明指南.

超過view

按設計過程導航內容
Xilinx® 文檔圍繞一組標准設計流程進行組織，以幫助您找到與當前開發任務相關的內容。本文檔涵蓋以下設計過程：

硬件、IP 和平台開發：為硬件平台創建 PL IP 塊，創建 PL 內核、子系統功能仿真，並評估 Vivado® 時序、資源使用和電源收斂。還涉及開髮用於系統集成的硬件平台。本文檔中適用於此設計過程的主題包括：
端口說明

時鐘和復位
定制和生成內核

核心結束view
FPGA 設計中的信號和接口連接到 ILA 探針和插槽輸入。這些信號和接口分別連接到探頭和插槽輸入端，是 samp以設計速度引導並使用片上塊 RAM 存儲。 Versal™ ACAP 設計中的信號和接口連接到 ILA 探針和插槽輸入。這些附加的信號和接口是amp使用核心時鐘輸入以設計速度引導並存儲在片上塊 RAM 存儲器中。核心參數指定以下內容：

探頭數量（最多 512 個）和探頭寬度（1 到 1024）。

多個插槽和接口選項。
微量amp樂深度。

探測器的數據和/或觸發器屬性。
每個探頭的比較器數量。

與 ILA 內核的通信是使用連接到控制、接口和處理系統 (CIPS) IP 內核的 AXI 調試中心實例進行的。

將設計加載到 Versal ACAP 後，使用 Vivado® 邏輯分析儀軟件為 ILA 測量設置觸發事件。觸發發生後，samp文件緩衝區被填充並上傳到 Vivado 邏輯分析器中。你可以 view 此數據使用波形窗口。探頭amp文件和触發功能在可編程邏輯區域中實現。基於您在定制期間選擇的存儲目標的片上塊 RAM 或 UltraRAM 存儲器，用於存儲數據，直到軟件上傳數據。無需用戶輸入或輸出即可觸發事件、捕獲數據或與 ILA 核心通信。 ILA 內核能夠監控接口級信號，它可以傳遞事務級信息，例如 AXI4 接口的未完成事務。

ILA 探頭觸發比較器
每個探頭輸入都連接到一個能夠執行各種操作的觸發比較器。在運行時，可以將比較器設置為執行 = 或 != 比較。這包括匹配級別模式，例如 X0XX101。它還包括檢測邊沿轉換，例如上升沿 (R)、下降沿 (F)、任一邊沿 (B) 或無轉換 (N)。觸發比較器可以執行更複雜的比較，包括>、<、≥和≤。

重要的！ 比較器在運行時通過 Vivado® 邏輯分析器設置。

ILA 觸發條件
觸發條件是每個 ILA 探頭觸發比較器結果的布爾“與”或“或”計算結果。使用 Vivado® 邏輯分析器，您可以選擇是“與”探測觸發比較器探測還是“或”探測。當滿足所有 ILA 探頭比較時，“AND”設置會導致觸發事件。當滿足任何 ILA 探頭比較時，“OR”設置會導致觸發事件。觸發條件是用於 ILA 跡線測量的觸發事件。

應用領域

ILA 內核旨在用於需要使用 Vivado® 進行驗證或調試的應用。下圖顯示了 CIPS IP 內核通過 AXI 片上網絡 (NoC) 從 AXI 塊 RAM 控制器寫入和讀取。 ILA 內核連接到 AXI NoC 和 AXI Block RAM 控制器之間的接口網絡，以監控硬件管理器中的 AXI4 事務。

許可和訂購
根據 Xilinx 最終用戶許可條款，此 Xilinx® LogiCORE™ IP 模塊隨 Xilinx Vivado® Design Suite 一起免費提供。
筆記： 要驗證您是否需要許可證，請檢查 IP 目錄的許可證列。包含表示許可證包含在 Vivado® Design Suite 中；購買意味著您必須購買許可證才能使用內核。有關其他 Xilinx® LogiCORE™ IP 模塊的信息，請訪問 Xilinx 知識產權頁面。有關其他 Xilinx LogiCORE IP 模塊和工具的定價和可用性信息，請聯繫您當地的 Xilinx 銷售代表。

產品規格

端口說明
下表提供了有關 ILA 端口和參數的詳細信息。
ILA港口

表1： ILA港口
連接埠名稱	輸入/輸出	描述
時鐘	I	為所有觸發和存儲邏輯提供時鐘的設計時鐘。
探測[ – 1:0]	I	探頭端口輸入。探測端口號範圍從 0 到 511. 探頭端口寬度（表示為) 的範圍是 1 到 1024。您必須將此端口聲明為向量。對於 1 位端口，使用 probe [0:0]。
觸發輸出	O	trig_out 端口可以從觸發條件或外部 trig_in 端口生成。邏輯分析器有一個運行時控制，用於在觸發條件和 trig_in 之間切換以驅動 trig_out。
觸發輸入	I	在基於過程的系統中用於嵌入式交叉觸發的輸入觸發端口。可以連接到另一個 ILA 以創建級聯觸發器。
投幣口_ _	I	插槽接口。接口類型是根據slot_動態創建的_ 接口類型參數。接口中的各個端口可用於在硬件管理器中進行監視。
觸發輸出確認	I	對 trig_out 的確認。
觸發確認	O	對 trig_in 的確認。
復位	I	ILA Input Type 當設置為“Interface Monitor”時，此端口應該是與連接到 Slot_ 的設計邏輯同步的相同復位信號_ ILA 核心的端口。
S_軸	輸入/輸出	可選端口。當在高級選項中選擇“啟用 AXI4 流接口以手動連接到 AXI 調試中心”時，用於與 AXI 調試中心核心的手動連接。
軸	輸入/輸出	可選端口。當在“高級選項”中選擇“啟用 AXI4-流接口以手動連接到 AXI 調試中心”時，用於與 AXI 調試中心核心的手動連接。

表1： ILA港口（續）
連接埠名稱	輸入/輸出	描述
阿雷森	I	可選端口。當在“高級選項”中選擇“啟用 AXI4-流接口以手動連接到 AXI 調試中心”時，用於與 AXI 調試中心核心的手動連接。該端口應與 AXI Debug Hub 的複位端口同步。
阿克克	I	可選端口。當在“高級選項”中選擇“啟用 AXI4-流接口以手動連接到 AXI 調試中心”時，用於與 AXI 調試中心核心的手動連接。此端口應與 AXI 調試集線器的時鐘端口同步。

ILA 參數

表2： ILA 參數
範圍	允許價值觀	默認值	描述
組件名稱	包含 A–Z、0–9 和 _（下劃線）的字符串	伊拉_0	實例化組件的名稱。
C_NUM_OF_PROBES 個	1–512	1	ILA 探測端口的數量。
C_MEMORY_TYPE	0, 1	0	捕獲數據的存儲目標。 0 對應塊 RAM，1 對應 UltraRAM。
C_數據_深度	1,024、2,048、 4,096、8,192、 16,384、32,768、 65,536, 131,072	1,024	探測存儲緩衝區深度。這個數字代表s的最大數量amp可以在運行時為每個探測器輸入存儲的文件。
C_PROBE _寬度	1–1024	1	探頭口寬度. 在哪裡是具有從 0 到 1,023 的值的探測端口。
C_TRIGOUT_EN	對/錯	錯誤的	啟用觸發功能。使用端口 trig_out 和 trig_out_ack。
C_TRIGIN_EN	對/錯	錯誤的	啟用觸發功能。使用端口 trig_in 和 trig_in_ack。
C_INPUT_PIPE_STAGES	0–6	0	向探測端口添加額外的觸發器。一個參數適用於所有探測端口。
ALL_PROBE_SAME_MU	對/錯	真的	這會強制對所有探測器使用相同的比較值單元（匹配單元）。
C_PROBE _MU_CNT	1–16	1	每個探測器的比較值（匹配）單元數。這僅在 ALL_PROBE_SAME_MU 為 FALSE 時有效。
C_PROBE _類型	數據和触發，觸發，數據	數據和触發器	選擇一個選定的探頭用於指定觸發條件或用於數據存儲目的或用於兩者。
C_ADV_TRIGGER	對/錯	錯誤的	啟用高級觸發選項。這會啟用觸發狀態機，您可以在 Vivado Logic Analyzer 中編寫自己的觸發序列。

表2： ILA 參數（續）
範圍	允許價值觀	默認值	描述
C_NUM_MONITOR_SLOTS 個	1-11	1	接口插槽數。
筆記： 1. 比較值（匹配）單元的最大數量限制為 1,024 個。對於基本觸發器 (C_ADV_TRIGGER = FALSE)，每個探針都有一個比較值單元（與早期版本一樣）。但是對於高級觸發選項 (C_ADV_TRIGGER = TRUE)，這意味著單個探頭仍然可以選擇從 1,024 到 256 的比較值單元數。但是所有的比較值單位都不能超過XNUMX。這意味著，如果每個探頭需要四個比較單元，那麼您只能使用 XNUMX 個探頭。

用核心設計

本節包括指南和附加信息，以促進使用內核進行設計。

計時
clk 輸入端口是 ILA 內核用來註冊探測值的時鐘。為了獲得最佳結果，它應該是與連接到 ILA 內核的探測端口的設計邏輯同步的同一時鐘信號。手動連接 AXI Debug Hub 時，aclk 信號應與 AXI Debug Hub 時鐘輸入端口同步。

重設
當您將 ILA Input Type 設置為 Interface Monitor 時，復位端口應該是與接口所連接的設計邏輯同步的相同復位信號
投幣口_ _ ILA 核心的端口。對於與 AXI 調試中心內核的手動連接，當前端口應與 AXI 調試中心內核的複位端口同步。

設計流程步驟
本節描述了定制和生成內核、約束內核以及特定於該 IP 內核的仿真、綜合和實現步驟。有關標準 Vivado® 設計流程和 IP 集成器的更多詳細信息，請參閱以下 Vivado Design Suite 用戶指南：

Vivado Design Suite 用戶指南：使用 IP Integrator 設計 IP 子系統 (UG994)
Vivado Design Suite 用戶指南：使用 IP 進行設計 (UG896)
Vivado Design Suite 用戶指南：入門 (UG910)
Vivado Design Suite 用戶指南：邏輯仿真 (UG900)

定制和生成內核

本節包括有關使用 Xilinx® 工具在 Vivado® Design Suite 中定制和生成內核的信息。如果您在 Vivado IP 集成器中定制和生成內核，請參閱《Vivado Design Suite 用戶指南：使用 IP 集成器設計 IP 子系統》(UG994) 了解詳細信息。 IP 集成商可能會在驗證或生成設計時自動計算某些配置值。要檢查值是否發生變化，請參閱本章中的參數說明。到 view 參數值，在 Tcl 控制台中運行 validate_bd_design 命令。您可以使用以下步驟指定與 IP 內核相關的各種參數的值，從而自定義設計中使用的 IP：

從 IP 目錄中選擇 IP。
雙擊選定的 IP 或從工具欄中選擇自定義 IP 命令或右鍵單擊菜單。

如需了解詳情，請參閱《Vivado Design Suite 用戶指南：使用 IP 進行設計》(UG896) 和《Vivado Design Suite 用戶指南：入門》(UG910)。本章中的插圖是 Vivado IDE 的插圖。此處描述的佈局可能與當前版本不同。

要訪問核心，請執行以下操作：

通過選擇打開一個項目 File 然後打開項目或通過選擇創建一個新項目 File 然後在 Vivado 中新建項目。
打開 IP 目錄並導航到任何分類。

雙擊 ILA 調出核心名稱 Vivado IDE。

一般選項面板
下圖顯示了本機設置中的常規選項選項卡，允許您指定選項：

下圖顯示了 AXI 設置中的常規選項選項卡，允許您指定選項：

組件名稱：使用此文本字段為 ILA 核心提供唯一的模塊名稱。

ILA 輸入類型：此選項指定 ILA 應調試的接口或信號類型。目前，此參數的值為“Native Probes”、“Interface Monitor”和“Mixed”。
Number of Probes：使用此文本字段選擇 ILA 內核上的探測端口數。 Vivado® IDE 中使用的有效範圍是 1 到 64。如果您需要超過 64 個探測端口，則需要使用 Tcl 命令流來生成 ILA 內核。
Anum of Interface Slots (僅在Interface Monitor type和Mixed type中可用)：此選項允許您選擇需要連接到ILA的AXI接口插槽的數量。

所有探頭端口的比較器數量相同：可以在此面板上配置每個探頭的比較器數量。可以通過選擇啟用所有探頭的相同數量的比較器。

探針端口面板
下圖顯示了允許您指定設置的 Probe Ports 選項卡：

探頭端口面板：每個探頭端口的寬度可以在探頭端口面板中配置。每個探頭端口面板最多有七個端口。
探頭寬度：可以提及每個探頭端口的寬度。有效範圍是 1 到 1024。
Number of Comparators：此選項僅在禁用“所有探頭端口的相同數量的比較器”選項時啟用。可以為 1 到 16 範圍內的每個探頭設置一個比較器。

數據和/或觸發器：可以使用此選項設置每個探頭的探頭類型。有效選項為 DATA_and_TRIGGER、DATA 和 TRIGGER。
比較器選項：可以使用此選項設置每個探頭的操作或比較類型。

介面選項
ILA輸入類型選擇Interface Monitor或Mixed類型時的Interface Options選項卡如下圖所示：

接口類型：ILA 核心要監控的接口的供應商、庫、名稱和版本 (VLNV)。
AXI-MM ID Width：選擇插槽時AXI接口的ID寬度_ 接口類型配置為 AXI-MM，其中是插槽號。

AXI-MM Data Width：選擇slot_對應的參數，選擇slot_時AXI接口的Data width 接口類型配置為 AXI-MM，其中是插槽號。
AXI-MM Address Width：選擇 AXI 接口的地址寬度，當 slot_ 接口類型配置為 AXI-MM，其中是插槽號。
Enable AXI-MM/Stream Protocol Checker：為插槽啟用 AXI4-MM 或 AXI4-Stream 協議檢查器當插槽_ 接口類型配置為 AXI-MM 或 AXI4-Stream，其中是插槽號。

Enable Transaction Tracking Counters：啟用 AXI4-MM 事務跟踪功能。
Number of Outstanding Read Transactions：指定每個 ID 的未完成讀取事務數。該值應等於或大於該連接的未完成讀取事務數。
未完成的寫入事務數：指定每個 ID 未完成的寫入事務數。該值應等於或大於該連接的未完成寫入事務數。

Monitor APC Status signals：啟用插槽的 APC 狀態信號監控當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。
Configure AXI read address channel as Data：選擇讀取地址通道信號用於槽的數據存儲目的當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。
Configure AXI read address channel as Trigger：選擇讀地址通道信號，為slot指定觸發條件當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。

Configure AXI read data channel as Data：選擇讀取數據通道信號用於槽的數據存儲目的當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。
Configure AXI read data channel as Trigger：選擇讀取數據通道信號，為slot指定觸發條件當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。
Configure AXI write address channel as Data：選擇寫地址通道信號用於槽的數據存儲目的當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。

Configure AXI write address channel as Trigger：選擇寫地址通道信號，用於指定槽的觸發條件當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。
Configure AXI write data channel as Data：選擇寫數據通道信號用於槽的數據存儲目的當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。
Configure AXI write data channel as Trigger：選擇寫數據通道信號，為slot指定觸發條件當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。

Configure AXI write response channel as Data：選擇寫響應通道信號用於槽的數據存儲目的當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。
Configure AXI write response channel as Trigger：選擇寫響應通道信號，用於指定槽的觸發條件當插槽_ 接口類型配置為 AXI-MM，其中是插槽號。
AXI-Stream Tdata Width：選擇當slot_時AXI-Stream接口的Tdata寬度接口類型配置為 AXI-Stream，其中是插槽號。

AXI-Stream TID Width：當slot_時選擇AXI-Stream接口的TID寬度接口類型配置為 AXI-Stream，其中是插槽號。
AXI-Stream TUSER Width：選擇 AXI-Stream 接口的 TUSER 寬度，當 slot_ 接口類型配置為 AXI-Stream，其中是插槽號。
AXI-Stream TDEST Width：選擇 AXI-Stream 接口的 TDEST 寬度，當 slot_ 接口類型配置為 AXI-Stream，其中是插槽號。

Configure AXIS Signals as Data：選擇 AXI4-Stream 信號用於槽的數據存儲目的
當插槽_ 接口類型配置為 AXI-Stream，其中是插槽號。
Configure AXIS Signals as Trigger：選擇 AXI4-Stream 信號以指定插槽的觸發條件當插槽_ 接口類型配置為 AXI-Stream，其中是插槽號。
Configure Slot as Data and/or Trigger：選擇非 AXI 槽信號以指定觸發條件或用於數據存儲目的或同時用於槽當插槽_ 接口類型配置為非 AXI，其中是插槽號。

儲存選項
下圖顯示了 Storage Options 選項卡，它允許您選擇要使用的存儲目標類型和內存深度：

存儲目標：此參數用於從下拉菜單中選擇存儲目標類型。

Data Depth：這個參數用來選擇一個合適的samp從下拉菜單中選擇深度。

進階選項
下圖顯示了“高級選項”選項卡：

Enable AXI4-Stream Interface for Manual Connection to AXI Debug Hub：啟用後，此選項為 IP 提供一個 AXIS 接口以連接到 AXI Debug Hub。
Enable Trigger Input Interface：選中此選項以啟用可選的觸發輸入端口。
Enable Trigger Output Interface：選中此選項以啟用可選的觸發輸出端口。

輸入管 Stages：選擇要為探針添加的寄存器數量，以改善實現結果。此參數適用於所有探頭。
Advanced Trigger：選中以啟用基於狀態機的觸發排序。

輸出生成
如需了解詳情，請參閱《Vivado Design Suite 用戶指南：使用 IP 進行設計》(UG896)。

約束核心

必需的約束
ILA 內核包括一個 XDC file 包含適當的錯誤路徑約束以防止時鐘域交叉同步路徑的過度約束。還希望連接到 ILA 內核的 clk 輸入端口的時鐘信號在您的設計中得到適當的約束。

器件、封裝和速度等級選擇
本節不適用於該 IP 核。

時鐘頻率
本節不適用於該 IP 核。

時鐘管理
本節不適用於該 IP 核。
時鐘放置
本節不適用於該 IP 核。
銀行業
本節不適用於該 IP 核。

收發器放置
本節不適用於該 IP 核。
I/O 標準和佈局
本節不適用於該 IP 核。

模擬

有關 Vivado® 仿真組件的全面信息，以及有關使用支持的第三方工具的信息，請參閱《Vivado Design Suite 用戶指南：邏輯仿真》(UG900)。

綜合與實現
有關綜合和實現的詳細信息，請參閱《Vivado Design Suite 用戶指南：使用 IP 進行設計》(UG896)。

偵錯

本附錄包含有關賽靈思支持上可用資源的詳細信息 web站點和調試工具。如果 IP 需要許可證密鑰，則必須驗證該密鑰。 Vivado® 設計工具有多個許可檢查點，用於通過流程門控許可 IP。如果許可證檢查成功，IP 可以繼續生成。否則，生成會因錯誤而停止。許可證檢查點由以下工具強制執行：

Vivado 綜合

Vivado 實施
write_bitstream（Tcl 命令）

重要的！ IP 許可證級別在檢查點被忽略。測試確認存在有效許可證。它不檢查 IP 許可證級別。

在 Xilinx.com 上尋求幫助

為了在使用內核時幫助設計和調試過程，Xilinx 支持 web 頁麵包含關鍵資源，例如產品文檔、發行說明、答复記錄、有關已知問題的信息以及用於獲取進一步產品支持的鏈接。 Xilinx 社區論壇也可供成員學習、參與、分享和提出有關 Xilinx 解決方案的問題。

文件
本產品指南是與核心相關的主要文檔。本指南以及與所有有助於設計過程的產品相關的文檔可在 Xilinx 支持上找到 web 頁面或使用 Xilinx® Documentation Navigator。從下載頁面下載 Xilinx Documentation Navigator。有關此工具和可用功能的更多信息，請在安裝後打開聯機幫助。

回答記錄
答复記錄包括有關常見問題的信息、有關如何解決這些問題的有用信息，以及 Xilinx 產品的任何已知問題。每天都會創建和維護答复記錄，以確保用戶可以訪問最準確的可用信息。可以使用 Xilinx 主支持上的“搜索支持”框找到該內核的答复記錄 web 頁。要最大化搜索結果，請使用以下關鍵字：

產品名稱
工具消息
遇到的問題總結

返回結果後可以進行篩選搜索以進一步定位結果。

技術支援
當按照產品文檔中的描述使用時，Xilinx 在 Xilinx 社區論壇上為此 LogiCORE™ IP 產品提供技術支持。如果您執行以下任何操作，Xilinx 無法保證時序、功能或支持：

在文檔中未定義的設備中實施解決方案。

自定義超出產品文檔允許範圍的解決方案。
更改標有“請勿修改”的設計的任何部分。

要提問，請導航至 Xilinx 社區論壇。

其他資源和法律聲明

賽靈思資源
如需答案、文檔、下載和論壇等支持資源，請參閱 Xilinx 支持。

文檔導航器和設計中心
Xilinx® Documentation Navigator (DocNav) 提供對 Xilinx 文檔、視頻和支持資源的訪問，您可以過濾和搜索這些資源以查找信息。要打開 DocNav：

• 在Vivado® IDE 中，選擇幫助→ 文檔和教程。
• 在Windows 上，選擇開始→ 所有程序→ Xilinx 設計工具→ DocNav。
• 在Linux 命令提示符下，輸入docnav。

Xilinx 設計中心提供指向按設計任務和其他主題組織的文檔的鏈接，您可以使用這些鏈接來學習關鍵概念並解決常見問題。要訪問設計中心：

在 DocNav 中，單擊設計中心 View 選項卡。
關於賽靈思 web網站，請參閱設計中心頁面。

筆記： 有關 DocNav 的更多信息，請參閱 Xilinx 上的 Documentation Navigator 頁面 web地點。

參考
這些文檔提供了對本指南有用的補充材料：

Vivado Design Suite 用戶指南：編程和調試 (UG908)

Vivado Design Suite 用戶指南：使用 IP 進行設計 (UG896)
Vivado Design Suite 用戶指南：使用 IP Integrator 設計 IP 子系統 (UG994)
Vivado Design Suite 用戶指南：入門 (UG910)

Vivado Design Suite 用戶指南：邏輯仿真 (UG900)
Vivado Design Suite 用戶指南：實施 (UG904)
ISE 到 Vivado Design Suite 遷移指南 (UG911)

AXI 協議檢查器 LogiCORE IP 產品指南 (PG101)
AXI4-Stream 協議檢查器 LogiCORE IP 產品指南 (PG145)

修訂歷史
下表顯示了本文檔的修訂歷史。

部分	修訂摘要
11 / 23 / 2020版本1.1
初次發布。	不適用

請閱讀：重要法律聲明
此處向您披露的信息（“材料”）僅供選擇和使用 Xilinx 產品。在適用法律允許的最大範圍內：(1) 材料“按原樣”提供，包含所有錯誤，Xilinx 特此否認所有明示、暗示或法定的保證和條件，包括但不限於適銷性、非- 侵權或適用於任何特定目的； (2) Xilinx 不對與材料相關、由材料引起或與之相關的任何種類或性質的任何損失或損害負責（無論是合同或侵權行為，包括疏忽，還是任何其他責任理論）（包括您對材料的使用），包括任何直接的、間接的、特殊的、附帶的或後果性的損失或損害（包括數據、利潤、商譽的損失，或因提起的任何訴訟而遭受的任何類型的損失或損害）由第三方），即使此類損害或損失是可以合理預見的，或者 Xilinx 已被告知發生這種情況的可能性。

Xilinx 不承擔糾正材料中包含的任何錯誤或通知您材料或產品規格更新的義務。未經事先書面同意，您不得複制、修改、分發或公開展示材料。某些產品受 Xilinx 有限保修條款和條件的約束，請參閱 Xilinx 的銷售條款，可以 view編輯於 https://www.xilinx.com/legal.htm#tos; IP 核可能受 Xilinx 向您頒發的許可證中包含的保證和支持條款的約束。 Xilinx 產品並非旨在或旨在實現故障安全或用於任何需要故障安全性能的應用；您承擔在此類關鍵應用中使用 Xilinx 產品的全部風險和責任，請參閱 Xilinx 的銷售條款 view編輯於 https://www.xilinx.com/legal.htm#tos.
本文檔包含初步信息，如有更改，恕不另行通知。此處提供的信息與尚未可供銷售的產品和/或服務有關，僅供參考，無意或不應被解釋為對所提及的產品和/或服務的銷售要約或嘗試商業化在此處。

汽車應用免責聲明
汽車產品（在零件編號中標識為“XA”）不保證用於安全氣囊的展開或用於影響車輛控制的應用（“安全應用”），除非具有一致的安全概念或冗餘特徵符合 ISO 26262 汽車安全標準（“安全設計”）。在使用或分發包含產品的任何系統之前，客戶應出於安全目的徹底測試此類系統。在沒有安全設計的情況下在安全應用中使用產品的風險完全由客戶承擔，僅受適用法律和法規對產品責任限制的約束。
版權所有 2020 Xilinx, Inc。Xilinx、Xilinx 徽標、Alveo、Artix、Kintex、Spartan、Versal、Virtex、Vivado、Zynq 和此處包含的其他指定品牌是 Xilinx 在美國和其他國家/地區的商標。所有其他商標均為其各自所有者的財產。PG357 (v1.1) 23 年 2020 月 4 日，ILA with AXI1.1-Stream Interface vXNUMX
下載PDF： Xilinx AXI4-Stream 集成邏輯分析器指南

參考

使用者手冊