Кіраўніцтва па ўбудаваным лагічным аналізатары Xilinx AXI4-Stream

Інтэграваны лагічны аналізатар (ILA) з ядром інтэрфейсу AXI4-Stream - гэта наладжвальны IP-аналізатар логікі, які можна выкарыстоўваць для кантролю ўнутраных сігналаў і інтэрфейсаў канструкцыі. Ядро ILA уключае мноства пашыраных функцый сучасных лагічных аналізатараў, у тым ліку лагічныя трыгерныя ўраўненні і трыгеры пераходу краю. Ядро таксама прапануе магчымасць адладкі інтэрфейсу і маніторынгу разам з праверкай пратаколаў для адлюстраваных у памяці AXI і AXI4-Stream. Паколькі ядро ILA сінхронна з праектам, які кантралюецца, усе тактавыя абмежаванні дызайну, якія прымяняюцца да вашага дызайну, таксама прымяняюцца да кампанентаў ядра ILA. Каб адладжваць інтэрфейсы ў дызайне, ILA IP трэба дадаць у дызайн блока ў інтэгратары Vivado® IP. Аналагічным чынам можна ўключыць опцыю праверкі пратакола AXI4/AXI4-Stream для ILA IP у інтэгратары IP. Парушэнні пратаколу могуць быць адлюстраваны ў форме сігналу viewer лагічнага аналізатара Vivado.

Асаблівасці

Выбіраемая карыстальнікам колькасць партоў зонда і шырыня зонда.

Аб'екты захоўвання, якія выбірае карыстальнік, напрыклад, блокавая аператыўная памяць і UltraRAM
Некалькі партоў зонда могуць быць аб'яднаны ў адно ўмова запуску.

Выбіраныя карыстальнікам слоты AXI для адладкі інтэрфейсаў AXI у канструкцыі.
Наладжвальныя параметры для інтэрфейсаў AXI, уключаючы тыпы інтэрфейсаў і трасіроўкуample глыбіня.

Дадзеныя і трыгерныя ўласцівасці для зондаў.
Колькасць кампаратараў і шырыня для кожнага зонда і асобных партоў у інтэрфейсах.

Інтэрфейсы перакрыжаванага запуску ўводу/вываду.
Наладжвальны канвеер для ўваходных зондаў.

Праверка пратаколаў AXI4-MM і AXI4-Stream.

Для атрымання дадатковай інфармацыі аб ядры ILA глядзіце Кіраўніцтва карыстальніка Vivado Design Suite: Праграмаванне і адладка (UG908).

IP Факты

Табліца IP-фактаў LogiCORE™
Асноўныя асаблівасці
Сямейства падтрымоўваных прылад1	Versal™ ACAP
Падтрымліваюцца карыстальніцкія інтэрфейсы	Стандарт IEEE 1149.1 – ДжTAG
Пастаўляецца з Core
Дызайн Files	RTL
Exampле Дызайн	Верылог
Тэставы стэнд	Не прадугледжана
Абмежаванні File	Абмежаванні праектавання Xilinx® (XDC)
Імітацыйная мадэль	Не прадугледжана
Падтрымліваецца праграмны драйвер	Н/Д
Правераныя патокі праектавання2
Уваход у дызайн	Vivado® Design Suite
Мадэляванне	Для падтрымоўваных сімулятараў гл Інструменты праектавання Xilinx: Кіраўніцтва па нататках да выпуску.
Сінтэз	Vivado Synthesis
Падтрымка
Усе журналы змяненняў Vivado IP	Журналы змяненняў Master Vivado IP: 72775
Падтрымка Xilinx web старонка
Заўвагі: 1. Поўны спіс падтрымоўваных прылад глядзіце ў каталогу Vivado® IP. 2. Аб падтрымоўваных версіях інструментаў гл Інструменты праектавання Xilinx: Кіраўніцтва па нататках да выпуску.

Скончанаview

Навігацыя па змесціве ў працэсе распрацоўкі
Дакументацыя Xilinx® арганізавана вакол набору стандартных працэсаў праектавання, каб дапамагчы вам знайсці адпаведны кантэнт для бягучай задачы распрацоўкі. Гэты дакумент ахоплівае наступныя працэсы праектавання:

Распрацоўка абсталявання, IP і платформы: стварэнне блокаў PL IP для апаратнай платформы, стварэнне ядраў PL, функцыянальнае мадэляванне падсістэмы і ацэнка часу Vivado®, выкарыстання рэсурсаў і закрыцця харчавання. Таксама прадугледжвае распрацоўку апаратнай платформы для сістэмнай інтэграцыі. Тэмы ў гэтым дакуменце, якія адносяцца да гэтага працэсу праектавання, ўключаюць:
Апісанне партоў

Тактаванне і скід
Настройка і стварэнне ядра

Ядро большview
Сігналы і інтэрфейсы ў канструкцыі FPGA падключаюцца да зонда ILA і ўваходных шчылін. Гэтыя сігналы і інтэрфейсы, далучаныя да ўваходаў зонда і слота адпаведна, з'яўляюцца sampвядуцца на праектных хуткасцях і захоўваюцца з дапамогай блочнай аператыўнай памяці на чыпе. Сігналы і інтэрфейсы ў канструкцыі Versal™ ACAP падключаюцца да ўваходаў зонда ILA і слота. Гэтыя далучаныя сігналы і інтэрфейсы з'яўляюцца sampвядзецца на праектных хуткасцях з выкарыстаннем тактавага сігналу ядра і захоўваецца ў блокавай памяці аператыўнай памяці чыпа. Асноўныя параметры вызначаюць наступнае:

Колькасць зондаў (да 512) і шырыня зондаў (ад 1 да 1024).

Шэраг слотаў і варыянтаў інтэрфейсу.
След сample глыбіня.

Дадзеныя і/або трыгерныя ўласцівасці для зондаў.
Колькасць кампаратараў для кожнага зонда.

Сувязь з ядром ILA ажыццяўляецца з дапамогай асобніка AXI Debug Hub, які падключаецца да IP-ядра сістэмы кіравання, інтэрфейсу і апрацоўкі (CIPS).

Пасля загрузкі дызайну ў Versal ACAP выкарыстоўвайце праграмнае забеспячэнне лагічнага аналізатара Vivado®, каб наладзіць падзею запуску для вымярэння ILA. Пасля таго, як адбываецца трыгер, sampБуфер запаўняецца і загружаецца ў лагічны аналізатар Vivado. Ты можаш view гэтыя дадзеныя з дапамогай акна сігналу. Зонд сampLe і функцыі трыгера рэалізаваны ў праграмаванай лагічнай вобласці. Блок аператыўнай памяці або памяці UltraRAM на чыпе ў залежнасці ад мэтавага сховішча, абранага вамі падчас наладкі, якое захоўвае даныя, пакуль яны не будуць загружаны праграмным забеспячэннем. Для запуску падзей, збору даных або сувязі з ядром ILA не патрабуецца ўвод або вывад карыстальніка. Ядро ILA здольна кантраляваць сігналы на ўзроўні інтэрфейсу, яно можа перадаваць інфармацыю на ўзроўні транзакцый, напрыклад, незавершаныя транзакцыі для інтэрфейсаў AXI4.

ILA Probe Trigger Кампаратар
Кожны ўваход зонда падлучаны да трыгернага кампаратара, які здольны выконваць розныя аперацыі. Падчас выканання кампаратар можна наладзіць на выкананне параўнанняў = або !=. Гэта ўключае ў сябе адпаведныя шаблоны ўзроўняў, такія як X0XX101. Ён таксама ўключае выяўленне пераходаў краёў, такіх як нарастаючы край (R), спадальны край (F), альбо край (B), альбо адсутнасць пераходу (N). Трыгерны кампаратар можа выконваць больш складаныя параўнанні, у тым ліку >, <, ≥ і ≤.

ВАЖНА! Кампаратар усталёўваецца падчас працы праз лагічны аналізатар Vivado®.

Умова запуску ILA
Умова запуску з'яўляецца вынікам лагічнага вылічэння "І" або "АБО" кожнага з вынікаў кампаратара запуску зонда ILA. З дапамогай лагічнага аналізатара Vivado® вы выбіраеце, ці трэба "І" правяраць датчыкі запуску кампаратараў або "АБО". Налада "І" выклікае падзею трыгера, калі ўсе параўнанні зонда ILA задаволеныя. Параметр "АБО" выклікае падзею трыгера, калі любы з параўнанняў зонда ILA задаволены. Умова запуску - гэта падзея запуску, якая выкарыстоўваецца для вымярэння трасіроўкі ILA.

Прыкладанні

Ядро ILA прызначана для выкарыстання ў дадатку, які патрабуе праверкі або адладкі з дапамогай Vivado®. На наступным малюнку паказана запіс і чытанне ядра CIPS IP з кантролера аператыўнай памяці блока AXI праз сетку AXI на чыпе (NoC). Ядро ILA падлучана да сеткі інтэрфейсу паміж AXI NoC і кантролерам аператыўнай памяці блока AXI для маніторынгу транзакцыі AXI4 у дыспетчары абсталявання.

Ліцэнзаванне і заказ
Гэты IP-модуль Xilinx® LogiCORE™ прадастаўляецца без дадатковых выдаткаў разам з Xilinx Vivado® Design Suite згодна з умовамі ліцэнзіі канчатковага карыстальніка Xilinx.
Заўвага: Каб пераканацца, што вам патрэбна ліцэнзія, праверце слупок "Ліцэнзія" ў каталогу IP. Уключана азначае, што ліцэнзія ўключана ў Vivado® Design Suite; Купля азначае, што вы павінны набыць ліцэнзію на выкарыстанне ядра. Інфармацыя аб іншых IP-модулях Xilinx® LogiCORE™ даступная на старонцы інтэлектуальнай уласнасці Xilinx. Для атрымання інфармацыі аб цэнах і наяўнасці іншых модуляў і інструментаў Xilinx LogiCORE IP звярніцеся да мясцовага гандлёвага прадстаўніка Xilinx.

Спецыфікацыя прадукту

Апісанне партоў
У наступных табліцах прыведзены падрабязныя звесткі аб партах і параметрах ILA.
Парты ILA

Табліца 1: Парты ILA
Назва порта	Увод-вывад	Апісанне
clk	I	Дызайн гадзінніка, які адсочвае ўсю логіку запуску і захоўвання.
зонд [ – 1:0]	I	Уваход порта зонда. Нумар порта зонда знаходзіцца ў дыяпазоне ад 0 да 511. Шырыня порта зонда (пазначаецца ) знаходзіцца ў дыяпазоне ад 1 да 1024. Вы павінны аб'явіць гэты порт як вектар. Для 1-бітнага порта выкарыстоўвайце зонд [0:0].
трыг_выхад	O	Порт trig_out можа быць створаны альбо з умовы запуску, альбо з вонкавага порта trig_in. Існуе кантроль часу выканання з лагічнага аналізатара для пераключэння паміж умовай запуску і trig_in для кіравання trig_out.
trig_in	I	Порт трыгера ўваходу, які выкарыстоўваецца ў сістэме на аснове працэсаў для ўбудаванага перакрыжаванага трыгера. Можна падключыць да іншага ILA для стварэння каскаднага трыгера.
слот_ _	I	Інтэрфейс слота. Тып інтэрфейсу ствараецца дынамічна на аснове slot_ _ параметр тыпу інтэрфейсу. Асобныя парты ў інтэрфейсах даступныя для маніторынгу ў дыспетчары абсталявання.
trig_out_ack	I	Пацверджанне trig_out.
trig_in_ack	O	Падзяка trig_in.
скід	I	ILA Input Type, калі ўсталяваны "Interface Monitor", гэты порт павінен быць такім жа сігналам скіду, які сінхронны з логікай праектавання, якая далучана да Slot_ _ парты ядра ILA.
S_ВОСЬ	Увод-вывад	Дадатковы порт. Выкарыстоўваецца для ручнога падключэння да ядра AXI Debug Hub, калі ў дадатковых параметрах выбрана «Уключыць AXI4- Stream Interface для ручнога падключэння да AXI Debug Hub».
М_ВОСЬ	Увод-вывад	Дадатковы порт. Выкарыстоўваецца для ручнога падлучэння да ядра AXI Debug Hub, калі ў «Дадатковых параметрах» выбрана «Уключыць інтэрфейс AXI4- Stream для ручнога падключэння да AXI Debug Hub».

Табліца 1: Парты ILA (працяг)
Назва порта	Увод-вывад	Апісанне
арэсетн	I	Дадатковы порт. Выкарыстоўваецца для ручнога падлучэння да ядра AXI Debug Hub, калі ў «Дадатковых параметрах» выбрана «Уключыць інтэрфейс AXI4- Stream для ручнога падключэння да AXI Debug Hub». Гэты порт павінен быць сінхронным з портам скіду AXI Debug Hub.
акл	I	Дадатковы порт. Выкарыстоўваецца для ручнога падлучэння да ядра AXI Debug Hub, калі ў «Дадатковых параметрах» выбрана «Уключыць інтэрфейс AXI4- Stream для ручнога падключэння да AXI Debug Hub». Гэты порт павінен быць сінхронным з тактавым портам AXI Debug Hub.

Параметры ILA

Табліца 2: Параметры ILA
Параметр	Дапушчальна Каштоўнасці	Значэнні па змаўчанні	Апісанне
Імя_кампанента	Радок з A–Z, 0–9 і _ (падкрэсліванне)	ila_0	Імя створанага кампанента.
C_NUM_OF_PROBES	1–512	1	Колькасць партоў зонда ILA.
C_MEMORY_TYPE	0, 1	0	Мэтавае сховішча для атрыманых даных. 0 адпавядае блокавай аператыўнай памяці, а 1 - UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Даследуйце глыбіню буфера захоўвання. Гэты лік уяўляе максімальную колькасць sampфайлы, якія можна захоўваць падчас выканання для кожнага ўводу зонда.
C_PROBE _ШЫРЫНЯ	1–1024	1	Шырыня адтуліны зонда . дзе гэта порт зонда, які мае значэнне ад 0 да 1,023.
C_TRIGOUT_EN	Праўда/Хлусня	ХЛУСНЯ	Уключае функцыю запуску. Выкарыстоўваюцца парты trig_out і trig_out_ack.
C_TRIGIN_EN	Праўда/Хлусня	ХЛУСНЯ	Уключае функцыянальнасць трыг. Выкарыстоўваюцца парты trig_in і trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Дадайце дадатковыя флопы ў парты зонда. Адзін параметр прымяняецца да ўсіх партоў зонда.
ALL_PROBE_SAME_MU	Праўда/Хлусня	ПРАЎДА	Гэта прымушае аднолькавыя адзінкі параўнання (адзінкі супадзення) для ўсіх зондаў.
C_PROBE _MU_CNT	1–16	1	Колькасць адзінак параўнання (супадзення) на зонд. Гэта дзейнічае, толькі калі ALL_PROBE_SAME_MU роўна FALSE.
C_PROBE _TYPE	ДАНЫЯ і ТРЫГЕР, ТРЫГЕР, ДАНЫЯ	DATA і TRIGGER	Каб выбраць абраны зонд для ўказання ўмовы запуску або для захоўвання даных, або для абодвух.
C_ADV_TRIGGER	Праўда/Хлусня	ХЛУСНЯ	Уключае опцыю папярэдняга запуску. Гэта ўключае станковы аўтамат запуску, і вы можаце напісаць сваю ўласную паслядоўнасць запуску ў Vivado Logic Analyzer.

Табліца 2: Параметры ILA (працяг)
Параметр	Дапушчальна Каштоўнасці	Значэнні па змаўчанні	Апісанне
C_NUM_MONITOR_SLOTS	1-11	1	Колькасць інтэрфейсных слотаў.
Заўвагі: 1. Максімальная колькасць адзінак значэння параўнання (супадзення) абмежавана 1,024. Для асноўнага трыгера (C_ADV_TRIGGER = FALSE) кожны зонд мае адну адзінку значэння параўнання (як у больш ранняй версіі). Але для параметра папярэдняга запуску (C_ADV_TRIGGER = TRUE) гэта азначае, што асобныя зонды ўсё яшчэ могуць мець магчымы выбар колькасці адзінак параўнання значэнняў ад аднаго да чатырох. Але ўсе адзінкі параўнання не павінны перавышаць больш за 1,024. Гэта азначае, што калі вам патрэбныя чатыры адзінкі параўнання на зонд, то вам дазволена выкарыстоўваць толькі 256 зондаў.

Праектаванне з ядром

Гэты раздзел змяшчае рэкамендацыі і дадатковую інфармацыю для палягчэння праектавання з выкарыстаннем ядра.

Тактаванне
Уваходны порт clk - гэта гадзіннік, які выкарыстоўваецца ядром ILA для рэгістрацыі значэнняў зонда. Для дасягнення найлепшых вынікаў гэта павінен быць той самы тактавы сігнал, які сінхронны з логікай распрацоўкі, якая далучана да партоў зонда ядра ILA. Пры ручным падключэнні да AXI Debug Hub сігнал aclk павінен быць сінхронным з уваходным портам тактавага сігналу AXI Debug Hub.

Скід
Калі вы ўсталёўваеце тып уводу ILA на манітор інтэрфейсу, порт скіду павінен быць такім жа сігналам скіду, які сінхронны з логікай распрацоўкі, інтэрфейс якой далучаны
слот_ _ порт ядра ILA. Для ручнога падключэння да ядра AXI Debug Hub цяперашні порт павінен быць сінхронным з портам скіду ядра AXI Debug Hub.

Этапы праектавання
У гэтым раздзеле апісваецца налада і генерацыя ядра, абмежаванне ядра, а таксама этапы мадэлявання, сінтэзу і ўкаранення, характэрныя для гэтага ядра IP. Больш падрабязную інфармацыю аб стандартных працэсах праектавання Vivado® і інтэгратары IP можна знайсці ў наступных кіраўніцтвах карыстальніка Vivado Design Suite:

Кіраўніцтва карыстальніка Vivado Design Suite: Праектаванне падсістэм IP з дапамогай IP Integrator (UG994)
Кіраўніцтва карыстальніка Vivado Design Suite: Праектаванне з IP (UG896)
Кіраўніцтва карыстальніка Vivado Design Suite: Пачатак працы (UG910)
Кіраўніцтва карыстальніка Vivado Design Suite: лагічнае мадэляванне (UG900)

Настройка і стварэнне ядра

У гэтым раздзеле змяшчаецца інфармацыя аб выкарыстанні інструментаў Xilinx® для наладкі і стварэння ядра ў Vivado® Design Suite. Калі вы наладжваеце і ствараеце ядро ў IP-інтэгратары Vivado, для атрымання падрабязнай інфармацыі глядзіце Кіраўніцтва карыстальніка Vivado Design Suite: Праектаванне падсістэм IP з выкарыстаннем IP-інтэгратара (UG994). IP-інтэгратар можа аўтаматычна вылічваць пэўныя значэнні канфігурацыі пры праверцы або генерацыі дызайну. Каб праверыць, ці змяняюцца значэнні, глядзіце апісанне параметра ў гэтай главе. каб view значэнне параметру, выканайце каманду validate_bd_design у кансолі Tcl. Вы можаце наладзіць IP для выкарыстання ў вашым дызайне, указаўшы значэнні для розных параметраў, звязаных з ядром IP, выканаўшы наступныя дзеянні:

Выберыце IP з каталога IP.
Двойчы пстрыкніце выбраны IP або абярыце каманду «Наладзіць IP» на панэлі інструментаў або пстрыкніце меню правай кнопкай мышы.

Падрабязнасці глядзіце ў Кіраўніцтве карыстальніка Vivado Design Suite: Праектаванне з IP (UG896) і Кіраўніцтве карыстальніка Vivado Design Suite: Пачатак працы (UG910). Малюнкі ў гэтым раздзеле з'яўляюцца ілюстрацыямі Vivado IDE. Макет, намаляваны тут, можа адрознівацца ад бягучай версіі.

Каб атрымаць доступ да ядра, выканайце наступнае:

Адкрыйце праект, выбраўшы File затым Адкрыйце праект або стварыце новы праект, выбраўшы File затым Новы праект у Vivado.
Адкрыйце каталог IP і перайдзіце да любой з таксанамій.

Двойчы пстрыкніце ILA, каб выклікаць асноўнае імя Vivado IDE.

Панэль агульных параметраў
На наступным малюнку паказана ўкладка «Агульныя параметры» ў наладах Native, якая дазваляе задаць параметры:

На наступным малюнку паказана ўкладка «Агульныя параметры» ў наладах AXI, якая дазваляе задаць параметры:

Імя кампанента: выкарыстоўвайце гэта тэкставае поле, каб даць унікальнае імя модуля для ядра ILA.

Тып уводу ILA: гэты параметр вызначае, які тып інтэрфейсу або сігналу ILA павінен адладжваць. У цяперашні час значэнні для гэтага параметра: «Натыўныя зонды», «Манітор інтэрфейсу» і «Змешаны».
Колькасць зондаў: выкарыстоўвайце гэта тэкставае поле, каб выбраць колькасць партоў зондаў на ядры ILA. Дапушчальны дыяпазон, які выкарыстоўваецца ў Vivado® IDE, складае ад 1 да 64. Калі вам трэба больш за 64 парты зонда, вам трэба выкарыстоўваць паток каманд Tcl для стварэння ядра ILA.
Колькасць слотаў інтэрфейсу (даступна толькі ў тыпе манітора інтэрфейсу і змешаным тыпе): гэтая опцыя дазваляе выбраць колькасць слотаў інтэрфейсу AXI, якія неабходна падключыць да ILA.

Аднолькавая колькасць кампаратараў для ўсіх партоў зонда: колькасць кампаратараў на зонд можна наладзіць на гэтай панэлі. Выбраўшы, можна ўключыць аднолькавую колькасць кампаратараў для ўсіх зондаў.

Панэлі порта зонда
На наступным малюнку паказана ўкладка "Парты зонда", якая дазваляе задаць параметры:

Панэль порта зонда: шырыню кожнага порта зонда можна наладзіць на панэлі порта зонда. Кожная панэль партоў зонда мае да сямі партоў.
Шырыня зонда: можна назваць шырыню кожнага порта зонда. Дапушчальны дыяпазон ад 1 да 1024.
Колькасць кампаратараў: гэты параметр уключаны, толькі калі адключана опцыя «Аднолькавая колькасць кампаратараў для ўсіх партоў зонда». Можна ўсталяваць кампаратар для кожнага зонда ў дыяпазоне ад 1 да 16.

Дадзеныя і/або трыгер: з дапамогай гэтай опцыі можна задаць тып зонда для кожнага зонда. Дапушчальныя параметры: DATA_and_TRIGGER, DATA і TRIGGER.
Параметры параўнання: з дапамогай гэтай опцыі можна задаць тып аперацыі або параўнання для кожнага зонда.

Параметры інтэрфейсу
На наступным малюнку паказана ўкладка «Параметры інтэрфейсу», калі для тыпу ўводу ILA выбраны «Манітор інтэрфейсу» або «Змешаны тып»:

Тып інтэрфейсу: пастаўшчык, бібліятэка, імя і версія (VLNV) інтэрфейсу, які будзе кантралявацца ядром ILA.
AXI-MM ID Width: Выбірае шырыню ID інтэрфейсу AXI, калі slot_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.

Шырыня дадзеных AXI-MM: Выбірае параметры, якія адпавядаюць slot_Выбірае шырыню дадзеных інтэрфейсу AXI, калі slot_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.
Шырыня адраса AXI-MM: выбірае шырыню адраса інтэрфейсу AXI, калі slot_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.
Уключыць праверку пратаколу AXI-MM/Stream: уключае праверку пратаколу AXI4-MM або AXI4-Stream для слота калі слот_ тып інтэрфейсу настроены як AXI-MM або AXI4-Stream, дзе гэта нумар слота.

Уключыць лічыльнікі адсочвання транзакцый: уключае магчымасць адсочвання транзакцый AXI4-MM.
Колькасць незавершаных транзакцый чытання: вызначае колькасць незавершаных транзакцый чытання на ідэнтыфікатар. Значэнне павінна быць роўна або больш, чым колькасць незавершаных транзакцый Read для гэтага злучэння.
Колькасць незавершаных транзакцый запісу: вызначае колькасць незавершаных транзакцый запісу на ідэнтыфікатар. Значэнне павінна быць роўна або больш, чым колькасць незавершаных транзакцый Write для гэтага злучэння.

Маніторынг сігналаў стану APC: уключыць маніторынг сігналаў стану APC для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.
Наладзіць канал адраса чытання AXI як дадзеныя: Выберыце сігналы канала адраса чытання для захоўвання дадзеных для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.
Наладзіць канал адраса чытання AXI як трыгер: Выберыце сігналы канала адраса чытання для ўказання ўмовы запуску для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.

Наладзіць канал дадзеных для чытання AXI як дадзеныя: Выберыце сігналы канала дадзеных для чытання для захоўвання дадзеных для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.
Наладзіць канал дадзеных для чытання AXI як трыгер: Выберыце сігналы канала дадзеных для чытання для ўказання ўмоў запуску для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.
Наладзьце канал адраса запісу AXI як дадзеныя: Выберыце сігналы канала адраса запісу для захоўвання дадзеных для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.

Наладзіць канал адраса запісу AXI як трыгер: Выберыце сігналы канала адраса запісу для ўказання ўмоў запуску для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.
Наладзіць канал дадзеных запісу AXI як дадзеныя: Выберыце сігналы канала запісу дадзеных для захоўвання дадзеных для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.
Наладзіць канал дадзеных запісу AXI як трыгер: Выберыце сігналы канала дадзеных запісу для ўказання ўмовы запуску для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.

Наладзьце канал адказу на запіс AXI як дадзеныя: Выберыце сігналы канала адказу на запіс для захоўвання дадзеных для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.
Наладзіць канал адказу на запіс AXI як трыгер: Выберыце сігналы канала адказу на запіс для ўказання ўмовы запуску для слота калі слот_ тып інтэрфейсу настроены як AXI-MM, дзе гэта нумар слота.
Шырыня Tdata AXI-Stream: выбірае шырыню Tdata інтэрфейсу AXI-Stream, калі slot_ тып інтэрфейсу настроены як AXI-Stream, дзе гэта нумар слота.

Шырыня TID AXI-Stream: Выбірае шырыню TID інтэрфейсу AXI-Stream, калі slot_ тып інтэрфейсу настроены як AXI-Stream, дзе гэта нумар слота.
Шырыня TUSER AXI-Stream: выбірае шырыню TUSER інтэрфейсу AXI-Stream, калі slot_ тып інтэрфейсу настроены як AXI-Stream, дзе гэта нумар слота.
Шырыня TDEST AXI-Stream: выбірае шырыню TDEST інтэрфейсу AXI-Stream, калі slot_ тып інтэрфейсу настроены як AXI-Stream, дзе гэта нумар слота.

Наладзьце сігналы AXIS як даныя: абярыце сігналы AXI4-Stream для захавання даных для слота
калі слот_ тып інтэрфейсу настроены як AXI-Stream, дзе гэта нумар слота.
Наладзіць сігналы AXIS як трыгер: выберыце сігналы AXI4-Stream для ўказання ўмоў запуску для слота калі слот_ тып інтэрфейсу настроены як AXI-Stream, дзе гэта нумар слота.
Наладзіць слот як дадзеныя і/або трыгер: выбірае сігналы слота, якія не ўваходзяць у AXI, для ўказання ўмовы запуску або для захавання даных, або для абодвух для слота калі слот_ тып інтэрфейсу настроены як не-AXI, дзе гэта нумар слота.

Параметры захоўвання
На наступным малюнку паказана ўкладка «Параметры захоўвання», якая дазваляе выбраць тып мэты захоўвання і глыбіню памяці, якая будзе выкарыстоўвацца:

Мэтавае сховішча: гэты параметр выкарыстоўваецца для выбару тыпу мэтавага сховішча з выпадальнага меню.

Глыбіня даных: гэты параметр выкарыстоўваецца для выбару падыходнага sample глыбіня з выпадальнага меню.

Дадатковыя параметры
На наступным малюнку паказана ўкладка «Дадатковыя параметры»:

Уключыць інтэрфейс AXI4-Stream для ручнога падключэння да канцэнтратара адладкі AXI: калі гэты параметр уключаны, гэты параметр дае інтэрфейс AXIS для IP для падлучэння да канцэнтратара адладкі AXI.
Уключыць інтэрфейс трыгернага ўводу: адзначце гэты параметр, каб уключыць дадатковы ўваходны порт трыгера.
Уключыць інтэрфейс выхаду трыгера: адзначце гэты параметр, каб уключыць дадатковы порт выхаду трыгера.

Уваходная труба Stages: Выберыце колькасць рэгістраў, якія вы хочаце дадаць для зонда, каб палепшыць вынікі рэалізацыі. Гэты параметр распаўсюджваецца на ўсе зонды.
Пашыраны трыгер: пастаўце галачку, каб уключыць паслядоўнасць трыгераў на аснове канечнага аўтамата.

Генерацыя вываду
Падрабязнасці глядзіце ў Кіраўніцтве карыстальніка Vivado Design Suite: Праектаванне з IP (UG896).

Абмежаванне ядра

Абавязковыя абмежаванні
Ядро ILA уключае XDC file які змяшчае адпаведныя ілжывыя абмежаванні шляху для прадухілення празмернага абмежавання тактавага дамена, якія перасякаюць шляхі сінхранізацыі. Таксама чакаецца, што тактавы сігнал, падлучаны да ўваходнага порта clk ядра ILA, належным чынам абмежаваны ў вашай канструкцыі.

Выбар прылады, пакета і ўзроўню хуткасці
Гэты раздзел непрыдатны для гэтага ядра IP.

Тактавыя частоты
Гэты раздзел непрыдатны для гэтага ядра IP.

Кіраванне гадзінамі
Гэты раздзел непрыдатны для гэтага ядра IP.
Размяшчэнне гадзін
Гэты раздзел непрыдатны для гэтага ядра IP.
Банкаўская справа
Гэты раздзел непрыдатны для гэтага ядра IP.

Размяшчэнне трансівера
Гэты раздзел непрыдатны для гэтага ядра IP.
Стандарт уводу-вываду і размяшчэнне
Гэты раздзел непрыдатны для гэтага ядра IP.

Мадэляванне

Каб атрымаць поўную інфармацыю аб кампанентах мадэлявання Vivado®, а таксама інфармацыю аб выкарыстанні падтрымоўваных інструментаў іншых вытворцаў, глядзіце Кіраўніцтва карыстальніка Vivado Design Suite: лагічнае мадэляванне (UG900).

Сінтэз і рэалізацыя
Падрабязна пра сінтэз і рэалізацыю глядзіце ў Кіраўніцтве карыстальніка Vivado Design Suite: Праектаванне з IP (UG896).

Адладка

Гэта дадатак змяшчае падрабязную інфармацыю аб рэсурсах, даступных на Xilinx® Support webсайт і інструменты адладкі. Калі IP патрабуе ліцэнзійны ключ, ключ павінен быць правераны. Інструменты праектавання Vivado® маюць некалькі кантрольных кропак ліцэнзій для праходжання ліцэнзійнага IP праз паток. Калі праверка ліцэнзіі прайшла паспяхова, IP можа працягваць генерацыю. У адваротным выпадку генерацыя спыняецца з памылкай. Кантрольныя кропкі ліцэнзіі забяспечваюцца наступнымі інструментамі:

Vivado Synthesis

Рэалізацыя Vivado
write_bitstream (каманда Tcl)

ВАЖНА! Узровень ліцэнзіі IP ігнаруецца ў кантрольных кропках. Тэст пацвярджае наяўнасць сапраўднай ліцэнзіі. Ён не правярае ўзровень ліцэнзіі IP.

Пошук дапамогі на Xilinx.com

Каб дапамагчы ў працэсе праектавання і адладкі пры выкарыстанні ядра, падтрымка Xilinx web старонка змяшчае асноўныя рэсурсы, такія як дакументацыя прадукту, заўвагі да выпуску, запісы адказаў, інфармацыя аб вядомых праблемах і спасылкі для атрымання дадатковай падтрымкі прадукту. Форумы супольнасці Xilinx таксама даступныя, дзе ўдзельнікі могуць даведацца, прыняць удзел, падзяліцца і задаць пытанні аб рашэннях Xilinx.

Дакументацыя
Гэта кіраўніцтва па прадукту з'яўляецца асноўным дакументам, звязаным з ядром. Гэта кіраўніцтва разам з дакументацыяй, звязанай з усімі прадуктамі, якія дапамагаюць у працэсе праектавання, можна знайсці на сайце падтрымкі Xilinx web або з дапамогай Xilinx® Documentation Navigator. Спампуйце Xilinx Documentation Navigator са старонкі загрузак. Для атрымання дадатковай інфармацыі аб гэтым інструменце і даступных функцыях адкрыйце анлайн-даведку пасля ўстаноўкі.

Запісы адказаў
Запісы адказаў утрымліваюць інфармацыю аб праблемах, якія часта сустракаюцца, карысную інфармацыю аб тым, як вырашыць гэтыя праблемы, і любыя вядомыя праблемы з прадуктам Xilinx. Запісы адказаў ствараюцца і падтрымліваюцца штодня, каб карыстальнікі мелі доступ да найбольш дакладнай даступнай інфармацыі. Запісы адказаў для гэтага ядра можна знайсці з дапамогай поля падтрымкі пошуку на асноўнай падтрымцы Xilinx web старонка. Каб павялічыць вынікі пошуку, выкарыстоўвайце такія ключавыя словы, як:

Назва прадукту
Паведамленне (паведамленні) інструмента
Рэзюмэ ўзніклай праблемы

Пасля вяртання вынікаў даступны фільтр пошуку для далейшага нацэльвання вынікаў.

Тэхнічная падтрымка
Xilinx забяспечвае тэхнічную падтрымку на форумах супольнасці Xilinx для гэтага прадукта LogiCORE™ IP пры выкарыстанні, як апісана ў дакументацыі прадукту. Xilinx не можа гарантаваць час, функцыянальнасць або падтрымку, калі вы зробіце што-небудзь з наступнага:

Укараніць рашэнне ў прыладах, якія не вызначаны ў дакументацыі.

Наладзьце рашэнне больш, чым дазволена ў дакументацыі прадукту.
Змяніце любы раздзел дызайну з надпісам НЕ ЗМЕНЯЦЬ.

Каб задаць пытанні, перайдзіце на форумы супольнасці Xilinx.

Дадатковыя рэсурсы і юрыдычныя паведамленні

Рэсурсы Xilinx
Для рэсурсаў падтрымкі, такіх як адказы, дакументацыя, загрузкі і форумы, глядзіце службу падтрымкі Xilinx.

Навігатар па дакументацыі і цэнтры дызайну
Xilinx® Documentation Navigator (DocNav) забяспечвае доступ да дакументаў, відэа і дапаможных рэсурсаў Xilinx, якія можна фільтраваць і шукаць для пошуку інфармацыі. Каб адкрыць DocNav:

• У IDE Vivado® абярыце Даведка → Дакументацыя і падручнікі.
• У Windows абярыце Пуск → Усе праграмы → Xilinx Design Tools → DocNav.
• У камандным радку Linux увядзіце docnav.

Xilinx Design Hubs прадастаўляюць спасылкі на дакументацыю, упарадкаваную па задачах праектавання і іншых тэмах, якія вы можаце выкарыстоўваць для вывучэння ключавых паняццяў і адказаў на часта задаваныя пытанні. Каб атрымаць доступ да Design Hubs:

У DocNav націсніце Design Hubs View укладка.
На Xilinx webсайт, глядзіце старонку Design Hubs.

Заўвага: Для атрымання дадатковай інфармацыі аб DocNav глядзіце старонку Documentation Navigator на Xilinx webсайт.

Спасылкі
Гэтыя дакументы даюць дадатковыя матэрыялы, карысныя для гэтага кіраўніцтва:

Кіраўніцтва карыстальніка Vivado Design Suite: праграмаванне і адладка (UG908)

Кіраўніцтва карыстальніка Vivado Design Suite: Праектаванне з IP (UG896)
Кіраўніцтва карыстальніка Vivado Design Suite: Праектаванне падсістэм IP з дапамогай IP Integrator (UG994)
Кіраўніцтва карыстальніка Vivado Design Suite: Пачатак працы (UG910)

Кіраўніцтва карыстальніка Vivado Design Suite: лагічнае мадэляванне (UG900)
Кіраўніцтва карыстальніка Vivado Design Suite: укараненне (UG904)
Кіраўніцтва па пераходзе з ISE на Vivado Design Suite (UG911)

Кіраўніцтва па прадукту LogiCORE IP для праверкі пратаколаў AXI (PG101)
Праверка пратаколу AXI4-Stream Кіраўніцтва па прадукту LogiCORE IP (PG145)

Гісторыя версій
У наступнай табліцы паказана гісторыя версій гэтага дакумента.

Раздзел	Рэзюмэ рэвізіі
11/23/2020 Версія 1.1
Першапачатковы выпуск.	Н/Д

Калі ласка, прачытайце: важныя юрыдычныя паведамленні
Інфармацыя, раскрытая вам ніжэй («Матэрыялы»), прадастаўляецца выключна для выбару і выкарыстання прадуктаў Xilinx. У максімальнай ступені, дазволенай дзеючым заканадаўствам: (1) Матэрыялы прадастаўляюцца «ЯК ЁСЦЬ» і з усімі недахопамі, Xilinx гэтым АДМОВАЛЯЕЦЦА АД УСЯКІХ ГАРАНТЫЙ І УМОВ, ЯВНЫХ, ПАДРАЗУЕМЫХ АБО СТАТУТНЫХ, УКЛЮЧАЮЧЫ, АЛЕ НЕ АБМЕЖУЮЧЫСЯ, ГАРАНТЫІ КАМЕРСЧАЙ ПРЫГОДНАСЦІ, НЕ -ПАРУШЭННЕ АБО ПРЫДАТНАСЦЬ ДЛЯ ЛЮБЫХ КАНКРЭТНЫХ МЭТ; і (2) Xilinx не нясе адказнасці (па кантракце або дэлікце, уключаючы нядбайнасць, або ў адпаведнасці з любой іншай тэорыяй адказнасці) за любыя страты або пашкоджанні любога віду або характару, звязаныя з Матэрыяламі, якія ўзнікаюць або ў сувязі з імі. (уключаючы выкарыстанне вамі Матэрыялаў), у тым ліку за любыя прамыя, ускосныя, спецыяльныя, выпадковыя або ўскосныя страты або шкоду (уключаючы страту даных, прыбытку, добрай волі або любы тып страты або шкоды, панесенай у выніку любога іску, узбуджанага трэцім бокам), нават калі такія пашкоджанні або страты можна было разумна прадбачыць або Xilinx было паведамлена аб іх магчымасці.

Xilinx не бярэ на сябе абавязацельстваў выпраўляць любыя памылкі, якія змяшчаюцца ў Матэрыялах, або паведамляць вам аб абнаўленнях Матэрыялаў або спецыфікацый прадукту. Вы не можаце прайграваць, змяняць, распаўсюджваць або публічна дэманстраваць Матэрыялы без папярэдняй пісьмовай згоды. На некаторыя прадукты распаўсюджваюцца ўмовы абмежаванай гарантыі Xilinx, звярніцеся да Умоў продажу Xilinx, якія могуць быць viewвыд https://www.xilinx.com/legal.htm#tos; На IP-ядры могуць распаўсюджвацца гарантыя і ўмовы падтрымкі, якія змяшчаюцца ў ліцэнзіі, выдадзенай вам Xilinx. Прадукты Xilinx не распрацаваны і не прызначаны для адмовабяспечных або для выкарыстання ў любых праграмах, якія патрабуюць адмовабяспечных характарыстык; вы прымаеце на сябе поўную рызыку і адказнасць за выкарыстанне прадуктаў Xilinx у такіх крытычна важных праграмах, звярніцеся да Умоў продажу Xilinx, якія могуць быць viewвыд https://www.xilinx.com/legal.htm#tos.
Гэты дакумент змяшчае папярэднюю інфармацыю і можа быць зменены без папярэдняга паведамлення. Інфармацыя, прадстаўленая тут, адносіцца да прадуктаў і/або паслуг, якія яшчэ не даступныя ў продажы, і прадастаўляецца выключна ў інфармацыйных мэтах і не прызначана або павінна тлумачыцца як прапанова продажу або спроба камерцыялізацыі прадуктаў і/або паслуг, пра якія гаворыцца тут.

АДМОВА АД АДКАЗНАСЦІ ДЛЯ АЎТАМАБІЛЬНЫХ ПРЫЛОЖАННЯЎ
АЎТАМАБІЛЬНЫЯ ПРАДУКЦЫІ (ПАЗНАЧАНЫЯ ЯК "XA" У НУМАРЫ ЧАСТКІ) НЕ ПАДАЮЦЦА ГАРАНТЫІ ДЛЯ ВЫКАРЫСТАННЯ ДЛЯ РАСКРЫТВАННЯ ПАДУШАК БЯСПЕКІ АБО ДЛЯ ВЫКАРЫСТАННЯ Ў ПРЫЛАДАХ, ЯКІЯ ЎПЛЫВАЮЦЬ НА КІРТАВАННЕ ТРАНСПАРТНЫМ СРЕДСТВАМ ("ПРЫМЯНЕННЕ БЯСПЕКІ"), КАЛІ НЕ ІСНУЕ КАНЦЭПЦЫЯ БЯСПЕКІ АБО ФУНКЦЫЯ РЭЗЕРВАВАННЯ З АЎТАМАБІЛЬНЫМ СТАНДАРТАМ БЯСПЕКІ ISO 26262 («ДЫЗАЙН БЯСПЕКІ»). КЛІЕНТЫ ПАВІННЫ ПЕРАД ВЫКАРЫСТАННЕМ АБО РАСПАЎСЮДЖЭННЕМ ЛЮБЫХ СІСТЭМ, ЯКІЯ ЎБЛЮДАЮЦЬ ПРАДУКЦЫІ, ПАВІННЫ СТАРАННА ВЫПРЭВАЦЬ ТАКІЯ СІСТЭМЫ Ў МЭТАХ БЯСПЕКІ. ВЫКАРЫСТАННЕ ПРАДУКЦЫІ Ў МЭТАХ БЯСПЕКІ БЕЗ КАНСТРУКЦЫІ БЯСПЕКІ РАЗВЯДЗЯЦЦА ЦАЛКАМ НА РЫЗЫКУ КЛІЕНТА, ТОЛЬКІ ДЫКУЮЧЫХ ЗАКОНАЎ І ПРАВІЛАЎ, ЯКІЯ РЭГУЛЮЮЦЬ АБМЕЖАВАННІ АДКАЗНАСЦІ ЗА ПРАДУКЦЫЮ.
Аўтарскае права 2020 Xilinx, Inc. Xilinx, лагатып Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq і іншыя ўказаныя тут брэнды з'яўляюцца гандлёвымі маркамі Xilinx у Злучаных Штатах і іншых краінах. Усе іншыя гандлёвыя маркі з'яўляюцца ўласнасцю іх адпаведных уладальнікаў.PG357 (v1.1) 23 лістапада 2020 г., ILA з інтэрфейсам AXI4-Stream v1.1
Загрузіць PDF: Кіраўніцтва па ўбудаваным лагічным аналізатары Xilinx AXI4-Stream

Спасылкі

Кіраўніцтва карыстальніка