Xilinx AXI4-સ્ટ્રીમ ઇન્ટિગ્રેટેડ લોજિક વિશ્લેષક માર્ગદર્શિકા

AXI4-સ્ટ્રીમ ઈન્ટરફેસ કોર સાથેનું ઈન્ટીગ્રેટેડ લોજિક વિશ્લેષક (ILA) એ કસ્ટમાઈઝેબલ લોજિક વિશ્લેષક IP છે જેનો ઉપયોગ ડિઝાઇનના આંતરિક સંકેતો અને ઈન્ટરફેસને મોનિટર કરવા માટે થઈ શકે છે. ILA કોરમાં આધુનિક તર્ક વિશ્લેષકોની ઘણી અદ્યતન સુવિધાઓનો સમાવેશ થાય છે, જેમાં બુલિયન ટ્રિગર સમીકરણો અને એજ ટ્રાન્ઝિશન ટ્રિગર્સનો સમાવેશ થાય છે. કોર મેમરી-મેપ્ડ AXI અને AXI4-સ્ટ્રીમ માટે પ્રોટોકોલ ચકાસણી સાથે ઇન્ટરફેસ ડિબગીંગ અને મોનિટરિંગ ક્ષમતા પણ પ્રદાન કરે છે. કારણ કે ILA કોર મોનિટર કરવામાં આવી રહેલી ડિઝાઇન સાથે સિંક્રનસ છે, તમારી ડિઝાઇન પર લાગુ થતી તમામ ડિઝાઇન ઘડિયાળની મર્યાદાઓ ILA કોરના ઘટકો પર પણ લાગુ થાય છે. ડિઝાઇનમાં ઇન્ટરફેસને ડીબગ કરવા માટે, ILA IP ને Vivado® IP ઇન્ટિગ્રેટરમાં બ્લોક ડિઝાઇનમાં ઉમેરવાની જરૂર છે. તેવી જ રીતે, AXI4/AXI4-સ્ટ્રીમ પ્રોટોકોલ ચેકિંગ વિકલ્પ ILA IP માટે IP ઇન્ટિગ્રેટરમાં સક્ષમ કરી શકાય છે. પ્રોટોકોલ ઉલ્લંઘન પછી વેવફોર્મમાં પ્રદર્શિત કરી શકાય છે viewવિવાડો લોજિક વિશ્લેષકનું.

લક્ષણો

ચકાસણી પોર્ટ અને ચકાસણી પહોળાઈની વપરાશકર્તા દ્વારા પસંદ કરી શકાય તેવી સંખ્યા.

વપરાશકર્તા દ્વારા પસંદ કરી શકાય તેવા સંગ્રહ લક્ષ્યો જેમ કે બ્લોક રેમ અને અલ્ટ્રારામ
બહુવિધ પ્રોબ પોર્ટને એક ટ્રિગર શરતમાં જોડી શકાય છે.

ડિઝાઇનમાં AXI ઇન્ટરફેસને ડીબગ કરવા માટે વપરાશકર્તા દ્વારા પસંદ કરી શકાય તેવા AXI સ્લોટ્સ.
ઇન્ટરફેસ પ્રકારો અને ટ્રેસ એસ સહિત AXI ઇન્ટરફેસ માટે રૂપરેખાંકિત વિકલ્પોampઊંડાઈ.

ચકાસણીઓ માટે ડેટા અને ટ્રિગર પ્રોપર્ટી.
દરેક ચકાસણી માટે સંખ્યાબંધ તુલનાકારો અને પહોળાઈ અને ઈન્ટરફેસમાં વ્યક્તિગત પોર્ટ.

ઇનપુટ/આઉટપુટ ક્રોસ-ટ્રિગરિંગ ઇન્ટરફેસ.
ઇનપુટ પ્રોબ્સ માટે રૂપરેખાંકિત પાઇપલાઇનિંગ.

AXI4-MM અને AXI4-સ્ટ્રીમ પ્રોટોકોલ ચકાસણી.

ILA કોર વિશે વધુ માહિતી માટે, Vivado Design Suite User Guide: Programming and Debugging (UG908) જુઓ.

IP હકીકતો

LogiCORE™ IP ફેક્ટ્સ ટેબલ
કોર વિશિષ્ટતાઓ
સમર્થિત ઉપકરણ કુટુંબ1	વર્સલ™ ACAP
સપોર્ટેડ યુઝર ઇન્ટરફેસ	IEEE ધોરણ 1149.1 – જેTAG
કોર સાથે પૂરી પાડવામાં આવેલ છે
ડિઝાઇન Files	આરટીએલ
Exampલે ડિઝાઇન	વેરીલોગ
ટેસ્ટ બેન્ચ	પ્રદાન કરેલ નથી
અવરોધો File	Xilinx® ડિઝાઇન અવરોધો (XDC)
સિમ્યુલેશન મોડલ	પ્રદાન કરેલ નથી
સપોર્ટેડ S/W ડ્રાઈવર	N/A
પરીક્ષણ કરેલ ડિઝાઇન પ્રવાહ2
ડિઝાઇન એન્ટ્રી	Vivado® ડિઝાઇન સ્યુટ
અનુકરણ	સપોર્ટેડ સિમ્યુલેટર માટે, જુઓ Xilinx ડિઝાઇન સાધનો: પ્રકાશન નોંધો માર્ગદર્શિકા.
સંશ્લેષણ	વિવાડો સંશ્લેષણ
આધાર
બધા Vivado IP બદલો લોગ	માસ્ટર વિવાડો આઈપી ચેન્જ લોગ્સ: 72775
Xilinx સપોર્ટ web પૃષ્ઠ
નોંધો: 1. સમર્થિત ઉપકરણોની સંપૂર્ણ સૂચિ માટે, Vivado® IP કેટલોગ જુઓ. 2. ટૂલ્સના સપોર્ટેડ વર્ઝન માટે, જુઓ Xilinx ડિઝાઇન સાધનો: પ્રકાશન નોંધો માર્ગદર્શિકા.

ઉપરview

ડિઝાઇન પ્રક્રિયા દ્વારા સામગ્રી નેવિગેટ કરવું
Xilinx® દસ્તાવેજીકરણ તમારા વર્તમાન વિકાસ કાર્ય માટે સંબંધિત સામગ્રી શોધવામાં મદદ કરવા માટે માનક ડિઝાઇન પ્રક્રિયાઓના સમૂહની આસપાસ ગોઠવવામાં આવે છે. આ દસ્તાવેજ નીચેની ડિઝાઇન પ્રક્રિયાઓને આવરી લે છે:

હાર્ડવેર, IP અને પ્લેટફોર્મ ડેવલપમેન્ટ: હાર્ડવેર પ્લેટફોર્મ માટે PL IP બ્લોક્સ બનાવવું, PL કર્નલ બનાવવું, સબસિસ્ટમ ફંક્શનલ સિમ્યુલેશન, અને Vivado® સમય, સંસાધનનો ઉપયોગ અને પાવર ક્લોઝરનું મૂલ્યાંકન કરવું. સિસ્ટમ એકીકરણ માટે હાર્ડવેર પ્લેટફોર્મ વિકસાવવાનો પણ સમાવેશ થાય છે. આ દસ્તાવેજમાંના વિષયો જે આ ડિઝાઇન પ્રક્રિયાને લાગુ પડે છે તેમાં નીચેનાનો સમાવેશ થાય છે:
બંદર વર્ણનો

ઘડિયાળ અને રીસેટ્સ
કોરને કસ્ટમાઇઝ અને જનરેટ કરવું

કોર ઓવરview
FPGA ડિઝાઇનમાં સિગ્નલો અને ઇન્ટરફેસ ILA પ્રોબ અને સ્લોટ ઇનપુટ્સ સાથે જોડાયેલા છે. આ સિગ્નલો અને ઈન્ટરફેસ, અનુક્રમે પ્રોબ અને સ્લોટ ઇનપુટ્સ સાથે જોડાયેલા છે,ampડિઝાઇન સ્પીડ પર દોરી અને ઓન-ચિપ બ્લોક રેમનો ઉપયોગ કરીને સંગ્રહિત. Versal™ ACAP ડિઝાઇનમાં સિગ્નલો અને ઇન્ટરફેસ ILA પ્રોબ અને સ્લોટ ઇનપુટ્સ સાથે જોડાયેલા છે. આ જોડાયેલ સંકેતો અને ઈન્ટરફેસ s છેampકોર ક્લોક ઇનપુટનો ઉપયોગ કરીને ડિઝાઇન સ્પીડ પર દોરી જાય છે અને ઓન-ચિપ બ્લોક રેમ મેમરીમાં સંગ્રહિત થાય છે. મુખ્ય પરિમાણો નીચેનાનો ઉલ્લેખ કરે છે:

સંખ્યાબંધ ચકાસણીઓ (512 સુધી) અને ચકાસણીની પહોળાઈ (1 થી 1024).

સંખ્યાબંધ સ્લોટ્સ અને ઇન્ટરફેસ વિકલ્પો.
ટ્રેસ એસampઊંડાઈ.

ચકાસણીઓ માટે ડેટા અને/અથવા ટ્રિગર પ્રોપર્ટી.
દરેક ચકાસણી માટે તુલનાકારોની સંખ્યા.

ILA કોર સાથે સંચાર AXI ડીબગ હબના ઉદાહરણનો ઉપયોગ કરીને હાથ ધરવામાં આવે છે જે કંટ્રોલ, ઇન્ટરફેસ અને પ્રોસેસિંગ સિસ્ટમ (CIPS) IP કોર સાથે જોડાય છે.

વર્સલ ACAP માં ડિઝાઇન લોડ થયા પછી, ILA માપન માટે ટ્રિગર ઇવેન્ટ સેટ કરવા માટે Vivado® લોજિક વિશ્લેષક સોફ્ટવેરનો ઉપયોગ કરો. ટ્રિગર થયા પછી, એસampલે બફર ભરાય છે અને વિવાડો લોજિક વિશ્લેષકમાં અપલોડ કરવામાં આવે છે. તમે કરી શકો છો view વેવફોર્મ વિન્ડોનો ઉપયોગ કરીને આ ડેટા. તપાસ એસample અને ટ્રિગર કાર્યક્ષમતા પ્રોગ્રામેબલ લોજિક પ્રદેશમાં લાગુ કરવામાં આવે છે. ઑન-ચિપ બ્લોક રેમ અથવા અલ્ટ્રારેમ મેમરી તમે કસ્ટમાઇઝેશન દરમિયાન પસંદ કરેલ સ્ટોરેજ લક્ષ્ય પર આધારિત છે જે સૉફ્ટવેર દ્વારા અપલોડ ન થાય ત્યાં સુધી ડેટાને સ્ટોર કરે છે. ઇવેન્ટ્સને ટ્રિગર કરવા, ડેટા કેપ્ચર કરવા અથવા ILA કોર સાથે વાતચીત કરવા માટે કોઈ વપરાશકર્તા ઇનપુટ અથવા આઉટપુટની જરૂર નથી. ILA કોર ઇન્ટરફેસ-લેવલ સિગ્નલોનું નિરીક્ષણ કરવામાં સક્ષમ છે, તે AXI4 ઇન્ટરફેસ માટે બાકી વ્યવહારો જેવી ટ્રાન્ઝેક્શન-સ્તરની માહિતી પહોંચાડી શકે છે.

ILA પ્રોબ ટ્રિગર કમ્પેરેટર
દરેક ચકાસણી ઇનપુટ ટ્રિગર કમ્પેરેટર સાથે જોડાયેલ છે જે વિવિધ કામગીરી કરવા સક્ષમ છે. ચલાવવાના સમયે તુલનાકારને = અથવા != સરખામણી કરવા માટે સેટ કરી શકાય છે. આમાં મેચિંગ લેવલ પેટર્નનો સમાવેશ થાય છે, જેમ કે X0XX101. તેમાં એજ ટ્રાન્ઝિશન શોધવાનો પણ સમાવેશ થાય છે જેમ કે વધતી ધાર (R), ફોલિંગ એજ (F), કાં તો ધાર (B), અથવા કોઈ સંક્રમણ (N). ટ્રિગર કમ્પેરેટર વધુ જટિલ સરખામણીઓ કરી શકે છે, જેમાં >, <, ≥ અને ≤નો સમાવેશ થાય છે.

મહત્વપૂર્ણ! વિવાડો® લોજિક વિશ્લેષક દ્વારા કમ્પેરેટર રન ટાઇમ પર સેટ કરવામાં આવે છે.

ILA ટ્રિગર સ્થિતિ
ટ્રિગર શરત એ દરેક ILA પ્રોબ ટ્રિગર કમ્પેરેટર પરિણામોની બુલિયન “AND” અથવા “OR” ગણતરીનું પરિણામ છે. Vivado® લોજિક વિશ્લેષકનો ઉપયોગ કરીને, તમે પસંદ કરો છો કે "AND" પ્રોબ ટ્રિગર કોમ્પેરેટર પ્રોબ્સ અથવા "OR" તેમને. "AND" સેટિંગ ટ્રિગર ઇવેન્ટનું કારણ બને છે જ્યારે બધી ILA ચકાસણી સરખામણીઓ સંતુષ્ટ થાય છે. "OR" સેટિંગ ટ્રિગર ઇવેન્ટનું કારણ બને છે જ્યારે કોઈપણ ILA ચકાસણી સરખામણીઓ સંતુષ્ટ થાય છે. ટ્રિગર શરત એ ટ્રિગર ઇવેન્ટ છે જેનો ઉપયોગ ILA ટ્રેસ માપન માટે થાય છે.

અરજીઓ

ILA કોર એવી એપ્લિકેશનમાં ઉપયોગમાં લેવા માટે રચાયેલ છે કે જેને Vivado® નો ઉપયોગ કરીને ચકાસણી અથવા ડીબગીંગની જરૂર છે. નીચેનો આંકડો AXI નેટવર્ક ઓન ચિપ (NoC) દ્વારા AXI બ્લોક રેમ નિયંત્રકમાંથી CIPS IP કોર લખે છે અને વાંચે છે તે દર્શાવે છે. હાર્ડવેર મેનેજરમાં AXI4 ટ્રાન્ઝેક્શનને મોનિટર કરવા માટે ILA કોર AXI NoC અને AXI બ્લોક રેમ કંટ્રોલર વચ્ચેના ઇન્ટરફેસ નેટ સાથે જોડાયેલ છે.

લાઇસન્સિંગ અને ઓર્ડરિંગ
આ Xilinx® LogiCORE™ IP મોડ્યુલ Xilinx એન્ડ યુઝર લાયસન્સની શરતો હેઠળ Xilinx Vivado® ડિઝાઇન સ્યુટ સાથે કોઈ વધારાના ખર્ચ વિના પ્રદાન કરવામાં આવે છે.
નોંધ: તમને લાયસન્સની જરૂર છે તે ચકાસવા માટે, IP કેટલોગની લાયસન્સ કોલમ તપાસો. સમાવિષ્ટ એટલે કે Vivado® ડિઝાઇન સ્યુટ સાથે લાયસન્સ શામેલ છે; ખરીદીનો અર્થ એ છે કે તમારે કોરનો ઉપયોગ કરવા માટે લાઇસન્સ ખરીદવું પડશે. અન્ય Xilinx® LogiCORE™ IP મોડ્યુલ્સ વિશેની માહિતી Xilinx Intellectual Property પેજ પર ઉપલબ્ધ છે. અન્ય Xilinx LogiCORE IP મોડ્યુલો અને ટૂલ્સની કિંમત અને ઉપલબ્ધતા વિશેની માહિતી માટે, તમારા સ્થાનિક Xilinx વેચાણ પ્રતિનિધિનો સંપર્ક કરો.

ઉત્પાદન સ્પષ્ટીકરણ

બંદર વર્ણનો
નીચેના કોષ્ટકો ILA પોર્ટ અને પરિમાણો વિશે વિગતો પ્રદાન કરે છે.
ILA પોર્ટ્સ

કોષ્ટક 1: ILA પોર્ટ્સ
પોર્ટ નામ	I/O	વર્ણન
clk	I	ડિઝાઇન ઘડિયાળ કે જે તમામ ટ્રિગર અને સ્ટોરેજ લોજિક ઘડિયાળો.
તપાસ [ - 1:0]	I	ચકાસણી પોર્ટ ઇનપુટ. ચકાસણી પોર્ટ નંબર 0 થી રેન્જમાં છે 511. ચકાસણી પોર્ટ પહોળાઈ (દ્વારા સૂચિત ) 1 થી 1024 ની રેન્જમાં છે. તમારે આ પોર્ટને વેક્ટર તરીકે જાહેર કરવું આવશ્યક છે. 1-બીટ પોર્ટ માટે, ચકાસણીનો ઉપયોગ કરો [0:0].
trig_out	O	trig_out પોર્ટ કાં તો ટ્રિગર કંડીશનમાંથી અથવા બાહ્ય trig_in પોર્ટમાંથી જનરેટ કરી શકાય છે. ટ્રિગર કન્ડીશન અને ટ્રિગ_આઉટ ડ્રાઇવ કરવા માટે ટ્રિગ_ઇન વચ્ચે સ્વિચ કરવા માટે લોજિક એનાલાઈઝર તરફથી રન ટાઈમ કંટ્રોલ છે.
trig_in	I	એમ્બેડેડ ક્રોસ ટ્રિગર માટે પ્રક્રિયા આધારિત સિસ્ટમમાં ઉપયોગમાં લેવાતા ઇનપુટ ટ્રિગર પોર્ટ. કેસ્કેડીંગ ટ્રિગર બનાવવા માટે અન્ય ILA સાથે કનેક્ટ કરી શકાય છે.
સ્લોટ_ _	I	સ્લોટ ઈન્ટરફેસ. ઇન્ટરફેસનો પ્રકાર સ્લોટ_ના આધારે ગતિશીલ રીતે બનાવવામાં આવે છે. _ ઇન્ટરફેસ પ્રકાર પરિમાણ. ઈન્ટરફેસની અંદરના વ્યક્તિગત પોર્ટ હાર્ડવેર મેનેજરમાં દેખરેખ માટે ઉપલબ્ધ છે.
trig_out_ack	I	trig_out માટે એક સ્વીકૃતિ.
trig_in_ack	O	trig_in માટે સ્વીકૃતિ.
ફરીથી સેટ કરવું	I	ILA ઇનપુટ પ્રકાર જ્યારે 'ઇન્ટરફેસ મોનિટર' પર સેટ હોય, ત્યારે આ પોર્ટ એ જ રીસેટ સિગ્નલ હોવો જોઈએ જે સ્લોટ સાથે જોડાયેલ ડિઝાઇન લોજિક સાથે સિંક્રનસ હોય. _ ILA કોરના બંદરો.
S_AXIS	I/O	વૈકલ્પિક પોર્ટ. AXI ડીબગ હબ કોર સાથે મેન્યુઅલ કનેક્શન માટે ઉપયોગમાં લેવાય છે જ્યારે અદ્યતન વિકલ્પોમાં 'AXI ડીબગ હબ માટે મેન્યુઅલ કનેક્શન માટે AXI4- સ્ટ્રીમ ઇન્ટરફેસ સક્ષમ કરો' પસંદ કરવામાં આવે છે.
M_AXIS	I/O	વૈકલ્પિક પોર્ટ. AXI ડીબગ હબ કોર સાથે મેન્યુઅલ કનેક્શન માટે વપરાય છે જ્યારે 'એડવાન્સ્ડ ઓપ્શન્સ'માં 'AXI ડીબગ હબ માટે મેન્યુઅલ કનેક્શન માટે AXI4- સ્ટ્રીમ ઇન્ટરફેસ સક્ષમ કરો' પસંદ કરવામાં આવે છે.

કોષ્ટક 1: ILA પોર્ટ્સ (ચાલુ)
પોર્ટ નામ	I/O	વર્ણન
aresetn	I	વૈકલ્પિક પોર્ટ. AXI ડીબગ હબ કોર સાથે મેન્યુઅલ કનેક્શન માટે વપરાય છે જ્યારે 'એડવાન્સ્ડ ઓપ્શન્સ' માં 'AXI ડીબગ હબ માટે મેન્યુઅલ કનેક્શન માટે AXI4- સ્ટ્રીમ ઇન્ટરફેસ સક્ષમ કરો' પસંદ કરવામાં આવે છે. આ પોર્ટ AXI ડીબગ હબના રીસેટ પોર્ટ સાથે સિંક્રનસ હોવું જોઈએ.
alk	I	વૈકલ્પિક પોર્ટ. AXI ડીબગ હબ કોર સાથે મેન્યુઅલ કનેક્શન માટે વપરાય છે જ્યારે 'એડવાન્સ્ડ ઓપ્શન્સ' માં 'AXI ડીબગ હબ માટે મેન્યુઅલ કનેક્શન માટે AXI4- સ્ટ્રીમ ઇન્ટરફેસ સક્ષમ કરો' પસંદ કરવામાં આવે છે. આ પોર્ટ AXI ડીબગ હબના ક્લોક પોર્ટ સાથે સિંક્રનસ હોવું જોઈએ.

ILA પરિમાણો

કોષ્ટક 2: ILA પરિમાણો
પરિમાણ	મંજૂર મૂલ્યો	ડિફોલ્ટ મૂલ્યો	વર્ણન
ઘટક_નામ	A–Z, 0–9 અને _ (અંડરસ્કોર) સાથે સ્ટ્રિંગ	ila_0	ત્વરિત ઘટકનું નામ.
C_NUM_OF_PROBES	1-512	1	ILA પ્રોબ પોર્ટની સંખ્યા.
C_MEMORY_TYPE	0, 1	0	મેળવેલ ડેટા માટે સંગ્રહ લક્ષ્ય. 0 બ્લોક રેમને અનુલક્ષે છે અને 1 અલ્ટ્રારેમને અનુરૂપ છે.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	પ્રોબ સ્ટોરેજ બફર ઊંડાઈ. આ સંખ્યા s ની મહત્તમ સંખ્યા દર્શાવે છેamples કે જે દરેક ચકાસણી ઇનપુટ માટે રન ટાઇમ પર સંગ્રહિત કરી શકાય છે.
C_PROBE _પહોળાઈ	1-1024	1	ચકાસણી પોર્ટની પહોળાઈ . જ્યાં 0 થી 1,023 ની કિંમત ધરાવતું પ્રોબ પોર્ટ છે.
C_TRIGOUT_EN	સાચું/ખોટું	ખોટું	ટ્રિગ આઉટ કાર્યક્ષમતાને સક્ષમ કરે છે. પોર્ટ્સ trig_out અને trig_out_ack નો ઉપયોગ થાય છે.
C_TRIGIN_EN	સાચું/ખોટું	ખોટું	કાર્યક્ષમતામાં ટ્રિગને સક્ષમ કરે છે. પોર્ટ્સ trig_in અને trig_in_ack નો ઉપયોગ થાય છે.
C_INPUT_PIPE_STAGES	0-6	0	ચકાસણી પોર્ટમાં વધારાના ફ્લોપ ઉમેરો. એક પરિમાણ તમામ ચકાસણી પોર્ટોને લાગુ પડે છે.
ALL_PROBE_SAME_MU	સાચું/ખોટું	સાચું	આ બધી ચકાસણીઓ સાથે સમાન સરખામણી મૂલ્ય એકમો (મેળ એકમો) ને દબાણ કરે છે.
C_PROBE _MU_CNT	1-16	1	ચકાસણી દીઠ સરખામણી મૂલ્ય (મેચ) એકમોની સંખ્યા. જો ALL_PROBE_SAME_MU ખોટું હોય તો જ આ માન્ય છે.
C_PROBE _TYPE	ડેટા અને ટ્રિગર, ટ્રિગર, ડેટા	ડેટા અને ટ્રિગર	ટ્રિગર શરત સ્પષ્ટ કરવા માટે અથવા ડેટા સંગ્રહ હેતુ માટે અથવા બંને માટે પસંદ કરેલ ચકાસણી પસંદ કરવા માટે.
C_ADV_TRIGGER	સાચું/ખોટું	ખોટું	એડવાન્સ ટ્રિગર વિકલ્પને સક્ષમ કરે છે. આ ટ્રિગર સ્ટેટ મશીનને સક્ષમ કરે છે અને તમે વિવાડો લોજિક એનાલાઈઝરમાં તમારો પોતાનો ટ્રિગર સિક્વન્સ લખી શકો છો.

કોષ્ટક 2: ILA પરિમાણો (ચાલુ)
પરિમાણ	મંજૂર મૂલ્યો	ડિફોલ્ટ મૂલ્યો	વર્ણન
C_NUM_MONITOR_SLOTS	1-11	1	ઇન્ટરફેસ સ્લોટ્સની સંખ્યા.
નોંધો: 1. સરખામણી મૂલ્ય (મેચ) એકમોની મહત્તમ સંખ્યા 1,024 સુધી મર્યાદિત છે. મૂળભૂત ટ્રિગર (C_ADV_TRIGGER = FALSE) માટે, દરેક ચકાસણી પાસે એક સરખામણી મૂલ્ય એકમ છે (જેમ કે પહેલાની આવૃત્તિમાં). પરંતુ એડવાન્સ ટ્રિગર વિકલ્પ માટે (C_ADV_TRIGGER = TRUE), આનો અર્થ એ છે કે વ્યક્તિગત ચકાસણીઓ હજુ પણ એક થી ચાર સુધીની કિંમતો એકમોની સંખ્યાની સંભવિત પસંદગી કરી શકે છે. પરંતુ તમામ સરખામણી મૂલ્ય એકમો 1,024 કરતા વધુ ન હોવા જોઈએ. આનો અર્થ એ થાય કે, જો તમને દરેક ચકાસણી માટે ચાર સરખામણી એકમોની જરૂર હોય તો તમને માત્ર 256 ચકાસણીઓનો ઉપયોગ કરવાની મંજૂરી છે.

કોર સાથે ડિઝાઇનિંગ

આ વિભાગમાં દિશાનિર્દેશો અને કોર સાથે ડિઝાઇનિંગની સુવિધા માટે વધારાની માહિતી શામેલ છે.

ઘડિયાળ
clk ઇનપુટ પોર્ટ એ ઘડિયાળ છે જેનો ઉપયોગ ILA કોર દ્વારા ચકાસણી મૂલ્યોની નોંધણી કરવા માટે થાય છે. શ્રેષ્ઠ પરિણામો માટે, તે સમાન ઘડિયાળ સિગ્નલ હોવું જોઈએ જે ILA કોરના પ્રોબ પોર્ટ સાથે જોડાયેલ ડિઝાઇન લોજિક સાથે સિંક્રનસ હોય. AXI ડીબગ હબ સાથે મેન્યુઅલી કનેક્ટ કરતી વખતે, aclk સિગ્નલ AXI ડીબગ હબ ઘડિયાળ ઇનપુટ પોર્ટ સાથે સિંક્રનસ હોવું જોઈએ.

રીસેટ કરે છે
જ્યારે તમે ઇંટરફેસ મોનિટર પર ILA ઇનપુટ પ્રકાર સેટ કરો છો, ત્યારે રીસેટ પોર્ટ એ જ રીસેટ સિગ્નલ હોવો જોઈએ જે ડિઝાઇન લોજિક સાથે સિંક્રનસ છે કે જેની સાથે ઇન્ટરફેસ જોડાયેલ છે
સ્લોટ_ _ ILA કોરનું બંદર. AXI ડીબગ હબ કોર સાથે મેન્યુઅલ કનેક્શન માટે, હાજર પોર્ટ એ AXI ડીબગ હબ કોરના રીસેટ પોર્ટ સાથે સિંક્રનસ હોવું જોઈએ.

ડિઝાઇન ફ્લો સ્ટેપ્સ
આ વિભાગ કોરને કસ્ટમાઇઝ અને જનરેટ કરવા, કોરને અવરોધિત કરવા અને આ IP કોર માટે વિશિષ્ટ છે તેવા સિમ્યુલેશન, સંશ્લેષણ અને અમલીકરણ પગલાંનું વર્ણન કરે છે. પ્રમાણભૂત Vivado® ડિઝાઇન પ્રવાહો અને IP ઇન્ટિગ્રેટર વિશે વધુ વિગતવાર માહિતી નીચેની Vivado Design Suite વપરાશકર્તા માર્ગદર્શિકાઓમાં મળી શકે છે:

વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: IP ઇન્ટિગ્રેટર (UG994) નો ઉપયોગ કરીને IP સબસિસ્ટમ ડિઝાઇન કરવી
વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: IP (UG896) સાથે ડિઝાઇનિંગ
વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: પ્રારંભ કરવું (UG910)
વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: લોજિક સિમ્યુલેશન (UG900)

કોરને કસ્ટમાઇઝ અને જનરેટ કરવું

આ વિભાગમાં Vivado® ડિઝાઇન સ્યુટમાં કોરને કસ્ટમાઇઝ અને જનરેટ કરવા માટે Xilinx® ટૂલ્સનો ઉપયોગ કરવા વિશેની માહિતી શામેલ છે. જો તમે વિવાડો આઇપી ઇન્ટિગ્રેટરમાં કોરને કસ્ટમાઇઝ અને જનરેટ કરી રહ્યાં હોવ, તો વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા જુઓ: વિગતવાર માહિતી માટે IP ઇન્ટિગ્રેટર (UG994) નો ઉપયોગ કરીને IP સબસિસ્ટમ ડિઝાઇન કરવી. આઇપી ઇન્ટિગ્રેટર ડિઝાઇનને માન્ય કરતી વખતે અથવા જનરેટ કરતી વખતે ચોક્કસ રૂપરેખાંકન મૂલ્યોની સ્વતઃ ગણતરી કરી શકે છે. મૂલ્યો બદલાય છે કે કેમ તે તપાસવા માટે, આ પ્રકરણમાં પરિમાણનું વર્ણન જુઓ. પ્રતિ view પરિમાણ મૂલ્ય, Tcl કન્સોલમાં validate_bd_design આદેશ ચલાવો. તમે નીચેના પગલાંઓનો ઉપયોગ કરીને IP કોર સાથે સંકળાયેલા વિવિધ પરિમાણો માટે મૂલ્યોનો ઉલ્લેખ કરીને તમારી ડિઝાઇનમાં ઉપયોગ માટે IP ને કસ્ટમાઇઝ કરી શકો છો:

IP કેટલોગમાંથી IP પસંદ કરો.
પસંદ કરેલ IP પર ડબલ-ક્લિક કરો અથવા ટૂલબારમાંથી કસ્ટમાઇઝ IP આદેશ પસંદ કરો અથવા મેનૂ પર જમણું-ક્લિક કરો.

વિગતો માટે, Vivado ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા જુઓ: IP (UG896) સાથે ડિઝાઇનિંગ અને Vivado ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: ગેટિંગ સ્ટાર્ટ (UG910). આ પ્રકરણમાંના આંકડા વિવાડો IDE ના ચિત્રો છે. અહીં દર્શાવવામાં આવેલ લેઆઉટ વર્તમાન સંસ્કરણથી અલગ હોઈ શકે છે.

કોર ઍક્સેસ કરવા માટે, નીચેના કરો:

પસંદ કરીને પ્રોજેક્ટ ખોલો File પછી પ્રોજેક્ટ ખોલો અથવા પસંદ કરીને નવો પ્રોજેક્ટ બનાવો File પછી વિવાડોમાં નવો પ્રોજેક્ટ.
IP કેટલોગ ખોલો અને કોઈપણ વર્ગીકરણ પર નેવિગેટ કરો.

મુખ્ય નામ Vivado IDE લાવવા માટે ILA પર ડબલ-ક્લિક કરો.

સામાન્ય વિકલ્પો પેનલ
નીચેની આકૃતિ મૂળ સેટિંગમાં સામાન્ય વિકલ્પો ટેબ બતાવે છે જે તમને વિકલ્પોનો ઉલ્લેખ કરવાની મંજૂરી આપે છે:

નીચેનો આંકડો AXI સેટિંગમાં સામાન્ય વિકલ્પો ટેબ બતાવે છે જે તમને વિકલ્પોનો ઉલ્લેખ કરવાની મંજૂરી આપે છે:

ઘટકોનું નામ: ILA કોર માટે અનન્ય મોડ્યુલ નામ પ્રદાન કરવા માટે આ ટેક્સ્ટ ફીલ્ડનો ઉપયોગ કરો.

ILA ઇનપુટ પ્રકાર: આ વિકલ્પ સ્પષ્ટ કરે છે કે કયા પ્રકારનું ઇન્ટરફેસ અથવા સિગ્નલ ILA ડીબગિંગ હોવું જોઈએ. હાલમાં, આ પરિમાણ માટેની કિંમતો "મૂળ ચકાસણીઓ", "ઇન્ટરફેસ મોનિટર" અને "મિશ્રિત" છે.
ચકાસણીઓની સંખ્યા: ILA કોર પર ચકાસણી પોર્ટની સંખ્યા પસંદ કરવા માટે આ લખાણ ક્ષેત્રનો ઉપયોગ કરો. Vivado® IDE માં વપરાતી માન્ય શ્રેણી 1 થી 64 છે. જો તમને 64 થી વધુ પ્રોબ પોર્ટની જરૂર હોય, તો તમારે ILA કોર જનરેટ કરવા માટે Tcl આદેશ પ્રવાહનો ઉપયોગ કરવાની જરૂર છે.
સંખ્યાબંધ ઈન્ટરફેસ સ્લોટ્સ (ફક્ત ઈન્ટરફેસ મોનિટર પ્રકાર અને મિશ્ર પ્રકારમાં ઉપલબ્ધ છે): આ વિકલ્પ તમને AXI ઈન્ટરફેસ સ્લોટની સંખ્યા પસંદ કરવા દે છે જેને ILA સાથે કનેક્ટ કરવાની જરૂર છે.

બધા પ્રોબ પોર્ટ માટે સરખા સરખાં સંખ્યા: ચકાસણી દીઠ તુલનાકારોની સંખ્યા આ પેનલ પર રૂપરેખાંકિત કરી શકાય છે. બધી ચકાસણીઓ માટે સમાન સંખ્યામાં તુલનાકર્તાઓ પસંદ કરીને સક્રિય કરી શકાય છે.

ચકાસણી પોર્ટ પેનલ્સ
નીચેનો આંકડો પ્રોબ પોર્ટ્સ ટેબ બતાવે છે જે તમને સુયોજનો સ્પષ્ટ કરવા માટે પરવાનગી આપે છે:

પ્રોબ પોર્ટ પેનલ: દરેક પ્રોબ પોર્ટની પહોળાઈ પ્રોબ પોર્ટ પેનલ્સમાં રૂપરેખાંકિત કરી શકાય છે. દરેક પ્રોબ પોર્ટ પેનલમાં સાત પોર્ટ હોય છે.
પ્રોબ વિડ્થ: દરેક પ્રોબ પોર્ટની પહોળાઈનો ઉલ્લેખ કરી શકાય છે. માન્ય શ્રેણી 1 થી 1024 છે.
તુલનાકારોની સંખ્યા: આ વિકલ્પ ત્યારે જ સક્રિય થાય છે જ્યારે “બધા ચકાસણી પોર્ટ માટે સમાન સંખ્યાની તુલનાકારો” વિકલ્પ નિષ્ક્રિય હોય. 1 થી 16 ની રેન્જમાં દરેક ચકાસણી માટે તુલનાત્મક સેટ કરી શકાય છે.

ડેટા અને/અથવા ટ્રિગર: દરેક ચકાસણી માટે પ્રોબ પ્રકાર આ વિકલ્પનો ઉપયોગ કરીને સેટ કરી શકાય છે. માન્ય વિકલ્પો DATA_and_TRIGGER, DATA અને TRIGGER છે.
તુલનાત્મક વિકલ્પો: દરેક ચકાસણી માટે કામગીરીનો પ્રકાર અથવા સરખામણી આ વિકલ્પની મદદથી સુયોજિત કરી શકાય છે.

ઇન્ટરફેસ વિકલ્પો
જ્યારે ILA ઇનપુટ પ્રકાર માટે ઇન્ટરફેસ મોનિટર અથવા મિશ્ર પ્રકાર પસંદ કરવામાં આવે ત્યારે નીચેની આકૃતિ ઇન્ટરફેસ વિકલ્પો ટેબ બતાવે છે:

ઈન્ટરફેસનો પ્રકાર: ILA કોર દ્વારા મોનીટર કરવા માટે ઈન્ટરફેસના વેન્ડર, લાઈબ્રેરી, નામ અને સંસ્કરણ (VLNV).
AXI-MM ID પહોળાઈ: AXI ઇન્ટરફેસની ID પહોળાઈ પસંદ કરે છે જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.

AXI-MM ડેટા પહોળાઈ: સ્લોટને અનુરૂપ પરિમાણો પસંદ કરે છે_ AXI ઈન્ટરફેસની ડેટા પહોળાઈ પસંદ કરે છે જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI-MM સરનામાની પહોળાઈ: AXI ઈન્ટરફેસની સરનામાની પહોળાઈ પસંદ કરે છે જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI-MM/સ્ટ્રીમ પ્રોટોકોલ તપાસનારને સક્ષમ કરો: સ્લોટ માટે AXI4-MM અથવા AXI4-સ્ટ્રીમ પ્રોટોકોલ તપાસનારને સક્ષમ કરે છે જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM અથવા AXI4-સ્ટ્રીમ તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.

ટ્રાન્ઝેક્શન ટ્રેકિંગ કાઉન્ટર્સ સક્ષમ કરો: AXI4-MM ટ્રાન્ઝેક્શન ટ્રેકિંગ ક્ષમતાને સક્ષમ કરે છે.
બાકી વાંચેલા વ્યવહારોની સંખ્યા: ID દીઠ બાકી વાંચેલા વ્યવહારોની સંખ્યાનો ઉલ્લેખ કરે છે. મૂલ્ય તે કનેક્શન માટે બાકી વાંચેલા વ્યવહારોની સંખ્યાની બરાબર અથવા તેનાથી વધુ હોવું જોઈએ.
આઉટસ્ટેન્ડિંગ રાઈટ ટ્રાન્ઝેક્શન્સની સંખ્યા: ID દીઠ બાકી લખવાના વ્યવહારોની સંખ્યાનો ઉલ્લેખ કરે છે. મૂલ્ય તે કનેક્શન માટે બાકી લખેલા વ્યવહારોની સંખ્યાની બરાબર અથવા તેનાથી વધુ હોવું જોઈએ.

APC સ્ટેટસ સિગ્નલ મોનિટર કરો: સ્લોટ માટે APC સ્ટેટસ સિગ્નલનું મોનિટરિંગ સક્ષમ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI રીડ એડ્રેસ ચેનલને ડેટા તરીકે ગોઠવો: સ્લોટ માટે ડેટા સ્ટોરેજ હેતુ માટે રીડ એડ્રેસ ચેનલ સિગ્નલ પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI રીડ એડ્રેસ ચેનલને ટ્રિગર તરીકે ગોઠવો: સ્લોટ માટે ટ્રિગર શરતનો ઉલ્લેખ કરવા માટે રીડ એડ્રેસ ચેનલ સિગ્નલ પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.

AXI રીડ ડેટા ચેનલને ડેટા તરીકે ગોઠવો: સ્લોટ માટે ડેટા સ્ટોરેજ હેતુઓ માટે રીડ ડેટા ચેનલ સિગ્નલ પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI રીડ ડેટા ચેનલને ટ્રિગર તરીકે ગોઠવો: સ્લોટ માટે ટ્રિગર શરતોનો ઉલ્લેખ કરવા માટે રીડ ડેટા ચેનલ સિગ્નલ પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI રાઇટ એડ્રેસ ચેનલને ડેટા તરીકે ગોઠવો: સ્લોટ માટે ડેટા સ્ટોરેજ હેતુ માટે એડ્રેસ ચેનલ સિગ્નલ લખો પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.

AXI રાઇટ એડ્રેસ ચેનલને ટ્રિગર તરીકે ગોઠવો: સ્લોટ માટે ટ્રિગર શરતોનો ઉલ્લેખ કરવા માટે એડ્રેસ ચેનલ સિગ્નલ લખો પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI રાઇટ ડેટા ચેનલને ડેટા તરીકે ગોઠવો: સ્લોટ માટે ડેટા સ્ટોરેજ હેતુ માટે ડેટા ચેનલ સિગ્નલ લખો પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI રાઇટ ડેટા ચેનલને ટ્રિગર તરીકે ગોઠવો: સ્લોટ માટે ટ્રિગર શરતનો ઉલ્લેખ કરવા માટે ડેટા ચેનલ સિગ્નલ લખો પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.

AXI રાઇટ રિસ્પોન્સ ચેનલને ડેટા તરીકે રૂપરેખાંકિત કરો: સ્લોટ માટે ડેટા સ્ટોરેજ હેતુઓ માટે પ્રતિસાદ ચેનલ સિગ્નલ લખો પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI રાઇટ રિસ્પોન્સ ચેનલને ટ્રિગર તરીકે ગોઠવો: સ્લોટ માટે ટ્રિગર શરતનો ઉલ્લેખ કરવા માટે પ્રતિસાદ ચેનલ સિગ્નલ લખો પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-MM તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI-Stream Tdata Width: AXI-Stream ઇન્ટરફેસની Tdata પહોળાઈ પસંદ કરે છે જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-સ્ટ્રીમ તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.

AXI-સ્ટ્રીમ TID પહોળાઈ: AXI-સ્ટ્રીમ ઈન્ટરફેસની TID પહોળાઈ પસંદ કરે છે જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-સ્ટ્રીમ તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI-સ્ટ્રીમ TUSER પહોળાઈ: AXI-સ્ટ્રીમ ઇન્ટરફેસની TUSER પહોળાઈ પસંદ કરે છે જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-સ્ટ્રીમ તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
AXI-સ્ટ્રીમ TDEST પહોળાઈ: AXI-સ્ટ્રીમ ઈન્ટરફેસની TDEST પહોળાઈ પસંદ કરે છે જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-સ્ટ્રીમ તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.

AXIS સિગ્નલ્સને ડેટા તરીકે ગોઠવો: સ્લોટ માટે ડેટા સ્ટોરેજ હેતુ માટે AXI4-સ્ટ્રીમ સિગ્નલ પસંદ કરો
જ્યારે સ્લોટ_ ઈન્ટરફેસ પ્રકાર AXI-સ્ટ્રીમ તરીકે ગોઠવેલ છે જ્યાં સ્લોટ નંબર છે.
AXIS સિગ્નલ્સને ટ્રિગર તરીકે ગોઠવો: સ્લોટ માટે ટ્રિગર સ્થિતિનો ઉલ્લેખ કરવા માટે AXI4-સ્ટ્રીમ સિગ્નલ પસંદ કરો જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર AXI-સ્ટ્રીમ તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.
સ્લોટને ડેટા અને/અથવા ટ્રિગર તરીકે ગોઠવો: ટ્રિગર સ્થિતિનો ઉલ્લેખ કરવા અથવા ડેટા સ્ટોરેજ હેતુ માટે અથવા સ્લોટ માટે બંને માટે નોન-એક્સી સ્લોટ સિગ્નલ પસંદ કરે છે જ્યારે સ્લોટ_ ઇન્ટરફેસ પ્રકાર નોન-એક્સી તરીકે ગોઠવેલ છે, જ્યાં સ્લોટ નંબર છે.

સંગ્રહ વિકલ્પો
નીચેનો આંકડો સંગ્રહ વિકલ્પો ટેબ બતાવે છે જે તમને સંગ્રહ લક્ષ્ય પ્રકાર અને ઉપયોગમાં લેવાતી મેમરીની ઊંડાઈ પસંદ કરવા દે છે:

સંગ્રહ લક્ષ્યાંક: આ પરિમાણનો ઉપયોગ ડ્રોપ-ડાઉન મેનૂમાંથી સંગ્રહ લક્ષ્ય પ્રકાર પસંદ કરવા માટે થાય છે.

ડેટા ડેપ્થ: આ પરિમાણનો ઉપયોગ યોગ્ય s પસંદ કરવા માટે થાય છેampડ્રોપ-ડાઉન મેનૂમાંથી ઊંડાઈ.

અદ્યતન વિકલ્પો
નીચેનો આંકડો અદ્યતન વિકલ્પો ટેબ બતાવે છે:

AXI ડીબગ હબ સાથે મેન્યુઅલ કનેક્શન માટે AXI4-સ્ટ્રીમ ઇન્ટરફેસને સક્ષમ કરો: જ્યારે સક્ષમ હોય, ત્યારે આ વિકલ્પ AXI ડીબગ હબ સાથે કનેક્ટ થવા માટે IP માટે AXIS ઇન્ટરફેસ આપે છે.
ટ્રિગર ઇનપુટ ઇન્ટરફેસને સક્ષમ કરો: વૈકલ્પિક ટ્રિગર ઇનપુટ પોર્ટને સક્ષમ કરવા માટે આ વિકલ્પને તપાસો.
ટ્રિગર આઉટપુટ ઇન્ટરફેસને સક્ષમ કરો: વૈકલ્પિક ટ્રિગર આઉટપુટ પોર્ટને સક્ષમ કરવા માટે આ વિકલ્પને તપાસો.

ઇનપુટ પાઇપ એસtages: અમલીકરણ પરિણામોને સુધારવા માટે તમે ચકાસણી માટે ઉમેરવા માંગો છો તે રજીસ્ટરની સંખ્યા પસંદ કરો. આ પરિમાણ બધી ચકાસણીઓને લાગુ પડે છે.
એડવાન્સ્ડ ટ્રિગર: સ્ટેટ મશીન-આધારિત ટ્રિગર સિક્વન્સિંગને સક્ષમ કરવા માટે તપાસો.

આઉટપુટ જનરેશન
વિગતો માટે, વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા જુઓ: IP સાથે ડિઝાઇનિંગ (UG896).

કોરને અવરોધવું

જરૂરી મર્યાદાઓ
ILA કોરમાં XDCનો સમાવેશ થાય છે file કે જે ઘડિયાળ ડોમેન ક્રોસિંગ સિંક્રોનાઇઝેશન પાથના વધુ પડતા અવરોધને રોકવા માટે યોગ્ય ખોટા પાથ અવરોધો ધરાવે છે. એવી પણ અપેક્ષા રાખવામાં આવે છે કે ILA કોરના clk ઇનપુટ પોર્ટ સાથે જોડાયેલ ઘડિયાળ સિગ્નલ તમારી ડિઝાઇનમાં યોગ્ય રીતે અવરોધિત છે.

ઉપકરણ, પેકેજ અને સ્પીડ ગ્રેડ પસંદગીઓ
આ વિભાગ આ IP કોર માટે લાગુ પડતો નથી.

ઘડિયાળની આવર્તન
આ વિભાગ આ IP કોર માટે લાગુ પડતો નથી.

ઘડિયાળ વ્યવસ્થાપન
આ વિભાગ આ IP કોર માટે લાગુ પડતો નથી.
ઘડિયાળ પ્લેસમેન્ટ
આ વિભાગ આ IP કોર માટે લાગુ પડતો નથી.
બેંકિંગ
આ વિભાગ આ IP કોર માટે લાગુ પડતો નથી.

ટ્રાન્સસીવર પ્લેસમેન્ટ
આ વિભાગ આ IP કોર માટે લાગુ પડતો નથી.
I/O સ્ટાન્ડર્ડ અને પ્લેસમેન્ટ
આ વિભાગ આ IP કોર માટે લાગુ પડતો નથી.

અનુકરણ

Vivado® સિમ્યુલેશન ઘટકો વિશેની વ્યાપક માહિતી તેમજ સમર્થિત તૃતીય-પક્ષ સાધનોના ઉપયોગ વિશેની માહિતી માટે, Vivado Design Suite વપરાશકર્તા માર્ગદર્શિકા જુઓ: Logic Simulation (UG900).

સંશ્લેષણ અને અમલીકરણ
સંશ્લેષણ અને અમલીકરણ વિશે વિગતો માટે, વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા જુઓ: IP સાથે ડિઝાઇનિંગ (UG896).

ડીબગીંગ

આ પરિશિષ્ટમાં Xilinx® સપોર્ટ પર ઉપલબ્ધ સંસાધનો વિશે વિગતો શામેલ છે webસાઇટ અને ડીબગીંગ ટૂલ્સ. જો IP ને લાયસન્સ કીની જરૂર હોય, તો કી ચકાસવી આવશ્યક છે. Vivado® ડિઝાઇન ટૂલ્સમાં પ્રવાહ દ્વારા લાઇસેંસ પ્રાપ્ત આઇપીને ગેટ કરવા માટે ઘણા લાયસન્સ ચેકપોઇન્ટ છે. જો લાયસન્સ ચેક સફળ થાય, તો IP જનરેશન ચાલુ રાખી શકે છે. નહિંતર, એક ભૂલ સાથે પેઢી અટકી જાય છે. લાયસન્સ ચેકપોઇન્ટ્સ નીચેના સાધનો દ્વારા લાગુ કરવામાં આવે છે:

વિવાડો સંશ્લેષણ

વિવાડો અમલીકરણ
write_bitstream (Tcl આદેશ)

મહત્વપૂર્ણ! ચેકપોઇન્ટ પર IP લાઇસન્સ સ્તર અવગણવામાં આવે છે. ટેસ્ટ પુષ્ટિ કરે છે કે માન્ય લાઇસન્સ અસ્તિત્વમાં છે. તે IP લાઇસન્સ સ્તરને તપાસતું નથી.

Xilinx.com પર મદદ શોધવી

કોરનો ઉપયોગ કરતી વખતે ડિઝાઇન અને ડીબગ પ્રક્રિયામાં મદદ કરવા માટે, Xilinx સપોર્ટ web પૃષ્ઠમાં મુખ્ય સંસાધનો છે જેમ કે ઉત્પાદન દસ્તાવેજીકરણ, પ્રકાશન નોંધો, જવાબ રેકોર્ડ, જાણીતી સમસ્યાઓ વિશેની માહિતી અને વધુ ઉત્પાદન સમર્થન મેળવવા માટેની લિંક્સ. Xilinx કોમ્યુનિટી ફોરમ્સ પણ ઉપલબ્ધ છે જ્યાં સભ્યો Xilinx ઉકેલો વિશે શીખી શકે છે, ભાગ લઈ શકે છે, શેર કરી શકે છે અને પ્રશ્નો પૂછી શકે છે.

દસ્તાવેજીકરણ
આ ઉત્પાદન માર્ગદર્શિકા એ મુખ્ય સાથે સંકળાયેલ મુખ્ય દસ્તાવેજ છે. આ માર્ગદર્શિકા, ડિઝાઇન પ્રક્રિયામાં મદદ કરતા તમામ ઉત્પાદનો સંબંધિત દસ્તાવેજો સાથે, Xilinx સપોર્ટ પર મળી શકે છે. web પૃષ્ઠ અથવા Xilinx® દસ્તાવેજીકરણ નેવિગેટરનો ઉપયોગ કરીને. ડાઉનલોડ્સ પૃષ્ઠ પરથી Xilinx દસ્તાવેજીકરણ નેવિગેટર ડાઉનલોડ કરો. આ ટૂલ અને ઉપલબ્ધ સુવિધાઓ વિશે વધુ માહિતી માટે, ઇન્સ્ટોલેશન પછી ઑનલાઇન મદદ ખોલો.

જવાબ રેકોર્ડ્સ
જવાબ રેકોર્ડ્સમાં સામાન્ય રીતે આવતી સમસ્યાઓ વિશેની માહિતી, આ સમસ્યાઓનું નિરાકરણ કેવી રીતે કરવું તેની મદદરૂપ માહિતી અને Xilinx ઉત્પાદન સાથેની કોઈપણ જાણીતી સમસ્યાઓનો સમાવેશ થાય છે. આન્સર રેકોર્ડ્સ દરરોજ બનાવવામાં આવે છે અને જાળવવામાં આવે છે તેની ખાતરી કરવા માટે કે વપરાશકર્તાઓને ઉપલબ્ધ સૌથી સચોટ માહિતીની ઍક્સેસ છે. મુખ્ય Xilinx સપોર્ટ પર સર્ચ સપોર્ટ બોક્સનો ઉપયોગ કરીને આ કોર માટેના જવાબ રેકોર્ડ્સ શોધી શકાય છે. web પાનું. તમારા શોધ પરિણામોને વધારવા માટે, કીવર્ડ્સનો ઉપયોગ કરો જેમ કે:

ઉત્પાદન નામ
સાધન સંદેશ(ઓ)
આવી સમસ્યાનો સારાંશ

પરિણામોને વધુ લક્ષ્ય બનાવવા માટે પરિણામો પાછા ફર્યા પછી ફિલ્ટર શોધ ઉપલબ્ધ છે.

ટેકનિકલ સપોર્ટ
Xilinx આ LogiCORE™ IP પ્રોડક્ટ માટે Xilinx કોમ્યુનિટી ફોરમ પર ટેકનિકલ સપોર્ટ પૂરો પાડે છે જ્યારે ઉત્પાદન દસ્તાવેજીકરણમાં વર્ણવ્યા પ્રમાણે ઉપયોગ કરવામાં આવે છે. Xilinx સમય, કાર્યક્ષમતા અથવા સમર્થનની બાંયધરી આપી શકતું નથી જો તમે નીચેનામાંથી કોઈ કરો છો:

દસ્તાવેજોમાં વ્યાખ્યાયિત ન હોય તેવા ઉપકરણોમાં ઉકેલનો અમલ કરો.

ઉત્પાદન દસ્તાવેજીકરણમાં મંજૂર કરતાં વધુ ઉકેલને કસ્ટમાઇઝ કરો.
સંશોધિત કરશો નહીં લેબલવાળી ડિઝાઇનના કોઈપણ વિભાગને બદલો.

પ્રશ્નો પૂછવા માટે, Xilinx કોમ્યુનિટી ફોરમ પર નેવિગેટ કરો.

વધારાના સંસાધનો અને કાનૂની સૂચનાઓ

Xilinx સંસાધનો
જવાબો, દસ્તાવેજીકરણ, ડાઉનલોડ્સ અને ફોરમ્સ જેવા સપોર્ટ સ્ત્રોતો માટે, Xilinx સપોર્ટ જુઓ.

દસ્તાવેજીકરણ નેવિગેટર અને ડિઝાઇન હબ
Xilinx® Documentation Navigator (DocNav) Xilinx દસ્તાવેજો, વિડિયોઝ અને સપોર્ટ સંસાધનોની ઍક્સેસ પ્રદાન કરે છે, જેને તમે ફિલ્ટર કરી શકો છો અને માહિતી શોધવા માટે શોધી શકો છો. DocNav ખોલવા માટે:

• Vivado® IDE માંથી, મદદ → દસ્તાવેજીકરણ અને ટ્યુટોરિયલ્સ પસંદ કરો.
• Windows પર, Start → All Programs → Xilinx Design Tools → DocNav પસંદ કરો.
Linux કમાન્ડ પ્રોમ્પ્ટ પર, docnav દાખલ કરો.

Xilinx ડિઝાઇન હબ ડિઝાઇન કાર્યો અને અન્ય વિષયો દ્વારા આયોજિત દસ્તાવેજીકરણની લિંક્સ પ્રદાન કરે છે, જેનો ઉપયોગ તમે મુખ્ય ખ્યાલો શીખવા અને વારંવાર પૂછાતા પ્રશ્નોને સંબોધવા માટે કરી શકો છો. ડિઝાઇન હબને ઍક્સેસ કરવા માટે:

DocNav માં, ડિઝાઇન હબ પર ક્લિક કરો View ટેબ
Xilinx પર webસાઇટ, ડિઝાઇન હબ પૃષ્ઠ જુઓ.

નોંધ: DocNav પર વધુ માહિતી માટે, Xilinx પર દસ્તાવેજીકરણ નેવિગેટર પૃષ્ઠ જુઓ webસાઇટ

સંદર્ભો
આ દસ્તાવેજો આ માર્ગદર્શિકા સાથે ઉપયોગી પૂરક સામગ્રી પ્રદાન કરે છે:

વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: પ્રોગ્રામિંગ અને ડીબગીંગ (UG908)

વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: IP (UG896) સાથે ડિઝાઇનિંગ
વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: IP ઇન્ટિગ્રેટર (UG994) નો ઉપયોગ કરીને IP સબસિસ્ટમ ડિઝાઇન કરવી
વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: પ્રારંભ કરવું (UG910)

વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: લોજિક સિમ્યુલેશન (UG900)
વિવાડો ડિઝાઇન સ્યુટ વપરાશકર્તા માર્ગદર્શિકા: અમલીકરણ (UG904)
ISE થી વિવાડો ડિઝાઇન સ્યુટ સ્થળાંતર માર્ગદર્શિકા (UG911)

AXI પ્રોટોકોલ તપાસનાર LogiCORE IP ઉત્પાદન માર્ગદર્શિકા (PG101)
AXI4-સ્ટ્રીમ પ્રોટોકોલ તપાસનાર LogiCORE IP ઉત્પાદન માર્ગદર્શિકા (PG145)

પુનરાવર્તન ઇતિહાસ
નીચેનું કોષ્ટક આ દસ્તાવેજ માટે પુનરાવર્તન ઇતિહાસ બતાવે છે.

વિભાગ	પુનરાવર્તન સારાંશ
11 / 23 / 2020 સંસ્કરણ 1.1
પ્રારંભિક પ્રકાશન.	N/A

કૃપા કરીને વાંચો: મહત્વપૂર્ણ કાનૂની સૂચનાઓ
અહીં તમને જાહેર કરવામાં આવેલી માહિતી ("સામગ્રી") ફક્ત Xilinx ઉત્પાદનોની પસંદગી અને ઉપયોગ માટે પ્રદાન કરવામાં આવી છે. લાગુ કાયદા દ્વારા પરવાનગી આપવામાં આવેલ મહત્તમ હદ સુધી: (1) સામગ્રી "જેમ છે તેમ" ઉપલબ્ધ કરાવવામાં આવે છે અને તમામ ખામીઓ સાથે, Xilinx આથી તમામ વોરંટી અને શરતો, સ્પષ્ટ, ગર્ભિત, અથવા વૈધાનિક, મર્યાદિત નહીં, પરંતુ મર્યાદિત નહીં સહિત, અસ્વીકાર કરે છે -કોઈપણ ખાસ હેતુ માટે ઉલ્લંઘન, અથવા યોગ્યતા; અને (2) Xilinx સામગ્રીઓથી સંબંધિત, અંતર્ગત અથવા તેના સંબંધમાં, કોઈપણ પ્રકારની અથવા પ્રકૃતિની કોઈપણ ખોટ અથવા નુકસાન માટે (ભલે કોન્ટ્રાક્ટ અથવા ટોર્ટમાં, બેદરકારી સહિત, અથવા જવાબદારીના અન્ય કોઈપણ સિદ્ધાંત હેઠળ) જવાબદાર રહેશે નહીં. (સામગ્રીના તમારા ઉપયોગ સહિત), કોઈપણ પ્રત્યક્ષ, પરોક્ષ, વિશેષ, આકસ્મિક અથવા પરિણામી નુકસાન અથવા નુકસાન (ડેટા, નફો, સદ્ભાવના, અથવા લાવવામાં આવેલી કોઈપણ ક્રિયાના પરિણામે સહન કરાયેલ કોઈપણ પ્રકારના નુકસાન અથવા નુકસાન સહિત) તૃતીય પક્ષ દ્વારા) જો આ પ્રકારનું નુકસાન અથવા નુકસાન વ્યાજબી રીતે પૂર્વે જોઈ શકાય તેવું હતું અથવા Xilinx ને તેની શક્યતા વિશે સલાહ આપવામાં આવી હોય તો પણ.

Xilinx સામગ્રીમાં સમાવિષ્ટ કોઈપણ ભૂલોને સુધારવા અથવા સામગ્રી અથવા ઉત્પાદન વિશિષ્ટતાઓમાં અપડેટ્સ વિશે તમને સૂચિત કરવા માટે કોઈ જવાબદારી ધારે નહીં. તમે આગોતરી લેખિત સંમતિ વિના સામગ્રીનું પુનઃઉત્પાદન, સંશોધિત, વિતરણ અથવા જાહેરમાં પ્રદર્શિત કરી શકતા નથી. અમુક ઉત્પાદનો Xilinx ની મર્યાદિત વોરંટીના નિયમો અને શરતોને આધીન છે, કૃપા કરીને Xilinx ની વેચાણની શરતોનો સંદર્ભ લો જે હોઈ શકે છે viewખાતે એડ https://www.xilinx.com/legal.htm#tos; IP કોરો તમને Xilinx દ્વારા જારી કરાયેલ લાયસન્સમાં સમાવિષ્ટ વોરંટી અને સપોર્ટ શરતોને આધીન હોઈ શકે છે. Xilinx ઉત્પાદનો નિષ્ફળ-સલામત અથવા નિષ્ફળ-સલામત કામગીરીની જરૂર હોય તેવી કોઈપણ એપ્લિકેશનમાં ઉપયોગ માટે ડિઝાઇન કરવામાં આવી નથી અથવા તેનો હેતુ નથી; તમે આવા જટિલ એપ્લિકેશન્સમાં Xilinx ઉત્પાદનોના ઉપયોગ માટે એકમાત્ર જોખમ અને જવાબદારી ધારો છો, કૃપા કરીને Xilinx ની વેચાણની શરતોનો સંદર્ભ લો જે હોઈ શકે છે viewખાતે એડ https://www.xilinx.com/legal.htm#tos.
આ દસ્તાવેજમાં પ્રારંભિક માહિતી શામેલ છે અને સૂચના વિના ફેરફારને પાત્ર છે. અહીં આપેલી માહિતી ઉત્પાદનો અને/અથવા સેવાઓ સાથે સંબંધિત છે જે હજુ સુધી વેચાણ માટે ઉપલબ્ધ નથી, અને તે ફક્ત માહિતીના હેતુઓ માટે જ પ્રદાન કરવામાં આવી છે અને તે ઉત્પાદનો અને/અથવા સેવાઓના વેચાણ અથવા વ્યાપારીકરણનો પ્રયાસ કરવા માટેની ઑફર તરીકે ઈરાદો ધરાવતી નથી. અહીં

ઓટોમોટિવ એપ્લિકેશન્સ ડિસ્ક્લેમર
ઓટોમોટિવ પ્રોડક્ટ્સ (ભાગ નંબરમાં "XA" તરીકે ઓળખાય છે) એરબેગની જમાવટમાં અથવા વાહનના નિયંત્રણને અસર કરતી એપ્લિકેશનમાં ઉપયોગ માટે વોરંટી આપવામાં આવતી નથી ("સુરક્ષા સલામતી) સલામતી સલામતી) અથવા રીડન્ડન્સી ફીચર સુસંગત ISO 26262 ઓટોમોટિવ સેફ્ટી સ્ટાન્ડર્ડ ("સેફ્ટી ડિઝાઈન") સાથે. ગ્રાહકો, ઉત્પાદનોને સમાવિષ્ટ કરતી કોઈપણ સિસ્ટમનો ઉપયોગ અથવા વિતરણ કરતા પહેલા, સલામતી હેતુઓ માટે આવી સિસ્ટમોનું સંપૂર્ણ પરીક્ષણ કરશે. સલામતી ડિઝાઇન વિના સલામતી એપ્લિકેશનમાં ઉત્પાદનોનો ઉપયોગ સંપૂર્ણપણે ગ્રાહકના જોખમે છે, જે ફક્ત ઉત્પાદન પરની મર્યાદાઓને સંચાલિત કરતા લાગુ કાયદા અને નિયમોને આધીન છે.
કૉપિરાઇટ 2020 Xilinx, Inc. Xilinx, Xilinx લોગો, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq અને અહીં સમાવિષ્ટ અન્ય નિયુક્ત બ્રાન્ડ્સ યુનાઇટેડ સ્ટેટ્સ અને અન્ય દેશોમાં Xilinx ના ટ્રેડમાર્ક છે. અન્ય તમામ ટ્રેડમાર્ક તેમના સંબંધિત માલિકોની મિલકત છે. PG357 (v1.1) નવેમ્બર 23, 2020, AXI4-સ્ટ્રીમ ઇન્ટરફેસ v1.1 સાથે ILA
પીડીએફ ડાઉનલોડ કરો: Xilinx AXI4-સ્ટ્રીમ ઇન્ટિગ્રેટેડ લોજિક વિશ્લેષક માર્ગદર્શિકા

સંદર્ભો

વપરાશકર્તા માર્ગદર્શિકા