Xilinx AXI4-Stream Geïntegreerde Logika Ontleder Gids

Inleiding

Die Integrated Logic Analyzer (ILA) met AXI4-Stream Interface-kern is 'n aanpasbare logika-ontleder-IP wat gebruik kan word om die interne seine en koppelvlakke van 'n ontwerp te monitor. Die ILA-kern bevat baie gevorderde kenmerke van moderne logika-ontleders, insluitend Boolese snellervergelykings en randoorgangssnellers. Die kern bied ook koppelvlakontfoutings- en moniteringvermoë saam met protokolkontrolering vir geheue-gekarteerde AXI en AXI4-Stream. Omdat die ILA-kern sinchronies is met die ontwerp wat gemonitor word, word alle ontwerpklokbeperkings wat op jou ontwerp toegepas word ook op die komponente van die ILA-kern toegepas. Om koppelvlakke binne 'n ontwerp te ontfout, moet ILA IP by 'n blokontwerp in die Vivado® IP-integreerder gevoeg word. Net so kan AXI4/AXI4-Stream-protokolkontrole-opsie vir ILA IP in die IP-integreerder geaktiveer word. Protokoloortredings kan dan in die golfvorm vertoon word viewer van die Vivado-logika-ontleder.

Kenmerke

• Gebruikerskiesbare aantal sondepoorte en sondewydte.
• Gebruikerskiesbare bergingteikens soos blok-RAM en UltraRAM
• Veelvuldige sondepoorte kan in 'n enkele snellertoestand gekombineer word.
• Gebruikerskiesbare AXI-gleuwe om AXI-koppelvlakke in 'n ontwerp te ontfout.
• Konfigureerbare opsies vir AXI-koppelvlakke, insluitend koppelvlaktipes en spoor sample diepte.
• Data en sneller-eienskap vir probes.
• 'n Aantal vergelykers en die breedte vir elke sonde en individuele poorte binne koppelvlakke.
• Invoer/uitvoer kruis-sneller-koppelvlakke.
• Konfigureerbare pypleiding vir insetsondes.
• AXI4-MM en AXI4-Stream protokol kontrolering.

Vir meer inligting oor die ILA-kern, sien die Vivado Design Suite-gebruikersgids: Programmering en Ontfouting (UG908).

IP Feite

LogiCORE™ IP-feitetabel
Kernbesonderhede
Ondersteunde toestelfamilie1	Versal™ ACAP
Ondersteunde gebruikerskoppelvlakke	IEEE Standaard 1149.1 – JTAG
Voorsien met Core
Ontwerp Files	RTL
Example Ontwerp	Verilog
Toetsbank	Nie verskaf nie
Beperkings File	Xilinx® Ontwerpbeperkings (XDC)
Simulasiemodel	Nie verskaf nie
Ondersteunde S/W-bestuurder	NVT
Ontwerpvloeie getoets2
Ontwerpinskrywing	Vivado® Design Suite
Simulasie	Vir ondersteunde simulators, sien die Xilinx-ontwerpgereedskap: Gids vir vrystellingsaantekeninge.
Sintese	Vivado sintese
Ondersteuning
Alle Vivado IP Change Logs	Meester Vivado IP Change Logs: 72775
Xilinx Ondersteuning web bladsy
Notas: 1. Vir 'n volledige lys van ondersteunde toestelle, sien die Vivado® IP-katalogus. 2. Vir die ondersteunde weergawes van die gereedskap, sien die Xilinx-ontwerpgereedskap: Gids vir vrystellingsaantekeninge.

verbyview

Navigeer inhoud volgens ontwerpproses
Xilinx®-dokumentasie is georganiseer rondom 'n stel standaard ontwerpprosesse om jou te help om relevante inhoud vir jou huidige ontwikkelingstaak te vind. Hierdie dokument dek die volgende ontwerpprosesse:

• Hardeware-, IP- en platformontwikkeling: Die skep van die PL IP-blokke vir die hardewareplatform, die skep van PL-pitte, substelsel funksionele simulasie, en die evaluering van die Vivado®-tydsberekening, hulpbrongebruik en kragsluiting. Behels ook die ontwikkeling van die hardeware-platform vir stelselintegrasie. Onderwerpe in hierdie dokument wat op hierdie ontwerpproses van toepassing is, sluit in:
• Port Beskrywings
• Klok en herstel
• Pasmaak en generering van die kern

Kern oorview
Seine en koppelvlakke in die FPGA-ontwerp is gekoppel aan 'n ILA-sonde en gleufinsette. Hierdie seine en koppelvlakke, wat onderskeidelik aan die sonde- en gleufinsette geheg is, is sampgelei teen ontwerpspoed en gestoor met behulp van on-chip blok RAM. Seine en koppelvlakke in die Versal™ ACAP-ontwerp is gekoppel aan die ILA-sonde en gleufinsette. Hierdie aangehegte seine en koppelvlakke is sampgelei teen ontwerpspoed met behulp van die kernklokinvoer en gestoor in RAM-geheue op die skyfieblok. Die kernparameters spesifiseer die volgende:

• 'n Aantal probes (tot 512) en sondewydte (1 tot 1024).
• 'n Aantal gleuwe en koppelvlakopsies.
• Spoor sample diepte.
• Data en/of sneller-eienskap vir probes.
• Aantal vergelykers vir elke sonde.

Kommunikasie met die ILA-kern word uitgevoer met behulp van 'n instansie van die AXI Debug Hub wat aan die IP-kern van die beheer-, koppelvlak en verwerkingstelsel (CIPS) koppel.

Nadat die ontwerp in die Versal ACAP gelaai is, gebruik die Vivado® logiese ontledersagteware om 'n snellergebeurtenis vir die ILA-meting op te stel. Nadat die sneller plaasgevind het, word die sample buffer word gevul en in die Vivado-logika-ontleder opgelaai. Jy kan view hierdie data met behulp van die golfvormvenster. Die sonde sample- en sneller-funksionaliteit word in die programmeerbare logika-gebied geïmplementeer. On-chip blok RAM of UltraRAM geheue gebaseer op die stoor teiken wat jy gekies het tydens aanpassing wat die data stoor totdat dit deur die sagteware opgelaai word. Geen gebruikerinvoer of -uitvoer word vereis om gebeurtenisse te aktiveer, data vas te lê of met die ILA-kern te kommunikeer nie. ILA-kern is in staat om koppelvlakvlakseine te monitor, dit kan transaksievlakinligting oordra soos die uitstaande transaksies vir AXI4-koppelvlakke.

ILA Probe Sneller Vergelyker
Elke sonde-invoer is gekoppel aan 'n snellervergelyker wat in staat is om verskeie bewerkings uit te voer. Tydens looptyd kan die vergelyker ingestel word om = of != vergelykings uit te voer. Dit sluit bypassende vlakpatrone in, soos X0XX101. Dit sluit ook die opsporing van randoorgange in, soos stygende rand (R), dalende rand (F), óf rand (B), of geen oorgang (N). Die snellervergelyker kan meer komplekse vergelykings uitvoer, insluitend >, <, ≥ en ≤.

BELANGRIK! Die vergelyker word op looptyd gestel deur die Vivado® logika-ontleder.

ILA-snellertoestand
Die sneller toestand is die resultaat van 'n Boole "EN" of "OF" berekening van elk van die ILA sonde sneller vergelyker resultate. Deur die Vivado®-logika-ontleder te gebruik, kies jy of jy "EN"-ondersoek moet aktiveer vergelykende sondes of hulle "OF". Die "EN"-instelling veroorsaak 'n snellergebeurtenis wanneer al die ILA-sondevergelykings bevredig is. Die "OF"-instelling veroorsaak 'n snellergebeurtenis wanneer enige van die ILA-sondevergelykings bevredig is. Die snellertoestand is die snellergebeurtenis wat gebruik word vir die ILA-spoormeting.

Aansoeke

Die ILA-kern is ontwerp om gebruik te word in 'n toepassing wat verifikasie of ontfouting met Vivado® vereis. Die volgende figuur toon CIPS IP-kern skryf en lees vanaf die AXI blok RAM kontroleerder deur die AXI Network on Chip (NoC). Die ILA-kern is gekoppel aan die koppelvlaknet tussen die AXI NoC- en AXI-blok-RAM-beheerder om die AXI4-transaksie in die hardewarebestuurder te monitor.

Lisensiëring en Bestelling
Hierdie Xilinx® LogiCORE™ IP-module word teen geen bykomende koste saam met die Xilinx Vivado® Design Suite verskaf onder die bepalings van die Xilinx Eindgebruikerslisensie.
Let wel: Om te verifieer dat jy 'n lisensie benodig, gaan die Lisensie-kolom van die IP-katalogus na. Ingesluit beteken dat 'n lisensie by die Vivado® Design Suite ingesluit is; Aankoop beteken dat jy 'n lisensie moet koop om die kern te gebruik. Inligting oor ander Xilinx® LogiCORE™ IP-modules is beskikbaar by die Xilinx Intellektuele Eiendom-bladsy. Vir inligting oor pryse en beskikbaarheid van ander Xilinx LogiCORE IP-modules en gereedskap, kontak jou plaaslike Xilinx-verkoopsverteenwoordiger.

Produkspesifikasie

Port Beskrywings
Die volgende tabelle verskaf besonderhede oor die ILA-poorte en parameters.
ILA-hawens

Tabel 1: ILA-hawens
Port Naam	I/O	Beskrywing
klk	I	Ontwerp horlosie wat alle sneller- en bergingslogika klok.
ondersoek [ – 1:0]	I	Sondepoortinvoer. Die sondepoortnommer is in die reeks van 0 tot 511. Die sondepoortwydte (aangedui deur ) is in die reeks van 1 tot 1024. Jy moet hierdie poort as 'n vektor verklaar. Vir 'n 1-bis-poort, gebruik sonde [0:0].
trig_out	O	Die trig_out-poort kan óf vanaf die snellertoestand óf vanaf 'n eksterne trig_in-poort gegenereer word. Daar is 'n looptydbeheer vanaf die Logic Analyzer om te skakel tussen snellertoestand en trig_in om trig_out te dryf.
trig_in	I	Invoer-snellerpoort gebruik in prosesgebaseerde stelsel vir Embedded Cross Trigger. Kan aan 'n ander ILA gekoppel word om kaskade-sneller te skep.
slot_ _	I	Slot koppelvlak. Die tipe koppelvlak word dinamies geskep gebaseer op die slot_ _ koppelvlak tipe parameter. Die individuele poorte binne die koppelvlakke is beskikbaar vir monitering in die hardewarebestuurder.
trig_out_ack	I	'n Erkenning vir trig_out.
trig_in_ack	O	'n Erkenning vir trig_in.
teruggestel	I	ILA-invoertipe wanneer dit op 'Interface Monitor' gestel is, moet hierdie poort dieselfde terugstelsein wees wat sinchronies is met die ontwerplogika wat aan die Slot_ gekoppel is _ hawens van die ILA-kern.
S_AXIS	I/O	Opsionele poort. Word gebruik vir handverbinding met AXI Debug Hub kern wanneer 'Aktiveer AXI4- Stream Interface for Manul Connection to AXI Debug Hub' in Gevorderde Opsies gekies is.
M_AXIS	I/O	Opsionele poort. Word gebruik vir handmatige verbinding met AXI Debug Hub-kern wanneer 'Aktiveer AXI4- Stream Interface for Manual Connection to AXI Debug Hub' in 'Advanced Options' gekies is.

Tabel 1: ILA-hawens (vervolg)
Port Naam	I/O	Beskrywing
aresetn	I	Opsionele poort. Word gebruik vir handmatige verbinding met AXI Debug Hub-kern wanneer 'Aktiveer AXI4- Stream Interface for Manual Connection to AXI Debug Hub' in 'Advanced Options' gekies is. Hierdie poort moet sinchronies wees met die herstelpoort van AXI Debug Hub.
akl	I	Opsionele poort. Word gebruik vir handmatige verbinding met AXI Debug Hub-kern wanneer 'Aktiveer AXI4- Stream Interface for Manual Connection to AXI Debug Hub' in 'Advanced Options' gekies is. Hierdie poort moet sinchronies wees met die klokpoort van AXI Debug Hub.

ILA-parameters

Tabel 2: ILA-parameters
Parameter	Toelaatbaar Waardes	Verstekwaardes	Beskrywing
Komponent_Naam	Snaar met A–Z, 0–9 en _ (onderstreep)	ila_0	Naam van geïnstantieerde komponent.
C_NUM_OF_PROBES	1–512	1	Aantal ILA-sondepoorte.
C_MEMORY_TYPE	0, 1	0	Bergingteiken vir die data wat vasgelê is. 0 stem ooreen met blok-RAM en 1 stem ooreen met UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Sonde stoor buffer diepte. Hierdie getal verteenwoordig die maksimum aantal samplese wat tydens looptyd vir elke sonde-invoer gestoor kan word.
C_PROBE _WIDTH	1–1024	1	Breedte van sondepoort . Waar is die sondepoort met 'n waarde van 0 tot 1,023.
C_TRIGOUT_EN	Waar/Onwaar	ONWAAR	Aktiveer die trig-out-funksie. Poorte trig_out en trig_out_ack word gebruik.
C_TRIGIN_EN	Waar/Onwaar	ONWAAR	Aktiveer die trig in funksionaliteit. Poorte trig_in en trig_in_ack word gebruik.
C_INPUT_PIPE_STAGES	0–6	0	Voeg ekstra flops by die sondepoorte. Een parameter is van toepassing op al die sondepoorte.
ALL_PROBE_SAME_MU	Waar/Onwaar	WAAR	Dit dwing dieselfde vergelykingswaarde-eenhede (passingseenhede) met al die probes.
C_PROBE _MU_CNT	1–16	1	Aantal Vergelyk Waarde (Match) eenhede per sonde. Dit is slegs geldig as ALL_PROBE_SAME_MU ONWAAR is.
C_PROBE _TYPE	DATA en TRIGGER, TRIGGER, DATA	DATA en TRIGGER	Om 'n geselekteerde sonde te kies om die snellertoestand te spesifiseer of vir databergingsdoeleindes of vir beide.
C_ADV_TRIGGER	Waar/Onwaar	ONWAAR	Aktiveer die vooraf sneller opsie. Dit maak die snellerstaatmasjien moontlik en jy kan jou eie snellervolgorde in Vivado Logic Analyzer skryf.

Tabel 2: ILA-parameters (vervolg)
Parameter	Toelaatbaar Waardes	Verstekwaardes	Beskrywing
C_NUM_MONITOR_SLOTS	1-11	1	Aantal koppelvlakgleuwe.
Notas: 1. Die maksimum aantal vergelykingswaarde (pas) eenhede is beperk tot 1,024 1,024. Vir die basiese sneller (C_ADV_TRIGGER = FALSE), het elke sonde een vergelykingswaarde-eenheid (soos in die vorige weergawe). Maar vir die vooraf-sneller-opsie (C_ADV_TRIGGER = TRUE), beteken dit dat die individuele probes steeds 'n moontlike keuse van aantal vergelykingswaarde-eenhede van een tot vier kan hê. Maar alle vergelykwaarde-eenhede moet nie meer as 256 XNUMX oorskry nie. Dit beteken dat as jy vier vergelykingseenhede per sonde nodig het, jy slegs XNUMX probes mag gebruik.

Ontwerp met die kern

Hierdie afdeling bevat riglyne en bykomende inligting om ontwerp met die kern te vergemaklik.

Horlosie
Die clk-invoerpoort is die klok wat deur die ILA-kern gebruik word om die sondewaardes te registreer. Vir die beste resultate moet dit dieselfde kloksein wees wat sinchronies is met die ontwerplogika wat aan die sondepoorte van die ILA-kern geheg is. Wanneer u handmatig met AXI Debug Hub verbind, moet die aclk-sein sinchronies wees met die AXI Debug Hub-klokinvoerpoort.

Herstel
Wanneer jy 'n ILA-invoertipe op Interface Monitor stel, moet terugstelpoort dieselfde terugstelsein wees wat sinchronies is met die ontwerplogika waaraan die koppelvlak gekoppel is
slot_ _ hawe van die ILA-kern. Vir handmatige verbinding met 'n AXI Debug Hub-kern, moet die huidige poort sinchronies wees met die terugstelpoort van 'n AXI Debug Hub-kern.

Ontwerpvloeistappe
Hierdie afdeling beskryf die pasmaak en generering van die kern, die beperking van die kern, en die simulasie-, sintese- en implementeringstappe wat spesifiek vir hierdie IP-kern is. Meer gedetailleerde inligting oor die standaard Vivado®-ontwerpvloeie en die IP-integreerder kan gevind word in die volgende Vivado Design Suite-gebruikersgidse:

• Vivado Design Suite-gebruikersgids: Ontwerp IP-substelsels met behulp van IP-integreerder (UG994)
• Vivado Design Suite Gebruikersgids: Ontwerp met IP (UG896)
• Vivado Design Suite Gebruikersgids: Aan die gang (UG910)
• Vivado Design Suite Gebruikersgids: Logic Simulation (UG900)

Pasmaak en generering van die kern

Hierdie afdeling bevat inligting oor die gebruik van Xilinx®-nutsgoed om die kern in die Vivado® Design Suite aan te pas en te genereer. As jy die kern in die Vivado IP-integreerder aanpas en genereer, sien die Vivado Design Suite-gebruikersgids: Ontwerp IP-substelsels met behulp van IP-integreerder (UG994) vir gedetailleerde inligting. IP-integreerder kan sekere konfigurasiewaardes outomaties bereken wanneer die ontwerp bekragtig of gegenereer word. Om te kyk of die waardes wel verander, sien die beskrywing van die parameter in hierdie hoofstuk. Om view die parameterwaarde, voer die validate_bd_design-opdrag in die Tcl-konsole uit. U kan die IP aanpas vir gebruik in u ontwerp deur waardes te spesifiseer vir die verskillende parameters wat met die IP-kern geassosieer word deur die volgende stappe te gebruik:

1.  Kies die IP uit die IP-katalogus.
2.  Dubbelklik op die geselekteerde IP of kies die Pas IP-opdrag op die nutsbalk of regsklik op die kieslys.

Vir besonderhede, sien die Vivado Design Suite-gebruikersgids: Ontwerp met IP (UG896) en die Vivado Design Suite-gebruikersgids: Aan die gang (UG910). Syfers in hierdie hoofstuk is illustrasies van die Vivado IDE. Die uitleg wat hier uitgebeeld word, kan verskil van die huidige weergawe.

Om toegang tot die kern te kry, voer die volgende uit:

1.  Maak 'n projek oop deur te kies File dan Open Projek of skep 'n nuwe projek deur te kies File dan Nuwe Projek in Vivado.
2.  Maak die IP-katalogus oop en navigeer na enige van die taksonomieë.
3. Dubbelklik op ILA om die kernnaam Vivado IDE op te roep.

Algemene Opsies Paneel
Die volgende figuur wys die Algemene Opsies-oortjie in die Inheemse instelling wat jou toelaat om die opsies te spesifiseer:

Die volgende figuur wys die Algemene Opsies-oortjie in die AXI-instelling wat jou toelaat om die opsies te spesifiseer:

• Komponentnaam: Gebruik hierdie teksveld om 'n unieke modulenaam vir die ILA-kern te verskaf.
• ILA-invoertipe: Hierdie opsie spesifiseer watter tipe koppelvlak of sein ILA moet ontfout. Tans is die waardes vir hierdie parameter "Native Probes", "Interface Monitor" en "Mixed."
• Aantal sondes: Gebruik hierdie teksveld om die aantal sondepoorte op die ILA-kern te kies. Die geldige reeks wat in die Vivado® IDE gebruik word, is 1 tot 64. As jy meer as 64 sondepoorte benodig, moet jy die Tcl-opdragvloei gebruik om die ILA-kern te genereer.
• 'n Aantal koppelvlakgleuwe (slegs beskikbaar in koppelvlakmonitortipe en gemengde tipe): Hierdie opsie laat jou toe om die aantal AXI-koppelvlakgleuwe te kies wat aan die ILA gekoppel moet word.
• Dieselfde aantal vergelykers vir alle sondepoorte: Die aantal vergelykers per sonde kan op hierdie paneel gekonfigureer word. Dieselfde aantal vergelykers vir alle probes kan geaktiveer word deur te kies.

Sondepoortpanele
Die volgende figuur toon die Probe Ports-oortjie wat jou toelaat om instellings te spesifiseer:

• Probepoortpaneel: Die breedte van elke sondepoort kan in sondepoortpanele gekonfigureer word. Elke sondepoortpaneel het tot sewe poorte.
• Sondewydte: Die breedte van elke sondepoort kan genoem word. Die geldige reeks is 1 tot 1024.
• Aantal vergelykers: Hierdie opsie is slegs geaktiveer wanneer die opsie "Dieselfde aantal vergelykers vir alle ondersoekpoorte" gedeaktiveer is. 'n Vergelyker vir elke sonde in die reeks 1 tot 16 kan ingestel word.
• Data en/of sneller: Sondetipe vir elke sonde kan met hierdie opsie ingestel word. Die geldige opsies is DATA_and_TRIGGER, DATA en TRIGGER.
• Vergelykeropsies: Die tipe operasie of vergelyking vir elke sonde kan met hierdie opsie ingestel word.

Interface-opsies
Die volgende figuur wys die Interface Options-oortjie wanneer Interface Monitor of Gemengde tipe gekies is vir ILA-invoertipe:

• Koppelvlaktipe: Verkoper, Biblioteek, Naam en Weergawe (VLNV) van die koppelvlak wat deur die ILA-kern gemonitor moet word.
• AXI-MM ID Breedte: Kies die ID breedte van die AXI koppelvlak wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• AXI-MM Data Width: Kies die parameters wat ooreenstem met slot_Kies die Data width van die AXI koppelvlak wanneer die slot_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• AXI-MM-adreswydte: Kies die adreswydte van die AXI-koppelvlak wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Aktiveer AXI-MM/Stream Protocol Checker: Aktiveer AXI4-MM of AXI4-Stream protokolkontroleerder vir gleuf wanneer die gleuf_ koppelvlaktipe is gekonfigureer as AXI-MM of AXI4-Stream, waar is die gleufnommer.
• Aktiveer transaksieopsporingstellers: Aktiveer AXI4-MM-transaksienasporingsvermoë.
• Aantal uitstaande leestransaksies: Spesifiseer die aantal uitstaande leestransaksies per ID. Die waarde moet gelyk wees aan of groter as die aantal uitstaande Lees-transaksies vir daardie verbinding.
• Aantal uitstaande skryftransaksies: Spesifiseer die aantal uitstaande skryftransaksies per ID. Die waarde moet gelyk wees aan of groter as die aantal uitstaande Skryftransaksies vir daardie verbinding.
• Monitor APC-statusseine: Aktiveer monitering van APC-statusseine vir gleuf wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Stel AXI-leesadreskanaal op as Data: Kies leesadreskanaalseine vir databergingsdoeleindes vir gleuf wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Stel AXI-leesadreskanaal op as sneller: Kies leesadreskanaalseine om snellertoestand vir gleuf te spesifiseer wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Stel AXI leesdatakanaal op as Data: Kies leesdatakanaalseine vir databergingsdoeleindes vir gleuf wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Stel AXI-leesdatakanaal op as sneller: Kies leesdatakanaalseine om snellertoestande vir gleuf te spesifiseer wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Konfigureer AXI skryf adres kanaal as Data: Kies skryf adres kanaal seine vir data stoor doel vir slot wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Stel AXI-skryfadreskanaal op as Sneller: Kies skryfadreskanaalseine om snellertoestande vir gleuf te spesifiseer wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Stel AXI-skryfdatakanaal op as Data: Kies skryfdatakanaalseine vir databergingsdoeleindes vir gleuf wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Stel AXI-skryfdatakanaal op as Sneller: Kies skryfdatakanaalseine om snellertoestand vir gleuf te spesifiseer wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Stel AXI-skryfresponskanaal op as Data: Kies skryfresponskanaalseine vir databergingsdoeleindes vir gleuf wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• Stel AXI skryfresponskanaal op as Sneller: Kies skryfresponskanaalseine om snellertoestand vir gleuf te spesifiseer wanneer die gleuf_ koppelvlak tipe is gekonfigureer as AXI-MM, waar is die gleufnommer.
• AXI-Stream Tdata Width: Kies die Tdata breedte van die AXI-Stream koppelvlak wanneer die slot_ koppelvlaktipe is gekonfigureer as AXI-Stream, waar is die gleufnommer.
• AXI-Stream TID Width: Kies die TID-wydte van die AXI-Stream-koppelvlak wanneer die slot_ koppelvlaktipe is opgestel as AXI-Stream, waar is die gleufnommer.
• AXI-Stream TUSER Width: Kies die TUSER-wydte van die AXI-Stream-koppelvlak wanneer die gleuf_ koppelvlaktipe is opgestel as AXI-Stream, waar is die gleufnommer.
• AXI-Stream TDEST Width: Kies die TDEST breedte van die AXI-Stream koppelvlak wanneer die slot_ koppelvlaktipe is gekonfigureer as AXI-Stream, waar is die gleufnommer.
• Stel AXIS-seine op as data: Kies AXI4-stroom seine vir databerging doel vir gleuf
  wanneer die gleuf_ koppelvlaktipe is gekonfigureer as AXI-Stream waar is die gleufnommer.
• Stel AXIS-seine op as sneller: Kies AXI4-stroom seine om snellertoestand vir gleuf te spesifiseer wanneer die gleuf_ koppelvlaktipe is opgestel as AXI-Stream, waar is die gleufnommer.
• Stel gleuf op as data en/of sneller: Kies nie-AXI-gleufseine om snellertoestand te spesifiseer of vir databergingsdoeleindes of vir beide vir gleuf wanneer die gleuf_ koppelvlaktipe is opgestel as nie-AXI, waar is die gleufnommer.

Bergingsopsies
Die volgende figuur toon die bergingopsies-oortjie wat jou toelaat om die bergingteikentipe en diepte van die geheue wat gebruik moet word, te kies:

• Bergingdoelwit: Hierdie parameter word gebruik om die bergingteikentipe uit die aftreklys te kies.
• Data Diepte: Hierdie parameter word gebruik om 'n geskikte s te kiesample diepte van die aftreklys.

Gevorderde Opsies
Die volgende figuur wys die Gevorderde Opsies-oortjie:

• Aktiveer AXI4-Stream-koppelvlak vir handmatige verbinding met AXI Debug Hub: Wanneer dit geaktiveer is, gee hierdie opsie 'n AXIS-koppelvlak vir die IP om aan AXI Debug Hub te koppel.
• Aktiveer sneller-invoerkoppelvlak: Merk hierdie opsie om 'n opsionele sneller-invoerpoort te aktiveer.
• Aktiveer sneller-uitset-koppelvlak: Merk hierdie opsie om 'n opsionele sneller-uitvoerpoort te aktiveer.
• Invoerpyp Stages: Kies die aantal registers wat jy vir die sonde wil byvoeg om implementeringsresultate te verbeter. Hierdie parameter is van toepassing op alle probes.
• Gevorderde sneller: Merk om die toestandmasjien-gebaseerde snellervolgorde te aktiveer.

Uitset Generasie
Vir besonderhede, sien die Vivado Design Suite-gebruikersgids: Ontwerp met IP (UG896).

Beperk die kern

Vereiste beperkings
Die ILA-kern bevat 'n XDC file wat toepaslike vals padbeperkings bevat om die oorbeperking van klokdomein wat sinchronisasiepaaie kruis, te voorkom. Daar word ook verwag dat die kloksein wat aan die clk-invoerpoort van die ILA-kern gekoppel is, behoorlik in jou ontwerp beperk is.

Toestel-, pakket- en spoedgraadkeuses
Hierdie afdeling is nie van toepassing op hierdie IP-kern nie.

• Klokfrekwensies
  Hierdie afdeling is nie van toepassing op hierdie IP-kern nie.
• Klokbestuur
  Hierdie afdeling is nie van toepassing op hierdie IP-kern nie.
• Klokplasing
  Hierdie afdeling is nie van toepassing op hierdie IP-kern nie.
• Bankwese
  Hierdie afdeling is nie van toepassing op hierdie IP-kern nie.
• Transceiver plasing
  Hierdie afdeling is nie van toepassing op hierdie IP-kern nie.
• I/O-standaard en plasing
  Hierdie afdeling is nie van toepassing op hierdie IP-kern nie.

Simulasie

Vir omvattende inligting oor Vivado®-simulasiekomponente, sowel as inligting oor die gebruik van ondersteunde derdeparty-nutsgoed, sien die Vivado Design Suite-gebruikersgids: Logic Simulation (UG900).

Sintese en Implementering
Vir besonderhede oor sintese en implementering, sien die Vivado Design Suite-gebruikersgids: Ontwerp met IP (UG896).

Ontfouting

Hierdie bylaag bevat besonderhede oor hulpbronne wat beskikbaar is op die Xilinx®-ondersteuning webwebwerf en ontfoutingsnutsgoed. As die IP 'n lisensiesleutel vereis, moet die sleutel geverifieer word. Die Vivado®-ontwerpinstrumente het verskeie lisensiekontrolepunte om gelisensieerde IP deur die vloei te laat loop. As die lisensiekontrole slaag, kan die IP voortgaan om te genereer. Andersins stop generasie met 'n fout. Lisensie kontrolepunte word afgedwing deur die volgende instrumente:

• Vivado sintese
• Vivado-implementering
• skryf_bitstroom (Tcl-opdrag)

BELANGRIK! IP-lisensievlak word by kontrolepunte geïgnoreer. Die toets bevestig dat 'n geldige lisensie bestaan. Dit kontroleer nie IP-lisensievlak nie.

Kry hulp op Xilinx.com

Om te help met die ontwerp en ontfoutingsproses wanneer die kern gebruik word, die Xilinx Support web bladsy bevat sleutelhulpbronne soos produkdokumentasie, vrystellingsnotas, antwoordrekords, inligting oor bekende kwessies en skakels vir die verkryging van verdere produkondersteuning. Die Xilinx-gemeenskapsforums is ook beskikbaar waar lede kan leer, deelneem, deel en vrae oor Xilinx-oplossings kan vra.

Dokumentasie
Hierdie produkgids is die hoofdokument wat met die kern geassosieer word. Hierdie gids, tesame met dokumentasie wat verband hou met alle produkte wat in die ontwerpproses help, kan gevind word op die Xilinx Support web bladsy of deur die Xilinx® Documentation Navigator te gebruik. Laai die Xilinx Documentation Navigator af vanaf die Downloads-bladsy. Vir meer inligting oor hierdie hulpmiddel en die beskikbare kenmerke, maak die aanlynhulp oop na installasie.

Antwoord Rekords
Antwoordrekords sluit inligting in oor probleme wat gereeld teëgekom word, nuttige inligting oor hoe om hierdie probleme op te los, en enige bekende probleme met 'n Xilinx-produk. Antwoordrekords word daagliks geskep en onderhou om te verseker dat gebruikers toegang het tot die mees akkurate inligting beskikbaar. Antwoordrekords vir hierdie kern kan opgespoor word deur die soekondersteuningskassie op die hoof Xilinx-ondersteuning te gebruik web bladsy. Om jou soekresultate te maksimeer, gebruik sleutelwoorde soos:

• Produk naam
• Gereedskapboodskap(pe)
• Opsomming van die probleem wat ondervind is

'n Filtersoektog is beskikbaar nadat resultate teruggestuur is om die resultate verder te teiken.

Tegniese Ondersteuning
Xilinx verskaf tegniese ondersteuning op die Xilinx-gemeenskapsforums vir hierdie LogiCORE™ IP-produk wanneer dit gebruik word soos beskryf in die produkdokumentasie. Xilinx kan nie tydsberekening, funksionaliteit of ondersteuning waarborg as jy enige van die volgende doen nie:

• Implementeer die oplossing in toestelle wat nie in die dokumentasie gedefinieer is nie.
• Pas die oplossing aan as wat in die produkdokumentasie toegelaat word.
• Verander enige gedeelte van die ontwerp gemerk MOENIE VERANDER NIE.

Om vrae te vra, gaan na die Xilinx-gemeenskapsforums.

Bykomende hulpbronne en Regskennisgewings

Xilinx Hulpbronne
Vir ondersteuningsbronne soos antwoorde, dokumentasie, aflaaie en forums, sien Xilinx-ondersteuning.

Dokumentasie-navigator en ontwerphubs
Xilinx® Documentation Navigator (DocNav) bied toegang tot Xilinx-dokumente, video's en ondersteuningsbronne, wat jy kan filter en soek om inligting te vind. Om DocNav oop te maak:

• • Van die Vivado® IDE, kies Hulp → Dokumentasie en tutoriale.
  • Op Windows, kies Start → Alle programme → Xilinx Design Tools → DocNav.
  • By die Linux-opdragprompt, voer docnav in.

Xilinx Design Hubs verskaf skakels na dokumentasie georganiseer deur ontwerptake en ander onderwerpe, wat jy kan gebruik om sleutelkonsepte te leer en gereelde vrae aan te spreek. Om toegang tot die Design Hubs te kry:

• Klik in DocNav op die Design Hubs View oortjie.
• Op die Xilinx webwebwerf, sien die Design Hubs-bladsy.

Let wel: Vir meer inligting oor DocNav, sien die Documentation Navigator-bladsy op die Xilinx webwebwerf.

Verwysings
Hierdie dokumente verskaf aanvullende materiaal wat nuttig is met hierdie gids:

1.  Vivado Design Suite Gebruikersgids: Programmering en Ontfouting (UG908)
2. Vivado Design Suite Gebruikersgids: Ontwerp met IP (UG896)
3. Vivado Design Suite-gebruikersgids: Ontwerp IP-substelsels met behulp van IP-integreerder (UG994)
4. Vivado Design Suite Gebruikersgids: Aan die gang (UG910)
5. Vivado Design Suite Gebruikersgids: Logic Simulation (UG900)
6. Vivado Design Suite Gebruikersgids: Implementering (UG904)
7. ISE na Vivado Design Suite Migrasiegids (UG911)
8. AXI Protocol Checker LogiCORE IP Produkgids (PG101)
9. AXI4-Stream Protocol Checker LogiCORE IP Produkgids (PG145)

Hersieningsgeskiedenis
Die volgende tabel toon die hersieningsgeskiedenis vir hierdie dokument.

Afdeling	Hersieningsopsomming
11 / 23 / 2020 Weergawe 1.1
Aanvanklike vrystelling.	NVT

Lees asseblief: Belangrike Regskennisgewings
Die inligting wat hieronder aan jou bekend gemaak word (die "Materiale") word uitsluitlik verskaf vir die keuse en gebruik van Xilinx-produkte. Tot die maksimum mate wat deur toepaslike wetgewing toegelaat word: (1) Materiaal word "AS IS" beskikbaar gestel en met alle foute, WYS Xilinx hiermee ALLE WAARBORGE EN VOORWAARDES, UITDRUKKELIJK, geïmpliseer, OF STATUTÊR, INSLUITEND MAAR NIE BEPERK TOT WAARBORGE VAN VERHANDELBAARHEID, NIE -SKENDING, OF GESKIKTHEID VIR ENIGE SPESIFIEKE DOEL; en (2) Xilinx sal nie aanspreeklik wees nie (hetsy in kontrak of tort, insluitend nalatigheid, of onder enige ander teorie van aanspreeklikheid) vir enige verlies of skade van enige aard of aard wat verband hou met, voortspruitend uit of in verband met die Materiaal. (insluitend jou gebruik van die Materiaal), insluitend vir enige direkte, indirekte, spesiale, toevallige of gevolglike verlies of skade (insluitend verlies van data, winste, klandisiewaarde, of enige tipe verlies of skade gely as gevolg van enige aksie gebring deur 'n derde party) selfs al was sodanige skade of verlies redelikerwys voorsienbaar of Xilinx in kennis gestel is van die moontlikheid daarvan.

Xilinx aanvaar geen verpligting om enige foute vervat in die materiaal reg te stel of om jou in kennis te stel van opdaterings aan die materiaal of produkspesifikasies nie. Jy mag nie die materiaal reproduseer, wysig, versprei of in die openbaar vertoon sonder vooraf skriftelike toestemming nie. Sekere produkte is onderhewig aan die bepalings en voorwaardes van Xilinx se beperkte waarborg, verwys asseblief na Xilinx se verkoopsbepalings wat kan viewed by https://www.xilinx.com/legal.htm#tos; IP-kerne kan onderhewig wees aan waarborg- en ondersteuningsbepalings vervat in 'n lisensie wat deur Xilinx aan jou uitgereik is. Xilinx-produkte is nie ontwerp of bedoel om faalveilig te wees of vir gebruik in enige toepassing wat faalveilige werkverrigting vereis nie; jy aanvaar uitsluitlike risiko en aanspreeklikheid vir die gebruik van Xilinx-produkte in sulke kritieke toepassings, verwys asseblief na Xilinx se verkoopsbepalings wat kan wees viewed by https://www.xilinx.com/legal.htm#tos.
Hierdie dokument bevat voorlopige inligting en is onderhewig aan verandering sonder kennisgewing. Inligting wat hierin verskaf word, hou verband met produkte en/of dienste wat nog nie vir verkoop beskikbaar is nie, en word uitsluitlik vir inligtingsdoeleindes verskaf en is nie bedoel, of om vertolk te word, as 'n aanbod vir verkoop of gepoogde kommersialisering van die produkte en/of dienste waarna verwys word nie. hierin.

MOTORAANSOEKE VRYWARING
MOTORMOTORPRODUKTE (GEIDENTIFISEER AS "XA" IN DIE DEELNOMMER) WORD NIE GEWAARBORG VIR GEBRUIK IN DIE ONTWIKKELING VAN LUGSAKKE OF VIR GEBRUIK IN TOEPASSINGE WAT BEHEER VAN 'N VOERTUIG BEÏNVLOED (“VEILIGHEIDSTOEPASSING”) TENSY DAAR 'N VEILIGHEIDSBEGRIP IS. MET DIE ISO 26262 MOTORVEILIGHEIDSTANDAARD (“VEILIGHEIDSONTWERP”). KLIËNTE MOET, VOORDAT ENIGE STELSELS WAT PRODUKTE INGEBRUIK GEBRUIK OF VERSPREID WORD, SULKE STELSELS DEEGLIK TOETS VIR VEILIGHEIDSDOELEINDES. GEBRUIK VAN PRODUKTE IN 'N VEILIGHEIDSTOEPASSING SONDER 'N VEILIGHEIDSONTWERP IS VOLLEDIG OP RISIKO VAN DIE KLANT, SLEGS ONDERHEWIG AAN TOEPASLIKE WETTE EN REGULASIES WAT BEPERKINGS OP PRODUKAANSPREEKLIKHEID REGEL.
Kopiereg 2020 Xilinx, Inc. Xilinx, die Xilinx-logo, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, en ander aangewese handelsmerke wat hierin ingesluit is, is handelsmerke van Xilinx in die Verenigde State en ander lande. Alle ander handelsmerke is die eiendom van hul onderskeie eienaars.PG357 (v1.1) 23 November 2020, ILA met AXI4-Stream Interface v1.1
Laai PDF af: Xilinx AXI4-Stream Geïntegreerde Logika Ontleder Gids

Verwysings

• Gebruikershandleiding