Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Ang Integrated Logic Analyzer (ILA) na may AXI4-Stream Interface core ay isang nako-customize na logic analyzer IP na maaaring magamit upang subaybayan ang mga panloob na signal at interface ng isang disenyo. Kasama sa core ng ILA ang maraming advanced na feature ng mga modernong logic analyzer, kabilang ang mga boolean trigger equation at edge transition trigger. Ang core ay nag-aalok din ng interface debugging at kakayahan sa pagsubaybay kasama ang protocol checking para sa memory-mapped na AXI at AXI4-Stream. Dahil ang ILA core ay kasabay ng disenyong sinusubaybayan, lahat ng design clock constraints na inilalapat sa iyong disenyo ay inilalapat din sa mga bahagi ng ILA core. Upang i-debug ang mga interface sa loob ng isang disenyo, kailangang idagdag ang ILA IP sa isang block na disenyo sa Vivado® IP integrator. Katulad nito, ang AXI4/AXI4-Stream protocol checking option ay maaaring paganahin para sa ILA IP sa IP integrator. Ang mga paglabag sa protocol ay maaaring ipakita sa waveform viewer ng Vivado logic analyzer.

Mga tampok

Bilang ng probe port at lapad ng probe na maaaring piliin ng user.

Mga target ng storage na mapipili ng user gaya ng block RAM at UltraRAM
Maaaring pagsamahin ang maraming probe port sa isang kundisyon ng trigger.

Mga puwang ng AXI na napipili ng user para i-debug ang mga interface ng AXI sa isang disenyo.
Mga opsyon na maaaring i-configure para sa mga interface ng AXI kabilang ang mga uri ng interface at mga traceampang lalim.

Data at pag-trigger ng property para sa mga probe.
Ang isang bilang ng mga comparator at ang lapad para sa bawat probe at mga indibidwal na port sa loob ng mga interface.

Input/output cross-triggering interface.
Configurable pipelining para sa input probes.

Pagsusuri ng protocol ng AXI4-MM at AXI4-Stream.

Para sa higit pang impormasyon tungkol sa ILA core, tingnan ang Vivado Design Suite User Guide: Programming and Debugging (UG908).

Mga Katotohanan sa IP

LogiCORE™ IP Facts Table
Mga Pangunahing Pagtutukoy
Sinusuportahang Pamilya ng Device1	Versal™ ACAP
Mga Sinusuportahang User Interface	IEEE Standard 1149.1 – JTAG
Binigyan ng Core
Disenyo Files	RTL
Example Disenyo	Verilog
Test Bench	Hindi Ibinigay
Mga hadlang File	Xilinx® Design Constraints (XDC)
Modelo ng Simulation	Hindi Ibinigay
Sinusuportahang S/W Driver	N/A
Sinubok na Mga Daloy ng Disenyo2
Pagpasok ng Disenyo	Vivado® Design Suite
Simulation	Para sa mga sinusuportahang simulator, tingnan ang Xilinx Design Tools: Gabay sa Mga Tala sa Paglabas.
Synthesis	Vivado Synthesis
Suporta
Lahat ng Vivado IP Change Logs	Master Vivado IP Change Logs: 72775
Suporta sa Xilinx web pahina
Mga Tala: 1. Para sa kumpletong listahan ng mga sinusuportahang device, tingnan ang Vivado® IP catalog. 2. Para sa mga sinusuportahang bersyon ng mga tool, tingnan ang Xilinx Design Tools: Gabay sa Mga Tala sa Paglabas.

Tapos naview

Pag-navigate sa Nilalaman ayon sa Proseso ng Disenyo
Ang dokumentasyon ng Xilinx® ay isinaayos sa paligid ng isang hanay ng mga karaniwang proseso ng disenyo upang matulungan kang makahanap ng may-katuturang nilalaman para sa iyong kasalukuyang gawain sa pagbuo. Sinasaklaw ng dokumentong ito ang mga sumusunod na proseso ng disenyo:

Hardware, IP, at Platform Development: Paggawa ng PL IP blocks para sa hardware platform, paggawa ng PL kernels, subsystem functional simulation, at pagsusuri sa Vivado® timing, resource use, at power closure. Kasama rin sa pagbuo ng platform ng hardware para sa pagsasama ng system. Kasama sa mga paksa sa dokumentong ito na naaangkop sa proseso ng disenyong ito ang:
Mga Paglalarawan sa Port

Pag-orasan at Pag-reset
Pag-customize at Pagbuo ng Core

Core Overview
Ang mga signal at interface sa disenyo ng FPGA ay konektado sa isang ILA probe at mga input ng slot. Ang mga signal at interface na ito, na naka-attach sa probe at slot input ayon sa pagkakabanggit, ay sampna humantong sa bilis ng disenyo at nakaimbak gamit ang on-chip block RAM. Ang mga signal at interface sa disenyo ng Versal™ ACAP ay konektado sa ILA probe at mga input ng slot. Ang mga nakakabit na signal at interface na ito ay sampnanguna sa bilis ng disenyo gamit ang core clock input at nakaimbak sa on-chip block RAM memory. Tinutukoy ng mga pangunahing parameter ang sumusunod:

Isang bilang ng mga probe (hanggang 512) at lapad ng probe (1 hanggang 1024).

Ang isang bilang ng mga puwang at mga pagpipilian sa interface.
Bakas sampang lalim.

Data at/o pag-trigger ng property para sa mga probe.
Bilang ng mga comparator para sa bawat probe.

Ang komunikasyon sa ILA core ay isinasagawa gamit ang isang instance ng AXI Debug Hub na kumokonekta sa Control, Interface, at Processing System (CIPS) IP core.

Pagkatapos mai-load ang disenyo sa Versal ACAP, gamitin ang Vivado® logic analyzer software para mag-set up ng trigger event para sa pagsukat ng ILA. Matapos mangyari ang trigger, ang sampAng buffer ay napuno at na-upload sa Vivado logic analyzer. kaya mo view ang data na ito gamit ang waveform window. Ang probe sample at trigger functionality ay ipinatupad sa programmable logic region. On-chip block RAM o UltraRAM memory batay sa target na imbakan na iyong pinili sa panahon ng pag-customize na nag-iimbak ng data hanggang sa ma-upload ito ng software. Walang input o output ng user ang kinakailangan para mag-trigger ng mga event, kumuha ng data, o makipag-ugnayan sa ILA core. Ang ILA core ay may kakayahang subaybayan ang mga signal sa antas ng interface, maaari itong maghatid ng impormasyon sa antas ng transaksyon tulad ng mga natitirang transaksyon para sa mga interface ng AXI4.

ILA Probe Trigger Comparator
Ang bawat probe input ay konektado sa isang trigger comparator na may kakayahang magsagawa ng iba't ibang mga operasyon. Sa oras ng pagtakbo ang comparator ay maaaring itakda upang gumanap ng = o != mga paghahambing. Kabilang dito ang pagtutugma ng mga pattern ng antas, gaya ng X0XX101. Kasama rin dito ang pag-detect ng mga transition sa gilid gaya ng tumataas na gilid (R), bumabagsak na gilid (F), alinman sa gilid (B), o walang transition (N). Maaaring magsagawa ng mas kumplikadong paghahambing ang trigger comparator, kabilang ang >, <, ≥, at ≤.

MAHALAGA! Ang comparator ay nakatakda sa oras ng pagtakbo sa pamamagitan ng Vivado® logic analyzer.

Kundisyon ng Trigger ng ILA
Ang kundisyon ng pag-trigger ay resulta ng pagkalkula ng Boolean na “AND” o “OR” ng bawat isa sa mga resulta ng comparator ng trigger ng ILA probe. Gamit ang Vivado® logic analyzer, pipiliin mo kung “AT” mag-i-probe ng mga comparator probe o “O” sa kanila. Ang setting na "AT" ay nagdudulot ng trigger na kaganapan kapag nasiyahan ang lahat ng ILA probe na paghahambing. Ang setting na "OR" ay nagdudulot ng trigger na kaganapan kapag nasiyahan ang alinman sa mga paghahambing ng ILA probe. Ang kundisyon ng pag-trigger ay ang kaganapan ng pag-trigger na ginamit para sa pagsukat ng ILA trace.

Mga aplikasyon

Ang ILA core ay idinisenyo upang magamit sa isang application na nangangailangan ng pag-verify o pag-debug gamit ang Vivado®. Ang sumusunod na figure ay nagpapakita ng CIPS IP core nagsusulat at nagbabasa mula sa AXI block RAM controller sa pamamagitan ng AXI Network on Chip (NoC). Ang ILA core ay konektado sa interface net sa pagitan ng AXI NoC at AXI block RAM controller upang subaybayan ang transaksyon ng AXI4 sa hardware manager.

Paglilisensya at Pag-order
Ang Xilinx® LogiCORE™ IP module na ito ay ibinibigay nang walang karagdagang gastos sa Xilinx Vivado® Design Suite sa ilalim ng mga tuntunin ng Xilinx End User License.
Tandaan: Upang i-verify na kailangan mo ng lisensya, tingnan ang License column ng IP Catalog. Ang kasama ay nangangahulugan na ang isang lisensya ay kasama sa Vivado® Design Suite; Ang ibig sabihin ng pagbili ay kailangan mong bumili ng lisensya para magamit ang core. Ang impormasyon tungkol sa iba pang Xilinx® LogiCORE™ IP module ay makukuha sa pahina ng Xilinx Intellectual Property. Para sa impormasyon tungkol sa pagpepresyo at pagkakaroon ng iba pang mga module at tool ng Xilinx LogiCORE IP, makipag-ugnayan sa iyong lokal na kinatawan ng sales ng Xilinx.

Detalye ng Produkto

Mga Paglalarawan sa Port
Ang mga sumusunod na talahanayan ay nagbibigay ng mga detalye tungkol sa mga port at parameter ng ILA.
Mga Port ng ILA

Talahanayan 1: Mga Port ng ILA
Pangalan ng Port	I/O	Paglalarawan
clk	I	Disenyo ng orasan na nag-orasan sa lahat ng trigger at storage logic.
pagsisiyasat [ – 1:0]	I	Probe port input. Ang numero ng probe port ay nasa hanay mula 0 hanggang 511. Ang lapad ng probe port (na tinukoy ng ) ay nasa hanay ng 1 hanggang 1024. Dapat mong ideklara ang port na ito bilang isang vector. Para sa isang 1-bit na port, gumamit ng probe [0:0].
trig_out	O	Maaaring mabuo ang trig_out port mula sa kundisyon ng trigger o mula sa isang panlabas na trig_in port. Mayroong kontrol sa oras ng pagtakbo mula sa Logic Analyzer upang lumipat sa pagitan ng kundisyon ng pag-trigger at trig_in upang himukin ang trig_out.
trig_in	I	Input trigger port na ginagamit sa process based system para sa Embedded Cross Trigger. Maaaring ikonekta sa isa pang ILA upang lumikha ng cascading Trigger.
slot_ _	I	Interface ng slot. Ang uri ng interface ay dynamic na nilikha batay sa slot_ _ parameter ng uri ng interface. Ang mga indibidwal na port sa loob ng mga interface ay magagamit para sa pagsubaybay sa hardware manager.
trig_out_ack	I	Isang pagkilala sa trig_out.
trig_in_ack	O	Isang pagkilala sa trig_in.
resetn	I	Uri ng Input ng ILA kapag nakatakda sa 'Interface Monitor', ang port na ito ay dapat na parehong reset signal na kasabay ng disenyong logic na naka-attach sa Slot_ _ mga port ng ILA core.
S_AXIS	I/O	Opsyonal na port. Ginagamit para sa manu-manong koneksyon sa core ng AXI Debug Hub kapag ang 'I-enable ang AXI4- Stream Interface para sa Manul Connection sa AXI Debug Hub' ay pinili sa Advanced na Opsyon.
M_AXIS	I/O	Opsyonal na port. Ginagamit para sa manu-manong koneksyon sa core ng AXI Debug Hub kapag pinili ang 'Paganahin ang AXI4- Stream Interface para sa Manu-manong Koneksyon sa AXI Debug Hub' sa 'Mga Advanced na Opsyon'.

Talahanayan 1: Mga Port ng ILA (ipinagpatuloy)
Pangalan ng Port	I/O	Paglalarawan
aresetn	I	Opsyonal na port. Ginagamit para sa manu-manong koneksyon sa core ng AXI Debug Hub kapag pinili ang 'Paganahin ang AXI4- Stream Interface para sa Manu-manong Koneksyon sa AXI Debug Hub' sa 'Mga Advanced na Opsyon'. Ang port na ito ay dapat na kasabay ng reset port ng AXI Debug Hub.
aclk	I	Opsyonal na port. Ginagamit para sa manu-manong koneksyon sa core ng AXI Debug Hub kapag pinili ang 'Paganahin ang AXI4- Stream Interface para sa Manu-manong Koneksyon sa AXI Debug Hub' sa 'Mga Advanced na Opsyon'. Ang port na ito ay dapat na kasabay ng clock port ng AXI Debug Hub.

Mga Parameter ng ILA

Talahanayan 2: Mga Parameter ng ILA
Parameter	Pinahihintulutan Mga halaga	Mga Default na Halaga	Paglalarawan
Component_Name	String na may A–Z, 0–9, at _ (underscore)	ila_0	Pangalan ng instantiated component.
C_NUM_OF_PROBES	1–512	1	Bilang ng mga ILA probe port.
C_MEMORY_TYPE	0, 1	0	Target ng storage para sa nakuhang data. 0 ay tumutugma sa block RAM at 1 tumutugma sa UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Probe storage buffer depth. Ang numerong ito ay kumakatawan sa maximum na bilang ng samples na maaaring maimbak sa run time para sa bawat probe input.
C_PROBE _WIDTH	1–1024	1	Lapad ng probe port . saan ay ang probe port na may halaga mula 0 hanggang 1,023.
C_TRIGOUT_EN	Tama/Mali	MALI	Pinapagana ang pagpapagana ng pag-trig out. Ginagamit ang mga port trig_out at trig_out_ack.
C_TRIGIN_EN	Tama/Mali	MALI	Pinapagana ang trig sa functionality. Ginagamit ang mga port trig_in at trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Magdagdag ng mga dagdag na flop sa mga port ng probe. Nalalapat ang isang parameter sa lahat ng probe port.
ALL_PROBE_SAME_MU	Tama/Mali	TOTOO	Pinipilit nito ang parehong paghahambing ng mga unit ng halaga (mga yunit ng tugma) sa lahat ng mga probe.
C_PROBE _MU_CNT	1–16	1	Bilang ng mga unit ng Compare Value (Tugma) sa bawat probe. Ito ay may bisa lamang kung ALL_PROBE_SAME_MU ay FALSE.
C_PROBE _TYPE	DATA at TRIGGER, TRIGGER, DATA	DATA at TRIGGER	Upang pumili ng napiling probe para sa pagtukoy sa kundisyon ng pag-trigger o para sa layunin ng pag-iimbak ng data o para sa pareho.
C_ADV_TRIGGER	Tama/Mali	MALI	Pinapagana ang pagpipiliang advance trigger. Nagbibigay-daan ito sa trigger state machine at maaari mong isulat ang sarili mong sequence ng trigger sa Vivado Logic Analyzer.

Talahanayan 2: Mga Parameter ng ILA (ipinagpatuloy)
Parameter	Pinahihintulutan Mga halaga	Mga Default na Halaga	Paglalarawan
C_NUM_MONITOR_SLOTS	1-11	1	Bilang ng Interface Slots.
Mga Tala: 1. Limitado sa 1,024 ang maximum na bilang ng mga unit ng paghahambing na halaga (tugma). Para sa pangunahing trigger (C_ADV_TRIGGER = FALSE), ang bawat probe ay may isang paghahambing na unit ng halaga (tulad ng sa naunang bersyon). Ngunit para sa opsyong advance trigger (C_ADV_TRIGGER = TRUE), nangangahulugan ito na ang mga indibidwal na probe ay maaari pa ring magkaroon ng posibleng pagpili ng bilang ng mga unit ng paghahambing ng halaga mula isa hanggang apat. Ngunit hindi dapat lumampas sa 1,024 ang lahat ng unit ng paghahambing ng halaga. Nangangahulugan ito, kung kailangan mo ng apat na ihambing ang mga yunit sa bawat probe pagkatapos ay pinapayagan kang gumamit lamang ng 256 na mga probe.

Pagdidisenyo gamit ang Core

Kasama sa seksyong ito ang mga alituntunin at karagdagang impormasyon upang mapadali ang pagdidisenyo gamit ang core.

Orasan
Ang clk input port ay ang orasan na ginagamit ng ILA core upang irehistro ang mga halaga ng probe. Para sa pinakamahusay na mga resulta, ito ay dapat na parehong signal ng orasan na kasabay ng disenyong logic na naka-attach sa mga probe port ng ILA core. Kapag manu-manong kumokonekta sa AXI Debug Hub, ang aclk signal ay dapat na kasabay sa AXI Debug Hub clock input port.

I-reset
Kapag nagtakda ka ng Uri ng Input ng ILA sa Interface Monitor, ang reset port ay dapat ang parehong signal ng pag-reset na kasabay ng logic ng disenyo na ang interface ay naka-attach sa
slot_ _ daungan ng ILA core. Para sa manu-manong koneksyon sa isang AXI Debug Hub core, ang kasalukuyang port ay dapat na kasabay ng reset port ng isang AXI Debug Hub core.

Mga Hakbang sa Daloy ng Disenyo
Inilalarawan ng seksyong ito ang pag-customize at pagbuo ng core, na pumipigil sa core, at ang simulation, synthesis, at mga hakbang sa pagpapatupad na partikular sa IP core na ito. Ang mas detalyadong impormasyon tungkol sa karaniwang mga daloy ng disenyo ng Vivado® at ang IP integrator ay matatagpuan sa mga sumusunod na gabay sa gumagamit ng Vivado Design Suite:

Gabay sa Gumagamit ng Vivado Design Suite: Pagdidisenyo ng mga IP Subsystem gamit ang IP Integrator (UG994)
Gabay sa Gumagamit ng Vivado Design Suite: Pagdidisenyo gamit ang IP (UG896)
Gabay sa Gumagamit ng Vivado Design Suite: Pagsisimula (UG910)
Gabay sa Gumagamit ng Vivado Design Suite: Logic Simulation (UG900)

Pag-customize at Pagbuo ng Core

Kasama sa seksyong ito ang impormasyon tungkol sa paggamit ng mga tool ng Xilinx® upang i-customize at mabuo ang core sa Vivado® Design Suite. Kung ikaw ay nagpapasadya at bumubuo ng core sa Vivado IP integrator, tingnan ang Vivado Design Suite User Guide: Designing IP Subsystems gamit ang IP Integrator (UG994) para sa detalyadong impormasyon. Maaaring i-auto-compute ng IP integrator ang ilang partikular na halaga ng configuration kapag pinapatunayan o binubuo ang disenyo. Upang suriin kung nagbabago ang mga halaga, tingnan ang paglalarawan ng parameter sa kabanatang ito. Upang view ang halaga ng parameter, patakbuhin ang validate_bd_design na utos sa Tcl console. Maaari mong i-customize ang IP para magamit sa iyong disenyo sa pamamagitan ng pagtukoy ng mga halaga para sa iba't ibang parameter na nauugnay sa IP core gamit ang mga sumusunod na hakbang:

Piliin ang IP mula sa IP catalog.
I-double click ang napiling IP o piliin ang I-customize ang IP command mula sa toolbar o i-right-click ang menu.

Para sa mga detalye, tingnan ang Vivado Design Suite User Guide: Designing with IP (UG896) at ang Vivado Design Suite User Guide: Getting Started (UG910). Ang mga figure sa kabanatang ito ay mga paglalarawan ng Vivado IDE. Ang layout na inilalarawan dito ay maaaring mag-iba mula sa kasalukuyang bersyon.

Upang ma-access ang core, gawin ang sumusunod:

Magbukas ng proyekto sa pamamagitan ng pagpili File pagkatapos ay Buksan ang Proyekto o lumikha ng isang bagong proyekto sa pamamagitan ng pagpili File pagkatapos ay Bagong Proyekto sa Vivado.
Buksan ang IP catalog at mag-navigate sa alinman sa mga taxonomy.

I-double click ang ILA para ilabas ang pangunahing pangalan na Vivado IDE.

General Options Panel
Ipinapakita ng sumusunod na figure ang tab na General Options sa Native na setting na nagbibigay-daan sa iyong tukuyin ang mga opsyon:

Ipinapakita ng sumusunod na figure ang tab na General Options sa setting ng AXI na nagpapahintulot sa iyo na tukuyin ang mga opsyon:

Pangalan ng Bahagi: Gamitin ang field ng text na ito para magbigay ng natatanging pangalan ng module para sa core ng ILA.

Uri ng Input ng ILA: Tinutukoy ng opsyong ito kung aling uri ng interface o signal ng ILA ang dapat i-debug. Sa kasalukuyan, ang mga value para sa parameter na ito ay "Native Probes", "Interface Monitor" at "Mixed."
Bilang ng mga Probe: Gamitin ang field ng text na ito upang piliin ang bilang ng mga probe port sa ILA core. Ang wastong saklaw na ginamit sa Vivado® IDE ay 1 hanggang 64. Kung kailangan mo ng higit sa 64 na probe port, kailangan mong gamitin ang Tcl command flow upang bumuo ng ILA core.
Ilang Interface Slots (available lang sa Interface Monitor type at Mixed type): Binibigyang-daan ka ng opsyong ito na piliin ang bilang ng AXI interface slots na kailangang ikonekta sa ILA.

Parehong Bilang ng mga Comparator para sa Lahat ng Probe Ports: Ang bilang ng mga comparator bawat probe ay maaaring i-configure sa panel na ito. Ang parehong bilang ng mga comparator para sa lahat ng probe ay maaaring paganahin sa pamamagitan ng pagpili.

Mga Panel ng Probe Port
Ipinapakita ng sumusunod na figure ang tab na Probe Ports na nagbibigay-daan sa iyong tukuyin ang mga setting:

Probe Port Panel: Ang Lapad ng bawat Probe Port ay maaaring i-configure sa Probe Port Panels. Ang bawat Probe Port Panel ay may hanggang pitong port.
Lapad ng Probe: Maaaring banggitin ang Lapad ng bawat Probe Port. Ang wastong hanay ay 1 hanggang 1024.
Bilang ng Mga Paghahambing: Ang opsyong ito ay pinagana lamang kapag ang opsyong "Parehong Bilang ng Mga Paghahambing para sa Lahat ng Mga Port ng Probe" ay hindi pinagana. Ang isang comparator para sa bawat probe sa hanay 1 hanggang 16 ay maaaring itakda.

Data at/o Trigger: Ang uri ng probe para sa bawat probe ay maaaring itakda gamit ang opsyong ito. Ang mga wastong opsyon ay DATA_and_TRIGGER, DATA at TRIGGER.
Mga Opsyon sa Paghahambing: Ang uri ng operasyon o paghahambing para sa bawat probe ay maaaring itakda gamit ang opsyong ito.

Mga Opsyon sa Interface
Ipinapakita ng sumusunod na figure ang tab na Interface Options kapag ang Interface Monitor o Mixed type ay pinili para sa ILA input type:

Uri ng Interface: Vendor, Library, Pangalan, at Bersyon (VLNV) ng interface na susubaybayan ng ILA core.
AXI-MM ID Width: Pinipili ang ID width ng AXI interface kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.

AXI-MM Data Width: Pinipili ang mga parameter na tumutugma sa slot_Piliin ang Data width ng AXI interface kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.
AXI-MM Address Width: Pinipili ang Address width ng AXI interface kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.
Paganahin ang AXI-MM/Stream Protocol Checker: Pinapagana ang AXI4-MM o AXI4-Stream protocol checker para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM o AXI4-Stream, kung saan ay ang numero ng slot.

I-enable ang Transaction Tracking Counter: Pinapagana ang AXI4-MM transaction tracking capability.
Bilang ng mga Natitirang Nabasang Transaksyon: Tinutukoy ang bilang ng mga natitirang nabasang transaksyon sa bawat ID. Ang halaga ay dapat na katumbas ng o mas malaki kaysa sa bilang ng mga natitirang Read na transaksyon para sa koneksyong iyon.
Bilang ng Natitirang Mga Transaksyon sa Pagsusulat: Tinutukoy ang bilang ng mga natitirang transaksyon sa Pagsusulat sa bawat ID. Ang halaga ay dapat na katumbas o mas malaki kaysa sa bilang ng mga natitirang mga transaksyon sa Write para sa koneksyon na iyon.

Subaybayan ang mga signal ng APC Status: Paganahin ang pagsubaybay sa mga signal ng status ng APC para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.
I-configure ang AXI read address channel bilang Data: Piliin ang read address channel signals para sa layunin ng pag-iimbak ng data para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.
I-configure ang AXI read address channel bilang Trigger: Pumili ng read address channel signal para sa pagtukoy ng kundisyon ng trigger para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.

I-configure ang AXI read data channel bilang Data: Piliin ang read data channel signals para sa data storage purposes para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.
I-configure ang AXI read data channel bilang Trigger: Piliin ang read data channel signal para sa pagtukoy ng mga kundisyon ng trigger para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.
I-configure ang AXI write address channel bilang Data: Piliin ang write address channel signals para sa data storage purpose para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.

I-configure ang AXI write address channel bilang Trigger: Piliin ang write address channel signals para sa pagtukoy ng mga kundisyon ng trigger para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.
I-configure ang AXI write data channel bilang Data: Piliin ang write data channel signals para sa data storage purpose para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.
I-configure ang AXI write data channel bilang Trigger: Piliin ang write data channel signals para sa pagtukoy ng trigger condition para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.

I-configure ang AXI write response channel bilang Data: Piliin ang write response channel signals para sa data storage purposes para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.
I-configure ang AXI write response channel bilang Trigger: Piliin ang write response channel signals para sa pagtukoy ng trigger condition para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-MM, kung saan ay ang numero ng slot.
AXI-Stream Tdata Width: Pinipili ang Tdata width ng AXI-Stream interface kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-Stream, kung saan ay ang numero ng slot.

AXI-Stream TID Width: Pinipili ang TID width ng AXI-Stream interface kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-Stream, kung saan ay ang numero ng slot.
AXI-Stream TUSER Width: Pinipili ang TUSER width ng AXI-Stream interface kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-Stream, kung saan ay ang numero ng slot.
AXI-Stream TDEST Width: Pinipili ang TDEST width ng AXI-Stream interface kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-Stream, kung saan ay ang numero ng slot.

I-configure ang AXIS Signals bilang Data: Piliin ang AXI4-Stream signal para sa layunin ng pag-iimbak ng data para sa slot
kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-Stream kung saan ay ang numero ng slot.
I-configure ang AXIS Signals bilang Trigger: Piliin ang AXI4-Stream signal para sa pagtukoy ng kundisyon ng trigger para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang AXI-Stream, kung saan ay ang numero ng slot.
I-configure ang Slot bilang Data at/o Trigger: Pumipili ng mga signal na hindi AXI slot para sa pagtukoy ng kundisyon ng trigger o para sa layunin ng pag-iimbak ng data o para sa pareho para sa slot kapag ang slot_ ang uri ng interface ay naka-configure bilang non-AXI, kung saan ay ang numero ng slot.

Mga Pagpipilian sa Imbakan
Ipinapakita ng sumusunod na figure ang tab na Mga Opsyon sa Imbakan na nagbibigay-daan sa iyong piliin ang uri ng target na imbakan at lalim ng memorya na gagamitin:

Target ng Storage: Ginagamit ang parameter na ito upang piliin ang uri ng target ng storage mula sa drop-down na menu.

Lalim ng Data: Ginagamit ang parameter na ito upang pumili ng angkop na sampang lalim mula sa drop-down na menu.

Mga Advanced na Opsyon
Ipinapakita ng sumusunod na figure ang tab na Mga Advanced na Opsyon:

Paganahin ang AXI4-Stream Interface para sa Manu-manong Koneksyon sa AXI Debug Hub: Kapag pinagana, ang opsyong ito ay nagbibigay ng AXIS interface para kumonekta ang IP sa AXI Debug Hub.
I-enable ang Trigger Input Interface: Suriin ang opsyong ito para paganahin ang opsyonal na trigger input port.
I-enable ang Trigger Output Interface: Suriin ang opsyong ito para paganahin ang opsyonal na trigger output port.

Input Pipe Stages: Piliin ang bilang ng mga rehistro na gusto mong idagdag para sa pagsisiyasat upang mapabuti ang mga resulta ng pagpapatupad. Nalalapat ang parameter na ito sa lahat ng probe.
Advanced na Trigger: Lagyan ng check upang paganahin ang state machine-based trigger sequencing.

Pagbuo ng Output
Para sa mga detalye, tingnan ang Vivado Design Suite User Guide: Designing with IP (UG896).

Pinipigilan ang Core

Mga Kinakailangang Limitasyon
Ang ILA core ay may kasamang XDC file na naglalaman ng naaangkop na mga hadlang sa maling landas upang maiwasan ang labis na paghihigpit sa mga path ng pag-synchronize ng domain ng orasan. Inaasahan din na ang signal ng orasan na konektado sa clk input port ng ILA core ay maayos na napipigilan sa iyong disenyo.

Mga Pagpili ng Device, Package, at Bilis ng Marka
Ang seksyong ito ay hindi naaangkop para sa IP core na ito.

Mga Dalas ng Orasan
Ang seksyong ito ay hindi naaangkop para sa IP core na ito.

Pamamahala ng Orasan
Ang seksyong ito ay hindi naaangkop para sa IP core na ito.
Paglalagay ng Orasan
Ang seksyong ito ay hindi naaangkop para sa IP core na ito.
Pagbabangko
Ang seksyong ito ay hindi naaangkop para sa IP core na ito.

Paglalagay ng Transceiver
Ang seksyong ito ay hindi naaangkop para sa IP core na ito.
I/O Standard at Placement
Ang seksyong ito ay hindi naaangkop para sa IP core na ito.

Simulation

Para sa komprehensibong impormasyon tungkol sa mga bahagi ng Vivado® simulation, pati na rin ang impormasyon tungkol sa paggamit ng mga suportadong tool ng third-party, tingnan ang Gabay sa Gumagamit ng Vivado Design Suite: Logic Simulation (UG900).

Synthesis at Implementasyon
Para sa mga detalye tungkol sa synthesis at pagpapatupad, tingnan ang Vivado Design Suite User Guide: Designing with IP (UG896).

Pag-debug

Kasama sa apendiks na ito ang mga detalye tungkol sa mga mapagkukunang makukuha sa Suporta ng Xilinx® website at mga tool sa pag-debug. Kung ang IP ay nangangailangan ng susi ng lisensya, dapat na ma-verify ang susi. Ang mga tool sa disenyo ng Vivado® ay may ilang mga checkpoint ng lisensya para sa pag-gating ng lisensyadong IP sa daloy. Kung magtagumpay ang pagsuri sa lisensya, ang IP ay maaaring magpatuloy sa pagbuo. Kung hindi, hihinto ang henerasyon nang may error. Ang mga checkpoint ng lisensya ay ipinapatupad ng mga sumusunod na tool:

Vivado Synthesis

Pagpapatupad ng Vivado
write_bitstream (Tcl command)

MAHALAGA! Ang antas ng lisensya ng IP ay hindi pinapansin sa mga checkpoint. Kinukumpirma ng pagsubok na mayroong wastong lisensya. Hindi nito sinusuri ang antas ng lisensya ng IP.

Paghahanap ng Tulong sa Xilinx.com

Upang makatulong sa proseso ng disenyo at pag-debug kapag ginagamit ang core, ang Suporta ng Xilinx web Ang pahina ay naglalaman ng mga pangunahing mapagkukunan tulad ng dokumentasyon ng produkto, mga tala sa paglabas, mga tala ng sagot, impormasyon tungkol sa mga kilalang isyu, at mga link para sa pagkuha ng karagdagang suporta sa produkto. Available din ang Xilinx Community Forums kung saan ang mga miyembro ay maaaring matuto, lumahok, magbahagi, at magtanong tungkol sa mga solusyon sa Xilinx.

Dokumentasyon
Ang gabay sa produkto na ito ay ang pangunahing dokumentong nauugnay sa core. Ang gabay na ito, kasama ang dokumentasyong nauugnay sa lahat ng produkto na tumutulong sa proseso ng disenyo, ay matatagpuan sa Suporta ng Xilinx web page o sa pamamagitan ng paggamit ng Xilinx® Documentation Navigator. I-download ang Xilinx Documentation Navigator mula sa pahina ng Mga Download. Para sa higit pang impormasyon tungkol sa tool na ito at sa mga available na feature, buksan ang online na tulong pagkatapos ng pag-install.

Mga Tala ng Sagot
Kasama sa Mga Tala ng Sagot ang impormasyon tungkol sa mga karaniwang nakakaharap na problema, kapaki-pakinabang na impormasyon kung paano lutasin ang mga problemang ito, at anumang kilalang isyu sa isang produkto ng Xilinx. Ang Mga Tala ng Sagot ay nilikha at pinapanatili araw-araw na tinitiyak na ang mga gumagamit ay may access sa pinakatumpak na impormasyong magagamit. Ang Answer Records para sa core na ito ay matatagpuan sa pamamagitan ng paggamit sa Search Support box sa pangunahing Xilinx support web pahina. Upang i-maximize ang iyong mga resulta ng paghahanap, gumamit ng mga keyword gaya ng:

Pangalan ng produkto
(mga) tool na mensahe
Buod ng isyung naranasan

Available ang paghahanap ng filter pagkatapos maibalik ang mga resulta upang higit pang i-target ang mga resulta.

Teknikal na Suporta
Nagbibigay ang Xilinx ng teknikal na suporta sa Xilinx Community Forums para sa produktong LogiCORE™ IP na ito kapag ginamit gaya ng inilarawan sa dokumentasyon ng produkto. Hindi magagarantiya ng Xilinx ang timing, functionality, o suporta kung gagawin mo ang alinman sa mga sumusunod:

Ipatupad ang solusyon sa mga device na hindi tinukoy sa dokumentasyon.

I-customize ang solusyon na higit pa sa pinapayagan sa dokumentasyon ng produkto.
Baguhin ang anumang seksyon ng disenyo na may label na HUWAG BAGUHIN.

Upang magtanong, mag-navigate sa Xilinx Community Forums.

Karagdagang Mga Mapagkukunan at Legal na Paunawa

Mga Mapagkukunan ng Xilinx
Para sa mga mapagkukunan ng suporta tulad ng Mga Sagot, Dokumentasyon, Mga Download, at Mga Forum, tingnan ang Suporta sa Xilinx.

Documentation Navigator at Design Hubs
Ang Xilinx® Documentation Navigator (DocNav) ay nagbibigay ng access sa Xilinx na mga dokumento, video, at mga mapagkukunan ng suporta, na maaari mong i-filter at hanapin upang makahanap ng impormasyon. Upang buksan ang DocNav:

• Mula sa Vivado® IDE, piliin ang Help → Documentation and Tutorials.
• Sa Windows, piliin ang Start → All Programs → Xilinx Design Tools → DocNav.
• Sa command prompt ng Linux, ilagay ang docnav.

Ang Xilinx Design Hubs ay nagbibigay ng mga link sa dokumentasyong inayos ayon sa mga gawain sa disenyo at iba pang mga paksa, na magagamit mo upang matutunan ang mga pangunahing konsepto at matugunan ang mga madalas itanong. Para ma-access ang Design Hubs:

Sa DocNav, i-click ang Design Hubs View tab.
Sa Xilinx website, tingnan ang pahina ng Design Hubs.

Tandaan: Para sa karagdagang impormasyon sa DocNav, tingnan ang pahina ng Documentation Navigator sa Xilinx website.

Mga sanggunian
Ang mga dokumentong ito ay nagbibigay ng karagdagang materyal na kapaki-pakinabang sa gabay na ito:

Gabay sa Gumagamit ng Vivado Design Suite: Programming at Debugging (UG908)

Gabay sa Gumagamit ng Vivado Design Suite: Pagdidisenyo gamit ang IP (UG896)
Gabay sa Gumagamit ng Vivado Design Suite: Pagdidisenyo ng mga IP Subsystem gamit ang IP Integrator (UG994)
Gabay sa Gumagamit ng Vivado Design Suite: Pagsisimula (UG910)

Gabay sa Gumagamit ng Vivado Design Suite: Logic Simulation (UG900)
Gabay sa Gumagamit ng Vivado Design Suite: Pagpapatupad (UG904)
ISE to Vivado Design Suite Migration Guide (UG911)

AXI Protocol Checker LogiCORE IP Product Guide (PG101)
AXI4-Stream Protocol Checker LogiCORE IP Product Guide (PG145)

Kasaysayan ng Pagbabago
Ipinapakita ng sumusunod na talahanayan ang kasaysayan ng rebisyon para sa dokumentong ito.

Seksyon	Buod ng Rebisyon
11 / 23 / 2020 Bersyon 1.1
Paunang paglabas.	N/A

Mangyaring Basahin: Mahahalagang Legal na Paunawa
Ang impormasyong ibinunyag sa iyo sa ilalim nito (ang “Mga Materyal”) ay ibinibigay lamang para sa pagpili at paggamit ng mga produkto ng Xilinx. Sa pinakamataas na lawak na pinahihintulutan ng naaangkop na batas: (1) Ang mga materyales ay ginawang magagamit "AS IS" at sa lahat ng mga pagkakamali, ang Xilinx dito ay tinatanggihan ang LAHAT NG WARRANTY AT KONDISYON, IPINAHAYAG, IPINAHIWATIG, O STATUTORY, KASAMA NGUNIT HINDI LIMITADO SA WARRANTY OF MERCHANTABILITY, HINDI - PAGLABAG, O KAANGKUPAN PARA SA ANUMANG PARTIKULAR NA LAYUNIN; at (2) Ang Xilinx ay hindi mananagot (sa kontrata man o tort, kabilang ang kapabayaan, o sa ilalim ng anumang iba pang teorya ng pananagutan) para sa anumang pagkawala o pinsala ng anumang uri o kalikasan na nauugnay sa, na nagmumula sa ilalim, o may kaugnayan sa, ang Mga Materyales (kabilang ang iyong paggamit ng Mga Materyales), kabilang ang para sa anumang direkta, hindi direkta, espesyal, hindi sinasadya, o kinahinatnang pagkawala o pinsala (kabilang ang pagkawala ng data, kita, mabuting kalooban, o anumang uri ng pagkawala o pinsalang natamo bilang resulta ng anumang aksyon na dinala ng isang ikatlong partido) kahit na ang nasabing pinsala o pagkawala ay makatwirang mahulaan o ang Xilinx ay pinayuhan ng posibilidad ng pareho.

Walang obligasyon ang Xilinx na iwasto ang anumang mga error na nakapaloob sa Mga Materyal o ipaalam sa iyo ang mga update sa Mga Materyal o sa mga detalye ng produkto. Hindi mo maaaring kopyahin, baguhin, ipamahagi, o ipakita sa publiko ang Mga Materyal nang walang paunang nakasulat na pahintulot. Ang ilang partikular na produkto ay napapailalim sa mga tuntunin at kundisyon ng limitadong warranty ng Xilinx, mangyaring sumangguni sa Mga Tuntunin ng Pagbebenta ng Xilinx na maaaring viewed sa https://www.xilinx.com/legal.htm#tos; Ang mga IP core ay maaaring sumailalim sa warranty at mga tuntunin ng suporta na nakapaloob sa isang lisensyang ibinigay sa iyo ng Xilinx. Ang mga produkto ng Xilinx ay hindi idinisenyo o inilaan upang maging fail-safe o para sa paggamit sa anumang application na nangangailangan ng fail-safe na pagganap; inaako mo ang tanging panganib at pananagutan para sa paggamit ng mga produkto ng Xilinx sa mga kritikal na aplikasyon, mangyaring sumangguni sa Mga Tuntunin ng Pagbebenta ng Xilinx na maaaring viewed sa https://www.xilinx.com/legal.htm#tos.
Ang dokumentong ito ay naglalaman ng paunang impormasyon at maaaring magbago nang walang abiso. Ang impormasyong ibinigay dito ay nauugnay sa mga produkto at/o serbisyong hindi pa magagamit para sa pagbebenta, at ibinibigay lamang para sa mga layunin ng impormasyon at hindi nilayon, o ipakahulugan, bilang isang alok para sa pagbebenta o pagtatangkang komersyalisasyon ng mga produkto at/o serbisyong tinutukoy dito.

DISCLAIMER SA AUTOMOTIVE APPLICATIONS
ANG MGA AUTOMOTIVE NA PRODUKTO (NAKILALA BILANG “XA” SA BAHAGI NA NUMERO) AY HINDI WARRANTED PARA SA PAGGAMIT SA PAG-DEPLOYMENT NG MGA AIRBAG O PARA GAMITIN SA MGA APLIKASYON NA NAKAKAAapekto sa KONTROL NG ISANG SASAKYAN (“SAFETY APPLICATION”) MALIBAN KUNG MAY SAFERED CONCEPT CONCEPT MAY ISO 26262 AUTOMOTIVE SAFETY STANDARD (“SAFETY DESIGN”). ANG MGA CUSTOMER AY, BAGO GAMITIN O IPAMAHAGI ANG ANUMANG SISTEMA NA NAGSASAMA NG MGA PRODUKTO, LUBUSANG SUBUKIN ANG MGA GANITONG SISTEMA PARA SA KALIGTASAN NA LAYUNIN. ANG PAGGAMIT NG MGA PRODUKTO SA ISANG APLIKASYON SA KALIGTASAN NA WALANG DESIGN NG KALIGTASAN AY LUBOS NA NASA PANGANIB NG CUSTOMER, SUBJECT LAMANG SA MGA NAAANGKOP NA MGA BATAS AT REGULASYON NA NAMAMAHALA SA MGA LIMITASYON SA PANANAGUTAN NG PRODUKTO.
Copyright 2020 Xilinx, Inc. Xilinx, ang Xilinx logo, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, at iba pang itinalagang tatak na kasama rito ay mga trademark ng Xilinx sa United States at iba pang mga bansa. Ang lahat ng iba pang trademark ay pag-aari ng kani-kanilang mga may-ari.PG357 (v1.1) Nobyembre 23, 2020, ILA na may AXI4-Stream Interface v1.1
Pag-download ng PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Mga sanggunian

User Manual