Xilinx AXI4-स्ट्रीम एकीकृत तर्क विश्लेषक गाइड

AXI4-स्ट्रीम इन्टरफेस कोरको साथ एकीकृत तर्क विश्लेषक (ILA) एक अनुकूलन योग्य तर्क विश्लेषक आईपी हो जुन डिजाइनको आन्तरिक संकेतहरू र इन्टरफेसहरू निगरानी गर्न प्रयोग गर्न सकिन्छ। ILA कोरले आधुनिक तर्क विश्लेषकहरूको धेरै उन्नत सुविधाहरू समावेश गर्दछ, जसमा बुलियन ट्रिगर समीकरणहरू र किनारा ट्रान्जिसन ट्रिगरहरू समावेश छन्। कोरले मेमोरी-म्याप गरिएको AXI र AXI4-Stream को लागि प्रोटोकल जाँचको साथमा इन्टरफेस डिबगिङ र निगरानी क्षमता पनि प्रदान गर्दछ। किनकी ILA कोर अनुगमन भइरहेको डिजाइनसँग सिंक्रोनस छ, तपाईंको डिजाइनमा लागू हुने सबै डिजाइन घडी अवरोधहरू ILA कोरको घटकहरूमा पनि लागू हुन्छन्। डिजाइन भित्र इन्टरफेसहरू डिबग गर्न, ILA IP लाई Vivado® IP इन्टिग्रेटरमा ब्लक डिजाइनमा थप्न आवश्यक छ। त्यस्तै गरी, AXI4/AXI4-स्ट्रीम प्रोटोकल जाँच गर्ने विकल्पलाई आईपी इन्टिग्रेटरमा ILA IP को लागि सक्षम गर्न सकिन्छ। प्रोटोकल उल्लङ्घनहरू त्यसपछि तरंगरूपमा प्रदर्शन गर्न सकिन्छ viewVivado तर्क विश्लेषक को।

सुविधाहरू

प्रोब पोर्ट र प्रोब चौडाइको प्रयोगकर्ताले चयन गर्न मिल्ने संख्या।

प्रयोगकर्ता-चयनयोग्य भण्डारण लक्ष्यहरू जस्तै ब्लक RAM र UltraRAM
बहु प्रोब पोर्टहरू एकल ट्रिगर अवस्थामा जोड्न सकिन्छ।

डिजाइनमा AXI इन्टरफेसहरू डिबग गर्न प्रयोगकर्ता-चयनयोग्य AXI स्लटहरू।
इन्टरफेस प्रकारहरू र ट्रेसहरू सहित AXI इन्टरफेसहरूको लागि कन्फिगर योग्य विकल्पहरूampले गहिराई।

अनुसन्धानका लागि डाटा र ट्रिगर गुण।
धेरै तुलनाकर्ताहरू र प्रत्येक जाँचको लागि चौडाइ र इन्टरफेसहरू भित्र व्यक्तिगत पोर्टहरू।

इनपुट/आउटपुट क्रस-ट्रिगरिङ इन्टरफेसहरू।
इनपुट प्रोबहरूको लागि कन्फिगर योग्य पाइपलाइन।

AXI4-MM र AXI4-स्ट्रीम प्रोटोकल जाँच।

ILA कोरको बारेमा थप जानकारीको लागि, Vivado Design Suite User Guide: Programming and Debugging (UG908) हेर्नुहोस्।

आईपी तथ्यहरू

LogiCORE™ आईपी तथ्य तालिका
कोर विशिष्टताहरू
समर्थित उपकरण परिवार1	Versal™ ACAP
समर्थित प्रयोगकर्ता इन्टरफेसहरू	IEEE मानक 1149.1 - जेTAG
कोर संग प्रदान
डिजाइन Files	RTL
Exampले डिजाइन	भेरिलोग
परीक्षण बेन्च	प्रदान गरिएको छैन
बाधाहरू File	Xilinx® डिजाइन बाधाहरू (XDC)
सिमुलेशन मोडेल	प्रदान गरिएको छैन
समर्थित S/W चालक	N/A
परीक्षण डिजाइन प्रवाह2
डिजाइन प्रविष्टि	Vivado® डिजाइन सुइट
सिमुलेशन	समर्थित सिमुलेटरहरूको लागि, हेर्नुहोस् Xilinx डिजाइन उपकरण: रिलीज नोट गाइड.
संश्लेषण	Vivado संश्लेषण
समर्थन
सबै Vivado IP परिवर्तन लगहरू	मास्टर Vivado IP परिवर्तन लगहरू: 72775
Xilinx समर्थन web पृष्ठ
नोट: 1. समर्थित यन्त्रहरूको पूर्ण सूचीको लागि, Vivado® IP सूची हेर्नुहोस्। 2. उपकरणहरूको समर्थित संस्करणहरूको लागि, हेर्नुहोस् Xilinx डिजाइन उपकरण: रिलीज नोट गाइड.

माथिview

डिजाइन प्रक्रिया द्वारा सामग्री नेभिगेट गर्दै
Xilinx® कागजातहरू मानक डिजाइन प्रक्रियाहरूको सेट वरिपरि संगठित गरिएको छ तपाईंको हालको विकास कार्यको लागि सान्दर्भिक सामग्री फेला पार्न मद्दत गर्न। यस कागजातले निम्न डिजाइन प्रक्रियाहरू समावेश गर्दछ:

हार्डवेयर, IP, र प्लेटफर्म विकास: हार्डवेयर प्लेटफर्मको लागि PL IP ब्लकहरू सिर्जना गर्दै, PL कर्नेलहरू सिर्जना गर्दै, सबसिस्टम कार्यात्मक सिमुलेशन, र Vivado® समय, स्रोत प्रयोग, र पावर क्लोजरको मूल्याङ्कन गर्दै। प्रणाली एकीकरणको लागि हार्डवेयर प्लेटफर्मको विकास पनि समावेश छ। यस कागजातका विषयहरू जुन यस डिजाइन प्रक्रियामा लागू हुन्छन्:
पोर्ट विवरण

घडी र रिसेट
अनुकूलन र कोर उत्पन्न गर्दै

कोर ओभरview
FPGA डिजाइनमा सिग्नलहरू र इन्टरफेसहरू ILA प्रोब र स्लट इनपुटहरूसँग जोडिएका छन्। यी संकेतहरू र इन्टरफेसहरू, क्रमशः प्रोब र स्लट इनपुटहरूमा संलग्न छन्, s हुन्।ampडिजाइन गतिमा नेतृत्व र अन-चिप ब्लक RAM प्रयोग गरेर भण्डारण। Versal™ ACAP डिजाइनमा सिग्नल र इन्टरफेसहरू ILA प्रोब र स्लट इनपुटहरूसँग जोडिएका छन्। यी संलग्न संकेतहरू र इन्टरफेसहरू s हुन्ampकोर घडी इनपुट प्रयोग गरेर डिजाइन गतिमा नेतृत्व र अन-चिप ब्लक RAM मेमोरीहरूमा भण्डारण। मूल प्यारामिटरहरूले निम्न निर्दिष्ट गर्दछ:

धेरै प्रोबहरू (512 सम्म) र प्रोब चौडाइ (1 देखि 1024)।

धेरै स्लट र इन्टरफेस विकल्पहरू।
ट्रेस एसampले गहिराई।

डाटा र/वा प्रोबहरूको लागि गुण ट्रिगर।
प्रत्येक जाँचको लागि तुलनाकर्ताहरूको संख्या।

ILA कोरसँगको सञ्चार AXI डिबग हबको उदाहरण प्रयोग गरेर सञ्चालन गरिन्छ जुन कन्ट्रोल, इन्टरफेस, र प्रशोधन प्रणाली (CIPS) IP कोरमा जडान हुन्छ।

Versal ACAP मा डिजाइन लोड भएपछि, ILA मापनको लागि ट्रिगर घटना सेटअप गर्न Vivado® तर्क विश्लेषक सफ्टवेयर प्रयोग गर्नुहोस्। ट्रिगर भएपछि, एसampले बफर भरिएको छ र Vivado तर्क विश्लेषकमा अपलोड गरिएको छ। तिमी सक्छौ view यो डेटा तरंगरूप सञ्झ्याल प्रयोग गरेर। छानबिन एसample र ट्रिगर कार्यक्षमता प्रोग्रामेबल तर्क क्षेत्रमा लागू गरिएको छ। अन-चिप ब्लक RAM वा UltraRAM मेमोरी तपाईंले अनुकूलन समयमा चयन गर्नुभएको भण्डारण लक्ष्यमा आधारित छ जसले डेटालाई सफ्टवेयरद्वारा अपलोड नगरेसम्म भण्डारण गर्दछ। घटनाहरू ट्रिगर गर्न, डाटा क्याप्चर गर्न, वा ILA कोरसँग सञ्चार गर्न कुनै प्रयोगकर्ताको इनपुट वा आउटपुट आवश्यक पर्दैन। ILA कोर इन्टरफेस-स्तर संकेतहरू अनुगमन गर्न सक्षम छ, यसले AXI4 इन्टरफेसहरूको लागि उत्कृष्ट लेनदेन जस्ता लेनदेन-स्तर जानकारी प्रदान गर्न सक्छ।

ILA प्रोब ट्रिगर तुलनाकर्ता
प्रत्येक प्रोब इनपुट ट्रिगर तुलनाकर्तासँग जोडिएको छ जुन विभिन्न कार्यहरू गर्न सक्षम छ। चलिरहेको समयमा तुलनाकर्तालाई प्रदर्शन = वा != तुलना गर्न सेट गर्न सकिन्छ। यसले X0XX101 जस्ता मिल्दो स्तर ढाँचाहरू समावेश गर्दछ। यसले किनारा ट्रान्जिसनहरू पत्ता लगाउने पनि समावेश गर्दछ जस्तै बढ्दो किनारा (R), पतन किनारा (F), कि त किनारा (B), वा कुनै संक्रमण (N)। ट्रिगर तुलनाकर्ताले >, <, ≥, र ≤ सहित थप जटिल तुलनाहरू प्रदर्शन गर्न सक्छ।

महत्त्वपूर्ण! तुलनाकर्ता Vivado® तर्क विश्लेषक मार्फत रन टाइम मा सेट गरिएको छ।

ILA ट्रिगर अवस्था
ट्रिगर अवस्था प्रत्येक ILA प्रोब ट्रिगर तुलनाकर्ता परिणामहरूको बुलियन "AND" वा "OR" गणनाको परिणाम हो। Vivado® तर्क विश्लेषक प्रयोग गरेर, तपाइँ "AND" प्रोब ट्रिगर तुलनाकर्ता प्रोबहरू वा "OR" छान्नुहोस्। "AND" सेटिङले ट्रिगर घटना निम्त्याउँछ जब सबै ILA प्रोब तुलनाहरू सन्तुष्ट हुन्छन्। "OR" सेटिङले ट्रिगर घटना निम्त्याउँछ जब कुनै पनि ILA प्रोब तुलनाहरू सन्तुष्ट हुन्छन्। ट्रिगर अवस्था ILA ट्रेस मापनको लागि प्रयोग गरिएको ट्रिगर घटना हो।

अनुप्रयोगहरू

ILA कोरलाई Vivado® प्रयोग गरेर प्रमाणीकरण वा डिबगिङ आवश्यक पर्ने एप्लिकेसनमा प्रयोग गर्नको लागि डिजाइन गरिएको हो। निम्न चित्रले AXI नेटवर्क चिप (NoC) मार्फत AXI ब्लक RAM नियन्त्रकबाट CIPS IP कोर लेख्छ र पढ्छ देखाउँछ। ILA कोर हार्डवेयर प्रबन्धकमा AXI4 लेनदेन निगरानी गर्न AXI NoC र AXI ब्लक RAM नियन्त्रक बीचको इन्टरफेस नेटमा जडान गरिएको छ।

इजाजतपत्र र अर्डर
यो Xilinx® LogiCORE™ आईपी मोड्युल Xilinx अन्तिम प्रयोगकर्ता इजाजतपत्रका सर्तहरू अन्तर्गत Xilinx Vivado® डिजाइन सुइटसँग कुनै अतिरिक्त लागत बिना प्रदान गरिएको छ।
नोट: तपाईंलाई इजाजतपत्र चाहिन्छ भनेर प्रमाणित गर्न, आईपी क्याटलगको लाइसेन्स स्तम्भ जाँच गर्नुहोस्। समावेशको अर्थ Vivado® Design Suite सँग इजाजतपत्र समावेश गरिएको छ। खरिदको अर्थ तपाईंले कोर प्रयोग गर्न इजाजतपत्र खरिद गर्नुपर्छ। अन्य Xilinx® LogiCORE™ आईपी मोड्युलहरूको बारेमा जानकारी Xilinx बौद्धिक सम्पत्ति पृष्ठमा उपलब्ध छ। अन्य Xilinx LogiCORE IP मोड्युल र उपकरणहरूको मूल्य निर्धारण र उपलब्धताको बारेमा जानकारीको लागि, आफ्नो स्थानीय Xilinx बिक्री प्रतिनिधिलाई सम्पर्क गर्नुहोस्।

उत्पादन विशिष्टता

पोर्ट विवरण
निम्न तालिकाहरूले ILA पोर्टहरू र प्यारामिटरहरूको बारेमा विवरणहरू प्रदान गर्दछ।
ILA पोर्टहरू

तालिका १०: ILA पोर्टहरू
पोर्ट नाम	I/O	विवरण
clk	I	डिजाइन घडी जसले सबै ट्रिगर र भण्डारण तर्कहरू घडी गर्दछ।
छानबिन [ – १:०]	I	प्रोब पोर्ट इनपुट। प्रोब पोर्ट नम्बर ० देखि दायरामा छ 511. प्रोब पोर्ट चौडाइ (द्वारा जनाइएको ) १ देखि १०२४ को दायरामा छ। तपाईंले यो पोर्टलाई भेक्टरको रूपमा घोषणा गर्नुपर्छ। १-बिट पोर्टको लागि, प्रोब प्रयोग गर्नुहोस् [०:०]।
trig_out	O	trig_out पोर्ट या त ट्रिगर अवस्थाबाट वा बाह्य trig_in पोर्टबाट उत्पन्न गर्न सकिन्छ। ट्रिगर अवस्था र trig_out ड्राइभ गर्न trig_in बीच स्विच गर्न तर्क विश्लेषकबाट रन टाइम नियन्त्रण छ।
trig_in	I	इम्बेडेड क्रस ट्रिगरको लागि प्रक्रियामा आधारित प्रणालीमा इनपुट ट्रिगर पोर्ट प्रयोग गरियो। क्यास्केडिङ ट्रिगर सिर्जना गर्न अर्को ILA मा जडान गर्न सकिन्छ।
स्लट_ _	I	स्लट इन्टरफेस। इन्टरफेस को प्रकार slot_ को आधारमा गतिशील रूपमा सिर्जना गरिएको छ _ इन्टरफेस प्रकार प्यारामिटर। इन्टरफेस भित्रका व्यक्तिगत पोर्टहरू हार्डवेयर प्रबन्धकमा निगरानीको लागि उपलब्ध छन्।
trig_out_ack	I	trig_out को लागि एक स्वीकृति।
trig_in_ack	O	trig_in को लागि एक स्वीकृति।
रिसेट	I	ILA इनपुट प्रकार 'इन्टरफेस मनिटर' मा सेट गर्दा, यो पोर्ट समान रिसेट सिग्नल हुनुपर्छ जुन डिजाइन तर्कसँग सिंक्रोनस हुन्छ जुन Slot_ मा संलग्न हुन्छ। _ ILA कोर को बन्दरगाहहरु।
S_AXIS	I/O	वैकल्पिक पोर्ट। AXI डिबग हब कोरसँग म्यानुअल जडानको लागि प्रयोग गरिन्छ जब 'AXI4 सक्षम गर्नुहोस्- AXI डिबग हबमा Manul जडानको लागि स्ट्रिम इन्टरफेस' उन्नत विकल्पहरूमा चयन गरिन्छ।
M_AXIS	I/O	वैकल्पिक पोर्ट। AXI डिबग हब कोरसँग म्यानुअल जडानको लागि प्रयोग गरिन्छ जब 'AXI डिबग हबमा म्यानुअल जडानको लागि AXI4- स्ट्रिम इन्टरफेस सक्षम गर्नुहोस्' 'उन्नत विकल्पहरू' मा चयन गरिन्छ।

तालिका १०: ILA पोर्टहरू (जारी)
पोर्ट नाम	I/O	विवरण
aresetn	I	वैकल्पिक पोर्ट। AXI डिबग हब कोरसँग म्यानुअल जडानको लागि प्रयोग गरिन्छ जब 'AXI डिबग हबमा म्यानुअल जडानको लागि AXI4- स्ट्रिम इन्टरफेस सक्षम गर्नुहोस्' 'उन्नत विकल्पहरू' मा चयन गरिन्छ। यो पोर्ट AXI डिबग हबको रिसेट पोर्टसँग सिंक्रोनस हुनुपर्छ।
alk	I	वैकल्पिक पोर्ट। AXI डिबग हब कोरसँग म्यानुअल जडानको लागि प्रयोग गरिन्छ जब 'AXI डिबग हबमा म्यानुअल जडानको लागि AXI4- स्ट्रिम इन्टरफेस सक्षम गर्नुहोस्' 'उन्नत विकल्पहरू' मा चयन गरिन्छ। यो पोर्ट AXI डिबग हबको घडी पोर्टसँग सिंक्रोनस हुनुपर्छ।

ILA प्यारामिटरहरू

तालिका १०: ILA प्यारामिटरहरू
प्यारामिटर	स्वीकार्य मानहरू	पूर्वनिर्धारित मानहरु	विवरण
कम्पोनेन्ट_नाम	A-Z, 0-9, र _ (अण्डरस्कोर) को साथ स्ट्रिङ	ila_0	तात्कालिक कम्पोनेन्टको नाम।
C_NUM_OF_PROBES	८-१२	1	ILA प्रोब पोर्टहरूको संख्या।
C_MEMORY_TYPE	१०, २०२३	0	क्याप्चर गरिएको डाटाको लागि भण्डारण लक्ष्य। ० ले ब्लक RAM सँग मेल खान्छ र 0 ले UltraRAM सँग मेल खान्छ।
C_DATA_DEPTH	५, १२, ५, १२, ५, १२, १०, २०२३	1,024	प्रोब भण्डारण बफर गहिराई। यो संख्या s को अधिकतम संख्या प्रतिनिधित्व गर्दछamples जुन प्रत्येक प्रोब इनपुटको लागि रन टाइममा भण्डारण गर्न सकिन्छ।
C_PROBE _WIDTH	८-१२	1	प्रोब पोर्टको चौडाइ । कहाँ ० देखि १,०२३ सम्मको मान भएको प्रोब पोर्ट हो।
C_TRIGOUT_EN	साँचो/झूटो	FALSE	ट्रिगर आउट कार्यक्षमता सक्षम गर्दछ। पोर्टहरू trig_out र trig_out_ack प्रयोग गरिन्छ।
C_TRIGIN_EN	साँचो/झूटो	FALSE	कार्यक्षमतामा ट्रिगर सक्षम गर्दछ। पोर्टहरू trig_in र trig_in_ack प्रयोग गरिन्छ।
C_INPUT_PIPE_STAGES	८-१२	0	प्रोब पोर्टहरूमा अतिरिक्त फ्लपहरू थप्नुहोस्। एउटा प्यारामिटर सबै प्रोब पोर्टहरूमा लागू हुन्छ।
ALL_PROBE_SAME_MU	साँचो/झूटो	सत्य	यसले सबै प्रोबहरूमा समान तुलना मान इकाइहरू (मिल्ने एकाइहरू) लाई बल दिन्छ।
C_PROBE _MU_CNT	८-१२	1	प्रति प्रोब तुलना मान (मिलान) एकाइहरूको संख्या। ALL_PROBE_SAME_MU FALSE भएमा मात्र यो मान्य हुन्छ।
C_PROBE _TYPE	DATA र TRIGGER, TRIGGER, DATA	डाटा र TRIGGER	ट्रिगर अवस्था निर्दिष्ट गर्न वा डाटा भण्डारण उद्देश्यका लागि वा दुवैका लागि चयन गरिएको जाँच छनौट गर्न।
C_ADV_TRIGGER	साँचो/झूटो	FALSE	अग्रिम ट्रिगर विकल्प सक्षम गर्दछ। यसले ट्रिगर स्टेट मेसिनलाई सक्षम बनाउँछ र तपाइँ Vivado Logic Analyzer मा तपाइँको आफ्नै ट्रिगर अनुक्रम लेख्न सक्नुहुन्छ।

तालिका १०: ILA प्यारामिटरहरू (जारी)
प्यारामिटर	स्वीकार्य मानहरू	पूर्वनिर्धारित मानहरु	विवरण
C_NUM_MONITOR_SLOTS	1-11	1	इन्टरफेस स्लटहरूको संख्या।
नोट: 1. तुलना मान (मिलान) एकाइहरूको अधिकतम संख्या 1,024 मा सीमित छ। आधारभूत ट्रिगर (C_ADV_TRIGGER = FALSE) को लागि, प्रत्येक प्रोबको एक तुलना मान एकाई हुन्छ (पहिलेको संस्करणमा जस्तै)। तर अग्रिम ट्रिगर विकल्प (C_ADV_TRIGGER = TRUE) को लागि, यसको मतलब व्यक्तिगत प्रोबहरूमा अझै पनि एक देखि चार सम्मको मान एकाइहरूको संख्याको सम्भावित चयन हुन सक्छ। तर सबै तुलना मान एकाइहरू 1,024 भन्दा बढी हुनु हुँदैन। यसको मतलब, यदि तपाइँलाई प्रति प्रोब चार तुलना एकाइहरू चाहिन्छ भने तपाइँलाई 256 प्रोबहरू मात्र प्रयोग गर्न अनुमति छ।

कोर संग डिजाइन

यस खण्डमा कोरसँग डिजाइन गर्नको लागि दिशानिर्देशहरू र थप जानकारी समावेश छ।

घडी
clk इनपुट पोर्ट ILA कोर द्वारा प्रोब मानहरू दर्ता गर्न प्रयोग गरिएको घडी हो। उत्कृष्ट नतिजाहरूको लागि, यो समान घडी संकेत हुनुपर्छ जुन डिजाइन तर्कसँग सिंक्रोनस हुन्छ जुन ILA कोरको प्रोब पोर्टहरूमा संलग्न हुन्छ। AXI Debug Hub सँग म्यानुअल रूपमा जडान गर्दा, aclk सिग्नल AXI डिबग हब घडी इनपुट पोर्टमा सिंक्रोनस हुनुपर्छ।

पुनःसेट गर्दछ
जब तपाईँले इन्टरफेस मोनिटरमा ILA इनपुट प्रकार सेट गर्नुहुन्छ, रिसेट पोर्ट उही रिसेट संकेत हुनुपर्छ जुन डिजाइन तर्कसँग सिंक्रोनस हुन्छ जसको इन्टरफेस संलग्न छ।
स्लट_ _ ILA कोर को पोर्ट। AXI डिबग हब कोरसँग म्यानुअल जडानको लागि, वर्तमान पोर्ट AXI डिबग हब कोरको रिसेट पोर्टसँग सिंक्रोनस हुनुपर्छ।

डिजाइन प्रवाह चरणहरू
यो खण्डले कोरलाई अनुकूलन र उत्पन्न गर्ने, कोरलाई सीमित गर्ने, र सिमुलेशन, संश्लेषण, र कार्यान्वयन चरणहरू वर्णन गर्दछ जुन यो आईपी कोरमा विशिष्ट छन्। मानक Vivado® डिजाइन प्रवाह र IP इन्टिग्रेटर बारे थप विस्तृत जानकारी निम्न Vivado Design Suite प्रयोगकर्ता गाइडहरूमा फेला पार्न सकिन्छ:

Vivado डिजाइन सुइट प्रयोगकर्ता गाइड: आईपी इन्टिग्रेटर (UG994) को प्रयोग गरी आईपी सबसिस्टमहरू डिजाइन गर्दै
Vivado डिजाइन सुइट प्रयोगकर्ता गाइड: IP (UG896) को साथ डिजाइन
Vivado डिजाइन सुइट प्रयोगकर्ता गाइड: सुरु गर्दै (UG910)
Vivado डिजाइन सुइट प्रयोगकर्ता गाइड: तर्क सिमुलेशन (UG900)

अनुकूलन र कोर उत्पन्न गर्दै

यस खण्डले Vivado® डिजाइन सुइटमा कोरलाई अनुकूलन र उत्पन्न गर्न Xilinx® उपकरणहरू प्रयोग गर्ने बारे जानकारी समावेश गर्दछ। यदि तपाइँ Vivado IP integrator मा कोरलाई अनुकूलन र उत्पन्न गर्दै हुनुहुन्छ भने, विस्तृत जानकारीको लागि Vivado Design Suite प्रयोगकर्ता गाइड: IP Integrator (UG994) को प्रयोग गरी IP सबसिस्टमहरू डिजाइन गर्ने हेर्नुहोस्। आईपी इन्टिग्रेटरले डिजाइन प्रमाणित गर्दा वा उत्पन्न गर्दा निश्चित कन्फिगरेसन मानहरू स्वत: गणना गर्न सक्छ। मानहरू परिवर्तन भए नभएको जाँच गर्न, यस अध्यायमा प्यारामिटरको विवरण हेर्नुहोस्। को view प्यारामिटर मान, Tcl कन्सोलमा validate_bd_design आदेश चलाउनुहोस्। तपाइँ निम्न चरणहरू प्रयोग गरी IP कोरसँग सम्बन्धित विभिन्न प्यारामिटरहरूको लागि मानहरू निर्दिष्ट गरेर तपाइँको डिजाइनमा प्रयोगको लागि आईपी अनुकूलन गर्न सक्नुहुन्छ:

आईपी सूचीबाट आईपी चयन गर्नुहोस्।
चयन गरिएको आईपीमा डबल-क्लिक गर्नुहोस् वा उपकरणपट्टीबाट अनुकूलन आईपी आदेश चयन गर्नुहोस् वा मेनुमा दायाँ क्लिक गर्नुहोस्।

विवरणहरूको लागि, Vivado Design Suite प्रयोगकर्ता गाइड: IP (UG896) सँग डिजाइन र Vivado Design Suite प्रयोगकर्ता गाइड: Getting Started (UG910) हेर्नुहोस्। यस अध्यायमा चित्रहरू Vivado IDE को दृष्टान्त हुन्। यहाँ चित्रण गरिएको लेआउट हालको संस्करणबाट भिन्न हुन सक्छ।

कोर पहुँच गर्न, निम्न कार्य गर्नुहोस्:

चयन गरेर परियोजना खोल्नुहोस् File त्यसपछि परियोजना खोल्नुहोस् वा चयन गरेर नयाँ परियोजना सिर्जना गर्नुहोस् File त्यसपछि Vivado मा नयाँ परियोजना।
आईपी क्याटलग खोल्नुहोस् र कुनै पनि वर्गीकरणमा नेभिगेट गर्नुहोस्।

कोर नाम Vivado IDE ल्याउन ILA मा डबल-क्लिक गर्नुहोस्।

सामान्य विकल्प प्यानल
निम्न चित्रले नेटिभ सेटिङमा सामान्य विकल्प ट्याब देखाउँछ जसले तपाइँलाई विकल्पहरू निर्दिष्ट गर्न अनुमति दिन्छ:

निम्न चित्रले AXI सेटिङमा सामान्य विकल्प ट्याब देखाउँछ जसले तपाइँलाई विकल्पहरू निर्दिष्ट गर्न अनुमति दिन्छ:

कम्पोनेन्ट नाम: ILA कोरको लागि एक अद्वितीय मोड्युल नाम प्रदान गर्न यो पाठ क्षेत्र प्रयोग गर्नुहोस्।

ILA इनपुट प्रकार: यो विकल्पले कुन प्रकारको इन्टरफेस वा सिग्नल ILA डिबग गरिनु पर्छ निर्दिष्ट गर्दछ। हाल, यो प्यारामिटरका लागि मानहरू "नेटिभ प्रोबहरू", "इन्टरफेस मनिटर" र "मिश्रित" हुन्।
प्रोबहरूको संख्या: ILA कोरमा प्रोब पोर्टहरूको संख्या चयन गर्न यो पाठ क्षेत्र प्रयोग गर्नुहोस्। Vivado® IDE मा प्रयोग गरिएको वैध दायरा 1 देखि 64 हो। यदि तपाईंलाई 64 भन्दा बढी प्रोब पोर्टहरू चाहिन्छ भने, तपाईंले ILA कोर उत्पन्न गर्न Tcl आदेश प्रवाह प्रयोग गर्न आवश्यक छ।
इन्टरफेस स्लटहरूको संख्या (इन्टरफेस मनिटर प्रकार र मिश्रित प्रकारमा मात्र उपलब्ध): यो विकल्पले तपाईंलाई ILA मा जडान गर्न आवश्यक AXI इन्टरफेस स्लटहरूको संख्या चयन गर्न अनुमति दिन्छ।

सबै प्रोब पोर्टहरूको लागि तुलनाकर्ताहरूको समान संख्या: प्रति प्रोब तुलनाकर्ताहरूको संख्या यो प्यानलमा कन्फिगर गर्न सकिन्छ। सबै प्रोबहरूको लागि समान संख्याको तुलनाकर्ता चयन गरेर सक्षम गर्न सकिन्छ।

प्रोब पोर्ट प्यानलहरू
निम्न चित्रले प्रोब पोर्ट ट्याब देखाउँछ जसले तपाइँलाई सेटिङहरू निर्दिष्ट गर्न अनुमति दिन्छ:

प्रोब पोर्ट प्यानल: प्रत्येक प्रोब पोर्टको चौडाइ प्रोब पोर्ट प्यानलहरूमा कन्फिगर गर्न सकिन्छ। प्रत्येक प्रोब पोर्ट प्यानलमा सातवटा पोर्टहरू हुन्छन्।
प्रोब चौडाइ: प्रत्येक प्रोब पोर्टको चौडाइ उल्लेख गर्न सकिन्छ। मान्य दायरा 1 देखि 1024 सम्म छ।
तुलनाकर्ताहरूको संख्या: "सबै प्रोब पोर्टहरूको लागि तुलनाकर्ताहरूको समान संख्या" विकल्प असक्षम हुँदा मात्र यो विकल्प सक्षम हुन्छ। दायरा 1 देखि 16 मा प्रत्येक जाँचको लागि एक तुलनाकर्ता सेट गर्न सकिन्छ।

डाटा र/वा ट्रिगर: प्रत्येक जाँचको लागि प्रोब प्रकार यो विकल्प प्रयोग गरेर सेट गर्न सकिन्छ। मान्य विकल्पहरू DATA_and_TRIGGER, DATA र TRIGGER हुन्।
तुलनाकर्ता विकल्पहरू: यो विकल्प प्रयोग गरेर प्रत्येक जाँचको लागि सञ्चालन वा तुलना सेट गर्न सकिन्छ।

इन्टरफेस विकल्प
निम्न चित्रले इन्टरफेस विकल्प ट्याब देखाउँछ जब इन्टरफेस मनिटर वा मिश्रित प्रकार ILA इनपुट प्रकारको लागि चयन गरिन्छ:

इन्टरफेस प्रकार: इन्टरफेसको विक्रेता, पुस्तकालय, नाम, र संस्करण (VLNV) ILA कोर द्वारा अनुगमन गरिनेछ।
AXI-MM ID चौडाइ: AXI इन्टरफेसको ID चौडाइ चयन गर्दछ जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।

AXI-MM डेटा चौडाइ: स्लटसँग सम्बन्धित प्यारामिटरहरू चयन गर्दछ_ AXI इन्टरफेसको डेटा चौडाइ चयन गर्दछ जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI-MM ठेगाना चौडाइ: AXI इन्टरफेसको ठेगाना चौडाइ चयन गर्दछ जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI-MM/Stream प्रोटोकल परीक्षक सक्षम गर्नुहोस्: स्लटको लागि AXI4-MM वा AXI4-स्ट्रीम प्रोटोकल परीक्षक सक्षम गर्दछ जब स्लट_ इन्टरफेस प्रकार AXI-MM वा AXI4-Stream को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।

लेनदेन ट्र्याकिङ काउन्टरहरू सक्षम गर्नुहोस्: AXI4-MM लेनदेन ट्र्याकिङ क्षमता सक्षम गर्दछ।
बकाया पढ्ने लेनदेनहरूको संख्या: प्रति ID बकाया पढ्ने लेनदेनको संख्या निर्दिष्ट गर्दछ। मान त्यो जडानको लागि बाँकी पढ्ने लेनदेनको संख्या बराबर वा बढी हुनुपर्छ।
उत्कृष्ट लेखन लेनदेनको संख्या: प्रति आईडी बकाया लेखन लेनदेनको संख्या निर्दिष्ट गर्दछ। मान त्यो जडानको लागि बकाया लेखन लेनदेनको संख्या बराबर वा बढी हुनुपर्छ।

APC स्थिति संकेतहरू मनिटर गर्नुहोस्: स्लटको लागि APC स्थिति संकेतहरूको निगरानी सक्षम गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI पढ्ने ठेगाना च्यानललाई डेटाको रूपमा कन्फिगर गर्नुहोस्: स्लटको लागि डेटा भण्डारण उद्देश्यका लागि पढ्ने ठेगाना च्यानल संकेतहरू चयन गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
ट्रिगरको रूपमा AXI पढ्ने ठेगाना च्यानल कन्फिगर गर्नुहोस्: स्लटको लागि ट्रिगर अवस्था निर्दिष्ट गर्न ठेगाना च्यानल सङ्केतहरू पढ्नुहोस् चयन गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।

AXI पढ्ने डेटा च्यानललाई डेटाको रूपमा कन्फिगर गर्नुहोस्: स्लटको लागि डेटा भण्डारण उद्देश्यका लागि डेटा च्यानल सङ्केतहरू पढ्नुहोस् चयन गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI रिड डाटा च्यानललाई ट्रिगरको रूपमा कन्फिगर गर्नुहोस्: स्लटका लागि ट्रिगर सर्तहरू निर्दिष्ट गर्न डेटा च्यानल सङ्केतहरू पढ्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI लेख्ने ठेगाना च्यानललाई डेटाको रूपमा कन्फिगर गर्नुहोस्: स्लटको लागि डेटा भण्डारण उद्देश्यको लागि ठेगाना च्यानल संकेतहरू लेख्नुहोस् चयन गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।

ट्रिगरको रूपमा AXI लेख्ने ठेगाना च्यानल कन्फिगर गर्नुहोस्: स्लटका लागि ट्रिगर सर्तहरू निर्दिष्ट गर्न ठेगाना च्यानल संकेतहरू लेख्नुहोस् चयन गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI राईट डेटा च्यानललाई डेटाको रूपमा कन्फिगर गर्नुहोस्: स्लटको लागि डेटा भण्डारण उद्देश्यका लागि डेटा च्यानल सङ्केतहरू लेख्नुहोस् चयन गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI राइट डाटा च्यानल ट्रिगरको रूपमा कन्फिगर गर्नुहोस्: स्लटको लागि ट्रिगर अवस्था निर्दिष्ट गर्न डेटा च्यानल सङ्केतहरू लेख्नुहोस् चयन गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।

AXI लेख्ने प्रतिक्रिया च्यानल डेटाको रूपमा कन्फिगर गर्नुहोस्: स्लटको लागि डेटा भण्डारण उद्देश्यका लागि प्रतिक्रिया च्यानल संकेतहरू लेख्नुहोस् चयन गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI लेखन प्रतिक्रिया च्यानल ट्रिगरको रूपमा कन्फिगर गर्नुहोस्: स्लटको लागि ट्रिगर अवस्था निर्दिष्ट गर्न प्रतिक्रिया च्यानल संकेतहरू लेख्नुहोस् चयन गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-MM को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI-Stream Tdata Width: AXI-Stream इन्टरफेसको Tdata चौडाइ चयन गर्दछ जब slot_ इन्टरफेस प्रकार AXI-Stream को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।

AXI-Stream TID चौडाई: AXI-स्ट्रिम इन्टरफेसको TID चौडाइ चयन गर्दछ जब स्लट_ इन्टरफेस प्रकार AXI-Stream को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI-Stream TUSER चौडाइ: AXI-स्ट्रीम इन्टरफेसको TUSER चौडाइ चयन गर्दछ जब स्लट_ इन्टरफेस प्रकार AXI-Stream को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
AXI-Stream TDEST चौडाइ: AXI-स्ट्रिम इन्टरफेसको TDEST चौडाइ चयन गर्दछ जब स्लट_ इन्टरफेस प्रकार AXI-Stream को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।

AXIS सिग्नलहरू डेटाको रूपमा कन्फिगर गर्नुहोस्: स्लटको लागि डेटा भण्डारण उद्देश्यको लागि AXI4-स्ट्रीम संकेतहरू चयन गर्नुहोस्
जब स्लट_ इन्टरफेस प्रकार AXI-Stream को रूपमा कन्फिगर गरिएको छ जहाँ स्लट नम्बर हो।
AXIS सिग्नलहरू ट्रिगरको रूपमा कन्फिगर गर्नुहोस्: स्लटको लागि ट्रिगर अवस्था निर्दिष्ट गर्न AXI4-स्ट्रीम संकेतहरू चयन गर्नुहोस् जब स्लट_ इन्टरफेस प्रकार AXI-Stream को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।
डेटा र/वा ट्रिगरको रूपमा स्लट कन्फिगर गर्नुहोस्: ट्रिगर अवस्था निर्दिष्ट गर्न वा डेटा भण्डारण उद्देश्यका लागि वा स्लटको लागि दुवैको लागि गैर-AXI स्लट संकेतहरू चयन गर्दछ। जब स्लट_ इन्टरफेस प्रकार गैर-AXI को रूपमा कन्फिगर गरिएको छ, जहाँ स्लट नम्बर हो।

भण्डारण विकल्प
निम्न चित्रले भण्डारण विकल्प ट्याब देखाउँछ जसले तपाईंलाई भण्डारण लक्ष्य प्रकार र मेमोरीको गहिराइ प्रयोग गर्न चयन गर्न अनुमति दिन्छ:

भण्डारण लक्ष्य: यो प्यारामिटर ड्रप-डाउन मेनुबाट भण्डारण लक्ष्य प्रकार चयन गर्न प्रयोग गरिन्छ।

डाटा गहिराई: यो प्यारामिटर उपयुक्त s चयन गर्न प्रयोग गरिन्छampड्रप-डाउन मेनुबाट le depth।

उन्नत विकल्प
निम्न चित्रले उन्नत विकल्प ट्याब देखाउँछ:

AXI डिबग हबमा म्यानुअल जडानको लागि AXI4-स्ट्रीम इन्टरफेस सक्षम गर्नुहोस्: सक्षम हुँदा, यो विकल्पले AXI डिबग हबमा जडान गर्न IP लाई AXIS इन्टरफेस दिन्छ।
ट्रिगर इनपुट इन्टरफेस सक्षम गर्नुहोस्: वैकल्पिक ट्रिगर इनपुट पोर्ट सक्षम गर्न यो विकल्प जाँच गर्नुहोस्।
ट्रिगर आउटपुट इन्टरफेस सक्षम गर्नुहोस्: वैकल्पिक ट्रिगर आउटपुट पोर्ट सक्षम गर्न यो विकल्प जाँच गर्नुहोस्।

इनपुट पाइप एसtages: कार्यान्वयनको नतिजा सुधार गर्नका लागि तपाईले थप्न चाहनुभएको दर्ताको संख्या चयन गर्नुहोस्। यो प्यारामिटर सबै प्रोबहरूमा लागू हुन्छ।
उन्नत ट्रिगर: राज्य मेसिन-आधारित ट्रिगर अनुक्रम सक्षम गर्न जाँच गर्नुहोस्।

आउटपुट जेनेरेसन
विवरणहरूको लागि, Vivado Design Suite प्रयोगकर्ता गाइड हेर्नुहोस्: IP (UG896) सँग डिजाइन।

कोरलाई सीमित गर्दै

आवश्यक प्रतिबन्धहरू
ILA कोरमा XDC समावेश छ file जसले घडी डोमेन क्रसिङ सिंक्रोनाइजेसन पथहरूको अति-बाधा रोक्नको लागि उपयुक्त गलत मार्ग अवरोधहरू समावेश गर्दछ। यो पनि आशा गरिन्छ कि ILA कोरको clk इनपुट पोर्टमा जडान भएको घडी संकेत तपाईंको डिजाइनमा ठीकसँग सीमित छ।

उपकरण, प्याकेज, र गति ग्रेड चयन
यो खण्ड यस आईपी कोरको लागि लागू हुँदैन।

घडी आवृत्तिहरू
यो खण्ड यस आईपी कोरको लागि लागू हुँदैन।

घडी व्यवस्थापन
यो खण्ड यस आईपी कोरको लागि लागू हुँदैन।
घडी प्लेसमेन्ट
यो खण्ड यस आईपी कोरको लागि लागू हुँदैन।
बैंकिङ
यो खण्ड यस आईपी कोरको लागि लागू हुँदैन।

ट्रान्सीभर प्लेसमेन्ट
यो खण्ड यस आईपी कोरको लागि लागू हुँदैन।
I/O मानक र नियुक्ति
यो खण्ड यस आईपी कोरको लागि लागू हुँदैन।

सिमुलेशन

Vivado® सिमुलेशन कम्पोनेन्टहरू बारे विस्तृत जानकारीको लागि, साथै समर्थित तेस्रो-पक्ष उपकरणहरू प्रयोग गर्ने बारे जानकारीको लागि, Vivado Design Suite प्रयोगकर्ता गाइड: Logic Simulation (UG900) हेर्नुहोस्।

संश्लेषण र कार्यान्वयन
संश्लेषण र कार्यान्वयनको बारेमा विवरणहरूको लागि, Vivado डिजाइन सुइट प्रयोगकर्ता गाइड हेर्नुहोस्: IP (UG896) को साथ डिजाइन।

डिबग गर्दै

यो परिशिष्टले Xilinx® समर्थनमा उपलब्ध स्रोतहरूको बारेमा विवरणहरू समावेश गर्दछ webसाइट र डिबगिङ उपकरणहरू। यदि IP लाई इजाजतपत्र कुञ्जी चाहिन्छ भने, कुञ्जी प्रमाणित हुनुपर्छ। Vivado® डिजाइन उपकरणहरूमा प्रवाह मार्फत इजाजतपत्र प्राप्त आईपी गेट गर्नका लागि धेरै लाइसेन्स चेकपोइन्टहरू छन्। यदि इजाजतपत्र जाँच सफल भयो भने, आईपी उत्पादन जारी राख्न सक्छ। अन्यथा, त्रुटिको साथ जेनेरेशन रोकिन्छ। लाइसेन्स चेकपोइन्टहरू निम्न उपकरणहरूद्वारा लागू हुन्छन्:

Vivado संश्लेषण

Vivado कार्यान्वयन
write_bitstream (Tcl आदेश)

महत्त्वपूर्ण! आईपी इजाजतपत्र स्तर चेकपोइन्टहरूमा बेवास्ता गरिन्छ। परीक्षणले मान्य इजाजतपत्र अवस्थित भएको पुष्टि गर्छ। यसले आईपी इजाजतपत्र स्तर जाँच गर्दैन।

Xilinx.com मा मद्दत खोज्दै

कोर प्रयोग गर्दा डिजाइन र डिबग प्रक्रियामा मद्दत गर्न, Xilinx समर्थन web पृष्ठमा उत्पादन कागजातहरू, रिलीज नोटहरू, जवाफ रेकर्डहरू, ज्ञात मुद्दाहरूको बारेमा जानकारी, र थप उत्पादन समर्थन प्राप्त गर्न लिङ्कहरू जस्ता मुख्य स्रोतहरू छन्। Xilinx सामुदायिक फोरमहरू पनि उपलब्ध छन् जहाँ सदस्यहरूले Xilinx समाधानहरू बारे सिक्न, भाग लिन, साझेदारी गर्न र प्रश्नहरू सोध्न सक्छन्।

दस्तावेजीकरण
यो उत्पादन गाइड कोरसँग सम्बन्धित मुख्य कागजात हो। यो गाइड, डिजाइन प्रक्रियामा सहयोग गर्ने सबै उत्पादनहरूसँग सम्बन्धित कागजातहरू सहित, Xilinx समर्थनमा फेला पार्न सकिन्छ। web पृष्ठ वा Xilinx® कागजात नेभिगेटर प्रयोग गरेर। डाउनलोड पृष्ठबाट Xilinx कागजात नेभिगेटर डाउनलोड गर्नुहोस्। यस उपकरण र उपलब्ध सुविधाहरू बारे थप जानकारीको लागि, स्थापना पछि अनलाइन मद्दत खोल्नुहोस्।

जवाफ रेकर्डहरू
उत्तर रेकर्डहरूमा सामान्य रूपमा सामना गरिएका समस्याहरू, यी समस्याहरूलाई कसरी समाधान गर्ने भन्ने बारे उपयोगी जानकारी, र Xilinx उत्पादनसँग कुनै पनि ज्ञात समस्याहरू समावेश छन्। उत्तर रेकर्डहरू सिर्जना गरिन्छ र दैनिक रूपमा राखिन्छन् कि प्रयोगकर्ताहरूले उपलब्ध सबैभन्दा सही जानकारीमा पहुँच गर्न सक्छन्। यस कोरको लागि उत्तर रेकर्डहरू मुख्य Xilinx समर्थनमा खोज समर्थन बक्स प्रयोग गरेर पत्ता लगाउन सकिन्छ। web पृष्ठ। तपाइँको खोज नतिजाहरु लाई अधिकतम बनाउन को लागी, कुञ्जी शब्दहरु प्रयोग गर्नुहोस् जस्तै:

उत्पादन नाम
उपकरण सन्देश(हरू)
सामना गरिएको समस्याको सारांश

परिणामहरू थप लक्षित गर्न परिणामहरू फर्किएपछि फिल्टर खोज उपलब्ध हुन्छ।

प्राविधिक समर्थन
Xilinx ले यस LogiCORE™ IP उत्पादनको लागि Xilinx सामुदायिक फोरमहरूमा प्राविधिक समर्थन प्रदान गर्दछ जब उत्पादन कागजातमा वर्णन गरिएको रूपमा प्रयोग गरिन्छ। Xilinx ले समय, कार्यक्षमता, वा समर्थनको ग्यारेन्टी गर्न सक्दैन यदि तपाइँ निम्न मध्ये कुनै पनि गर्नुहुन्छ भने:

यन्त्रहरूमा समाधान लागू गर्नुहोस् जुन कागजातमा परिभाषित गरिएको छैन।

उत्पादन कागजातमा अनुमति दिइएको भन्दा बाहिर समाधान अनुकूलित गर्नुहोस्।
परिमार्जन नगर्नुहोस् लेबल गरिएको डिजाइनको कुनै पनि खण्ड परिवर्तन गर्नुहोस्।

प्रश्नहरू सोध्न, Xilinx सामुदायिक फोरमहरूमा नेभिगेट गर्नुहोस्।

अतिरिक्त स्रोत र कानुनी सूचनाहरू

Xilinx संसाधन
उत्तर, कागजात, डाउनलोड, र फोरम जस्ता समर्थन स्रोतहरूको लागि, Xilinx समर्थन हेर्नुहोस्।

कागजात नेभिगेटर र डिजाइन हब
Xilinx® Documentation Navigator (DocNav) ले Xilinx कागजातहरू, भिडियोहरू, र समर्थन स्रोतहरूमा पहुँच प्रदान गर्दछ, जुन तपाईंले फिल्टर गर्न र जानकारी खोज्न सक्नुहुन्छ। DocNav खोल्न:

Vivado® IDE बाट, मद्दत → कागजात र ट्यूटोरियलहरू चयन गर्नुहोस्।
• Windows मा, Start → All Programs → Xilinx Design Tools → DocNav चयन गर्नुहोस्।
लिनक्स कमाण्ड प्रम्प्टमा, docnav प्रविष्ट गर्नुहोस्।

Xilinx डिजाइन हबहरूले डिजाइन कार्यहरू र अन्य विषयहरूद्वारा व्यवस्थित कागजातहरूमा लिङ्कहरू प्रदान गर्दछ, जुन तपाईंले मुख्य अवधारणाहरू सिक्न र बारम्बार सोधिने प्रश्नहरूलाई सम्बोधन गर्न प्रयोग गर्न सक्नुहुन्छ। डिजाइन हबहरू पहुँच गर्न:

DocNav मा, डिजाइन हब क्लिक गर्नुहोस् View ट्याब।
Xilinx मा webसाइट, डिजाइन हब पृष्ठ हेर्नुहोस्।

नोट: DocNav मा थप जानकारीको लागि, Xilinx मा कागजात नेभिगेटर पृष्ठ हेर्नुहोस् webसाइट।

सन्दर्भहरू
यी कागजातहरूले यस गाइडसँग उपयोगी पूरक सामग्री प्रदान गर्दछ:

Vivado डिजाइन सुइट प्रयोगकर्ता गाइड: प्रोग्रामिङ र डिबगिङ (UG908)

Vivado डिजाइन सुइट प्रयोगकर्ता गाइड: IP (UG896) को साथ डिजाइन
Vivado डिजाइन सुइट प्रयोगकर्ता गाइड: आईपी इन्टिग्रेटर (UG994) को प्रयोग गरी आईपी सबसिस्टमहरू डिजाइन गर्दै
Vivado डिजाइन सुइट प्रयोगकर्ता गाइड: सुरु गर्दै (UG910)

Vivado डिजाइन सुइट प्रयोगकर्ता गाइड: तर्क सिमुलेशन (UG900)
Vivado डिजाइन सुइट प्रयोगकर्ता गाइड: कार्यान्वयन (UG904)
ISE to Vivado Design Suite माइग्रेसन गाइड (UG911)

AXI प्रोटोकल परीक्षक LogiCORE IP उत्पादन गाइड (PG101)
AXI4-स्ट्रीम प्रोटोकल परीक्षक LogiCORE IP उत्पादन गाइड (PG145)

संशोधन इतिहास
निम्न तालिकाले यस कागजातको लागि संशोधन इतिहास देखाउँछ।

खण्ड	संशोधन सारांश
11/23/2020 संस्करण 1.1
प्रारम्भिक रिलीज।	N/A

कृपया पढ्नुहोस्: महत्त्वपूर्ण कानूनी सूचनाहरू
यहाँ अन्तर्गत तपाइँलाई खुलासा गरिएको जानकारी ("सामग्री") Xilinx उत्पादनहरूको चयन र प्रयोगको लागि मात्र प्रदान गरिएको छ। लागू कानूनद्वारा अनुमति दिइएको अधिकतम हदसम्म: (१) सामग्रीहरू "जस्तो छ" उपलब्ध गराइन्छ र सबै गल्तीहरू सहित, Xilinx यसद्वारा सबै वारेन्टीहरू र सर्तहरू, अभिव्यक्ति, निहित, वा वैधानिक, सीमित नभएर सीमित नभएको सहित, अस्वीकार गर्दछ। - उल्लङ्घन, वा कुनै पनि विशेष उद्देश्यको लागि फिटनेस; र (२) Xilinx (चाहे अनुबंध वा चोट, लापरवाही सहित, वा दायित्वको कुनै अन्य सिद्धान्त अन्तर्गत) कुनै पनि प्रकारको वा प्रकृतिको कुनै पनि प्रकारको हानि वा क्षतिको लागि उत्तरदायी हुनेछैन, अन्तर्गत उत्पन्न भएको, वा सम्बन्धित, सामग्रीहरू। (तपाइँको सामग्रीको प्रयोग सहित), कुनै पनि प्रत्यक्ष, अप्रत्यक्ष, विशेष, आकस्मिक, वा परिणामात्मक हानि वा क्षति (डेटा, नाफा, सद्भावना, वा ल्याइएको कुनै पनि कार्यको परिणाम स्वरूप कुनै पनि प्रकारको हानि वा क्षतिको क्षति सहित) तेस्रो पक्ष द्वारा) यदि यस्तो क्षति वा हानि उचित रूपमा अनुमान गर्न सकिने थियो वा Xilinx लाई यसको सम्भावनाको बारेमा सल्लाह दिइएको थियो।

Xilinx ले सामग्रीमा भएका कुनै पनि त्रुटिहरू सच्याउन वा तपाईंलाई सामग्री वा उत्पादन विशिष्टताहरूमा अद्यावधिकहरू सूचित गर्न कुनै दायित्व मान्दैन। तपाईंले पूर्व लिखित सहमति बिना सामग्रीहरू पुन: उत्पादन, परिमार्जन, वितरण, वा सार्वजनिक रूपमा प्रदर्शन गर्न सक्नुहुन्न। केही उत्पादनहरू Xilinx को सीमित वारेन्टीको नियम र सर्तहरूको अधीनमा छन्, कृपया Xilinx को बिक्रीका सर्तहरू हेर्नुहोस् जुन हुन सक्छ। viewएड मा https://www.xilinx.com/legal.htm#tos; आईपी कोरहरू Xilinx द्वारा तपाईंलाई जारी गरिएको इजाजतपत्रमा समावेश वारेन्टी र समर्थन सर्तहरूको अधीनमा हुन सक्छ। Xilinx उत्पादनहरू असफल-सुरक्षित हुन वा असफल-सुरक्षित कार्यसम्पादन आवश्यक पर्ने कुनै पनि अनुप्रयोगमा प्रयोगको लागि डिजाइन वा अभिप्रेरित छैनन्; तपाईले Xilinx उत्पादनहरूको प्रयोगको लागि एकमात्र जोखिम र दायित्वलाई त्यस्ता महत्वपूर्ण अनुप्रयोगहरूमा मान्नुहुन्छ, कृपया Xilinx को बिक्रीका सर्तहरू हेर्नुहोस् जुन हुन सक्छ। viewएड मा https://www.xilinx.com/legal.htm#tos.
यस कागजातमा प्रारम्भिक जानकारी समावेश छ र सूचना बिना परिवर्तनको विषय हो। यहाँ प्रदान गरिएको जानकारी उत्पादनहरू र/वा सेवाहरूसँग सम्बन्धित छ जुन अझै बिक्रीको लागि उपलब्ध छैन, र जानकारी उद्देश्यका लागि मात्र प्रदान गरिएको छ र उद्देश्य छैन, वा व्याख्या गरिएको छ, बिक्रीको लागि प्रस्ताव वा उत्पादनहरू र/वा सेवाहरूको व्यावसायीकरणको प्रयासको रूपमा। यहाँ।

अटोमोटिभ आवेदन अस्वीकरण
अटोमोटिभ उत्पादनहरू (भाग नम्बरमा "XA" को रूपमा चिनिन्छ) एयरब्यागहरूको प्रयोगमा वा सवारी साधनको नियन्त्रणलाई असर गर्ने अनुप्रयोगहरूमा प्रयोगको लागि वारेन्टी छैन ISO 26262 अटोमोटिभ सुरक्षा मानक ("सुरक्षा डिजाइन") संग। ग्राहकहरूले उत्पादनहरू समावेश गर्ने कुनै पनि प्रणालीहरू प्रयोग वा वितरण गर्नु अघि, सुरक्षा उद्देश्यका लागि त्यस्ता प्रणालीहरूको राम्रोसँग परीक्षण गर्नुपर्छ। सुरक्षा डिजाइन बिना सुरक्षा अनुप्रयोगमा उत्पादनहरूको प्रयोग पूर्ण रूपमा ग्राहकको जोखिममा हुन्छ, केवल लागू कानून र नियमहरू उत्पादनमा सीमितताहरू नियन्त्रण गर्ने विषयको अधीनमा।
प्रतिलिपि अधिकार 2020 Xilinx, Inc. Xilinx, Xilinx लोगो, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, र यहाँ समावेश गरिएका अन्य तोकिएका ब्रान्डहरू संयुक्त राज्य अमेरिका र अन्य देशहरूमा Xilinx को ट्रेडमार्क हुन्। अन्य सबै ट्रेडमार्कहरू तिनीहरूका सम्बन्धित मालिकहरूको सम्पत्ति हुन्। PG357 (v1.1) नोभेम्बर 23, 2020, ILA AXI4-Stream Interface v1.1 सँग
पीडीएफ डाउनलोड गर्नुहोस्: Xilinx AXI4-स्ट्रीम एकीकृत तर्क विश्लेषक गाइड

सन्दर्भहरू

प्रयोगकर्ता पुस्तिका