Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Integrated Logic Analyzer (ILA) med AXI4-Stream Interface-kärna är en anpassningsbar logisk analysator IP som kan användas för att övervaka de interna signalerna och gränssnitten i en design. ILA-kärnan innehåller många avancerade funktioner hos moderna logikanalysatorer, inklusive booleska triggerekvationer och kantövergångstriggers. Kärnan erbjuder också gränssnittsfelsökning och övervakningsmöjligheter tillsammans med protokollkontroll för minnesmappade AXI och AXI4-Stream. Eftersom ILA-kärnan är synkron med designen som övervakas, tillämpas alla designklockrestriktioner som tillämpas på din design också på komponenterna i ILA-kärnan. För att felsöka gränssnitt inom en design måste ILA IP läggas till en blockdesign i Vivado® IP-integratorn. På samma sätt kan AXI4/AXI4-Stream-protokollkontroll aktiveras för ILA IP i IP-integratorn. Protokollöverträdelser kan sedan visas i vågformen viewer av Vivado logikanalysatorn.

Drag

Användarvalbart antal sondportar och sondbredd.

Användarvalbara lagringsmål som block RAM och UltraRAM
Flera sondportar kan kombineras till ett enda triggertillstånd.

Användarvalbara AXI-platser för att felsöka AXI-gränssnitt i en design.
Konfigurerbara alternativ för AXI-gränssnitt inklusive gränssnittstyper och trace sample djupet.

Data och triggeregenskap för sonder.
Ett antal komparatorer och bredden för varje sond och individuella portar inom gränssnitt.

Input/output korstriggande gränssnitt.
Konfigurerbar pipelining för ingångssonder.

AXI4-MM och AXI4-Stream protokollkontroll.

För mer information om ILA-kärnan, se Vivado Design Suite User Guide: Programming and Debugging (UG908).

IP-fakta

LogiCORE™ IP-faktatabell
Kärnspecifikationer
Enhetsfamilj som stöds1	Versal™ ACAP
Användargränssnitt som stöds	IEEE Standard 1149.1 – JTAG
Försedd med Core
Design Files	RTL
Example Design	Verilog
Testbänk	Ej tillhandahållen
Begränsningar File	Xilinx® Design Constraints (XDC)
Simuleringsmodell	Ej tillhandahållen
S/W-drivrutin som stöds	N/A
Testade designflöden2
Design Entry	Vivado® Design Suite
Simulering	För simulatorer som stöds, se Xilinx Design Tools: Release Notes Guide.
Syntes	Vivado syntes
Stöd
Alla Vivado IP-ändringsloggar	Master Vivado IP-ändringsloggar: 72775
Xilinx Support web sida
Anmärkningar: 1. För en fullständig lista över enheter som stöds, se Vivado® IP-katalogen. 2. För de versioner av verktygen som stöds, se Xilinx Design Tools: Release Notes Guide.

Överview

Navigera innehåll genom designprocess
Xilinx®-dokumentationen är organiserad kring en uppsättning standarddesignprocesser för att hjälpa dig hitta relevant innehåll för din nuvarande utvecklingsuppgift. Detta dokument täcker följande designprocesser:

Hårdvaru-, IP- och plattformsutveckling: Skapar PL IP-blocken för hårdvaruplattformen, skapar PL-kärnor, subsystemfunktionssimulering och utvärdering av Vivado®-timing, resursanvändning och strömavstängning. Innebär även att utveckla hårdvaruplattformen för systemintegration. Ämnen i detta dokument som gäller denna designprocess inkluderar:
Portbeskrivningar

Klockning och återställning
Anpassa och generera kärnan

Kärna överview
Signaler och gränssnitt i FPGA-designen är anslutna till en ILA-sond och slotingångar. Dessa signaler och gränssnitt, anslutna till sond- respektive kortplatsingångarna, är sampleds vid designhastigheter och lagras med hjälp av on-chip block RAM. Signaler och gränssnitt i Versal™ ACAP-designen är anslutna till ILA-proben och ingångarna. Dessa bifogade signaler och gränssnitt är sampleds vid designhastigheter med hjälp av kärnklockingången och lagras i RAM-minnen på chipblocket. Kärnparametrarna anger följande:

Ett antal sonder (upp till 512) och sondbredd (1 till 1024).

Ett antal slots och gränssnittsalternativ.
Spåra sample djupet.

Data och/eller triggeregenskap för sonder.
Antal komparatorer för varje sond.

Kommunikation med ILA-kärnan utförs med en instans av AXI Debug Hub som ansluter till Control, Interface, and Processing System (CIPS) IP-kärnan.

Efter att designen har laddats in i Versal ACAP, använd Vivado® logikanalysprogramvaran för att ställa in en triggerhändelse för ILA-mätningen. Efter att triggern inträffat, sampbufferten fylls och laddas upp till Vivados logikanalysator. Du kan view denna data med hjälp av vågformsfönstret. Sonden sample- och triggerfunktionalitet implementeras i det programmerbara logiska området. On-chip block RAM eller UltraRAM-minne baserat på lagringsmålet du har valt under anpassningen som lagrar data tills den laddas upp av programvaran. Ingen användarinmatning eller utdata krävs för att utlösa händelser, fånga data eller för att kommunicera med ILA-kärnan. ILA-kärnan kan övervaka signaler på gränssnittsnivå, den kan förmedla information på transaktionsnivå såsom utestående transaktioner för AXI4-gränssnitt.

ILA Probe Trigger Comparator
Varje probingång är ansluten till en triggerkomparator som kan utföra olika operationer. Vid körning kan komparatorn ställas in för att utföra = eller != jämförelser. Detta inkluderar matchande nivåmönster, som X0XX101. Det inkluderar också detektering av kantövergångar såsom stigande kant (R), fallande kant (F), antingen kant (B) eller ingen övergång (N). Triggerkomparatorn kan utföra mer komplexa jämförelser, inklusive >, <, ≥ och ≤.

VIKTIG! Komparatorn ställs in vid körning genom Vivado® logikanalysator.

ILA Trigger Condition
Triggervillkoret är resultatet av en boolesk "OCH"- eller "ELLER"-beräkning av vart och ett av resultaten från ILA-sondens triggerjämförelse. Med hjälp av Vivado® logikanalysatorn väljer du om du vill "OCH"-sondutlösa komparatorsonder eller "ELLER" dem. "OCH"-inställningen orsakar en triggerhändelse när alla ILA-probjämförelser är uppfyllda. "ELLER"-inställningen orsakar en triggerhändelse när någon av ILA-probjämförelserna är uppfyllda. Triggervillkoret är triggerhändelsen som används för ILA-spårmätningen.

Ansökningar

ILA-kärnan är designad för att användas i en applikation som kräver verifiering eller felsökning med Vivado®. Följande figur visar CIPS IP-kärna skriver och läser från AXI-blockets RAM-kontroller via AXI Network on Chip (NoC). ILA-kärnan är ansluten till gränssnittsnätet mellan AXI NoC- och AXI-blockets RAM-kontroller för att övervaka AXI4-transaktionen i hårdvaruhanteraren.

Licensiering och beställning
Denna Xilinx® LogiCORE™ IP-modul tillhandahålls utan extra kostnad med Xilinx Vivado® Design Suite under villkoren i Xilinx slutanvändarlicens.
Notera: För att verifiera att du behöver en licens, kontrollera kolumnen Licens i IP-katalogen. Inkluderat betyder att en licens ingår i Vivado® Design Suite; Köp innebär att du måste köpa en licens för att använda kärnan. Information om andra Xilinx® LogiCORE™ IP-moduler finns på Xilinx Intellectual Property-sida. För information om priser och tillgänglighet för andra Xilinx LogiCORE IP-moduler och verktyg, kontakta din lokala Xilinx-säljare.

Produktspecifikation

Portbeskrivningar
Följande tabeller ger information om ILA-portarna och parametrarna.
ILA hamnar

Tabell 1: ILA hamnar
Portnamn	I/O	Beskrivning
clk	I	Designklocka som klockar all trigger- och lagringslogik.
sond [ – 1:0]	I	Sondportingång. Sondportnumret är i intervallet från 0 till 511. Sondportens bredd (betecknad med ) är i intervallet 1 till 1024. Du måste deklarera denna port som en vektor. För en 1-bitarsport, använd sond [0:0].
trig_out	O	Trig_out-porten kan genereras antingen från triggervillkoret eller från en extern trig_in-port. Det finns en körtidskontroll från Logic Analyzer för att växla mellan triggertillstånd och trig_in för att driva trig_out.
trig_in	I	Input triggerport som används i processbaserat system för Embedded Cross Trigger. Kan kopplas till en annan ILA för att skapa kaskad trigger.
spår_ _	I	Slot gränssnitt. Typ av gränssnitt skapas dynamiskt baserat på slot_ _ parameter för gränssnittstyp. De enskilda portarna inom gränssnitten är tillgängliga för övervakning i hårdvaruhanteraren.
trig_out_ack	I	En bekräftelse på trig_out.
trig_in_ack	O	En bekräftelse till trig_in.
återställ	I	ILA Input Type när den är inställd på 'Interface Monitor', bör denna port vara samma återställningssignal som är synkron med designlogiken som är ansluten till Slot_ _ hamnar i ILA-kärnan.
S_AXIS	I/O	Valfri port. Används för manuell anslutning med AXI Debug Hub-kärna när 'Aktivera AXI4-Stream Interface for Manul Connection to AXI Debug Hub' är valt i Avancerade alternativ.
M_AXIS	I/O	Valfri port. Används för manuell anslutning med AXI Debug Hub-kärna när "Aktivera AXI4-Strömgränssnitt för manuell anslutning till AXI Debug Hub" är valt i "Avancerade alternativ".

Tabell 1: ILA hamnar (forts.)
Portnamn	I/O	Beskrivning
aresetn	I	Valfri port. Används för manuell anslutning med AXI Debug Hub-kärna när "Aktivera AXI4-Strömgränssnitt för manuell anslutning till AXI Debug Hub" är valt i "Avancerade alternativ". Denna port bör vara synkron med återställningsporten på AXI Debug Hub.
aclk	I	Valfri port. Används för manuell anslutning med AXI Debug Hub-kärna när "Aktivera AXI4-Strömgränssnitt för manuell anslutning till AXI Debug Hub" är valt i "Avancerade alternativ". Denna port bör vara synkron med klockporten på AXI Debug Hub.

ILA-parametrar

Tabell 2: ILA-parametrar
Parameter	Tillåten Värderingar	Ursprungliga värden	Beskrivning
Komponentnamn	Sträng med A–Z, 0–9 och _ (understreck)	ila_0	Namn på instansierad komponent.
C_NUM_OF_PROBES	1–512	1	Antal ILA-sondportar.
C_MEMORY_TYPE	0, 1	0	Lagringsmål för insamlad data. 0 motsvarar block RAM och 1 motsvarar UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Sondlagringsbuffertdjup. Detta nummer representerar det maximala antalet sampfiler som kan lagras vid körning för varje sondingång.
C_PROBE _BREDD	1–1024	1	Sondportens bredd . Var är sondporten med ett värde från 0 till 1,023 XNUMX.
C_TRIGOUT_SV	Sant/falskt	FALSK	Aktiverar utlösningsfunktionen. Portarna trig_out och trig_out_ack används.
C_TRIGIN_SV	Sant/falskt	FALSK	Aktiverar trigg i funktionalitet. Portarna trig_in och trig_in_ack används.
C_INPUT_PIPE_STAGES	0–6	0	Lägg till extra floppar till sondportarna. En parameter gäller för alla sondportar.
ALL_PROBE_SAME_MU	Sant/falskt	SANN	Detta tvingar fram samma jämförvärdesenheter (matchningsenheter) till alla sonderna.
C_PROBE _MU_CNT	1–16	1	Antal enheter för jämförelsevärde (matchning) per sond. Detta är endast giltigt om ALL_PROBE_SAME_MU är FALSK.
C_PROBE _TYP	DATA och TRIGGER, TRIGGER, DATA	DATA och TRIGGER	För att välja en vald sond för att specificera triggertillstånd eller för datalagringsändamål eller för båda.
C_ADV_TRIGGER	Sant/falskt	FALSK	Aktiverar alternativet för förskottsutlösare. Detta aktiverar trigger state machine och du kan skriva din egen triggersekvens i Vivado Logic Analyzer.

Tabell 2: ILA-parametrar (forts.)
Parameter	Tillåten Värderingar	Ursprungliga värden	Beskrivning
C_NUM_MONITOR_SLOTS	1-11	1	Antal gränssnittsplatser.
Anmärkningar: 1. Det maximala antalet enheter för jämförelsevärde (matchning) är begränsat till 1,024 1,024. För den grundläggande triggern (C_ADV_TRIGGER = FALSE) har varje sond en jämförelsevärdesenhet (som i den tidigare versionen). Men för avancerat triggeralternativet (C_ADV_TRIGGER = TRUE) betyder detta att de individuella sonderna fortfarande kan välja antal jämförvärdenenheter från ett till fyra. Men alla jämför värdeenheter bör inte överstiga mer än 256 XNUMX. Detta innebär att om du behöver fyra jämförenheter per sond får du endast använda XNUMX prober.

Designa med kärnan

Det här avsnittet innehåller riktlinjer och ytterligare information för att underlätta design med kärnan.

Klocka
Clk-ingångsporten är den klocka som används av ILA-kärnan för att registrera sondvärdena. För bästa resultat bör det vara samma klocksignal som är synkron med designlogiken som är ansluten till sondportarna på ILA-kärnan. När du ansluter manuellt med AXI Debug Hub, bör aclk-signalen vara synkron med AXI Debug Hub-klockingångsporten.

Återställer
När du ställer in en ILA Input Type till Interface Monitor, bör återställningsporten vara samma återställningssignal som är synkron med designlogiken vars gränssnitt är kopplat till
spår_ _ hamnen i ILA-kärnan. För manuell anslutning med en AXI Debug Hub-kärna, bör nuvarande port vara synkron med återställningsporten för en AXI Debug Hub-kärna.

Designa flödessteg
Det här avsnittet beskriver anpassning och generering av kärnan, begränsning av kärnan och simulerings-, syntes- och implementeringsstegen som är specifika för denna IP-kärna. Mer detaljerad information om standard Vivado® designflöden och IP-integratorn finns i följande Vivado Design Suite användarguider:

Vivado Design Suite Användarhandbok: Designa IP-delsystem med IP Integrator (UG994)
Vivado Design Suite Användarhandbok: Designa med IP (UG896)
Vivado Design Suite Användarhandbok: Komma igång (UG910)
Användarhandbok för Vivado Design Suite: Logic Simulation (UG900)

Anpassa och generera kärnan

Det här avsnittet innehåller information om hur du använder Xilinx®-verktyg för att anpassa och generera kärnan i Vivado® Design Suite. Om du anpassar och genererar kärnan i Vivado IP-integratorn, se Vivado Design Suite User Guide: Designing IP Subsystems using IP Integrator (UG994) för detaljerad information. IP-integrator kan automatiskt beräkna vissa konfigurationsvärden när designen valideras eller genereras. För att kontrollera om värdena ändras, se beskrivningen av parametern i detta kapitel. Till view parametervärdet, kör kommandot validate_bd_design i Tcl-konsolen. Du kan anpassa IP:n för användning i din design genom att ange värden för de olika parametrarna som är associerade med IP-kärnan genom att använda följande steg:

Välj IP från IP-katalogen.
Dubbelklicka på den valda IP-adressen eller välj kommandot Anpassa IP i verktygsfältet eller högerklicka på menyn.

För detaljer, se Vivado Design Suite User Guide: Designing with IP (UG896) och Vivado Design Suite User Guide: Komma igång (UG910). Figurerna i det här kapitlet är illustrationer av Vivado IDE. Layouten som visas här kan skilja sig från den nuvarande versionen.

För att komma åt kärnan, utför följande:

Öppna ett projekt genom att välja File Öppna sedan projekt eller skapa ett nytt projekt genom att välja File sedan Nytt projekt i Vivado.
Öppna IP-katalogen och navigera till någon av taxonomierna.

Dubbelklicka på ILA för att få fram kärnnamnet Vivado IDE.

Panelen Allmänna alternativ
Följande bild visar fliken Allmänna alternativ i inställningen Native som låter dig ange alternativen:

Följande bild visar fliken Allmänna alternativ i AXI-inställningen som låter dig ange alternativen:

Komponentnamn: Använd detta textfält för att ange ett unikt modulnamn för ILA-kärnan.

ILA Input Type: Detta alternativ anger vilken typ av gränssnitt eller signal ILA som ska felsöka. För närvarande är värdena för denna parameter "Native Probes", "Interface Monitor" och "Mixed".
Antal sonder: Använd detta textfält för att välja antalet sondportar på ILA-kärnan. Det giltiga intervallet som används i Vivado® IDE är 1 till 64. Om du behöver fler än 64 sondportar måste du använda Tcl-kommandoflödet för att generera ILA-kärnan.
Ett antal gränssnittsplatser (endast tillgängligt i gränssnittsmonitortyp och blandad typ): Detta alternativ låter dig välja antalet AXI-gränssnittsplatser som måste anslutas till ILA.

Samma antal komparatorer för alla sondportar: Antalet komparatorer per sond kan konfigureras på den här panelen. Samma antal komparatorer för alla sonder kan aktiveras genom att välja.

Sondportpaneler
Följande bild visar fliken Sondportar som låter dig ange inställningar:

Sondportpanel: Bredden på varje sondport kan konfigureras i sondportpaneler. Varje sondportpanel har upp till sju portar.
Sondbredd: Bredden på varje sondport kan nämnas. Det giltiga intervallet är 1 till 1024.
Antal komparatorer: Det här alternativet är endast aktiverat när alternativet "Samma antal komparatorer för alla sondportar" är inaktiverat. En komparator för varje sond i området 1 till 16 kan ställas in.

Data och/eller trigger: Sondtyp för varje sond kan ställas in med detta alternativ. De giltiga alternativen är DATA_and_TRIGGER, DATA och TRIGGER.
Komparatoralternativ: Typen av operation eller jämförelse för varje sond kan ställas in med detta alternativ.

Gränssnittsalternativ
Följande bild visar fliken Gränssnittsalternativ när Interface Monitor eller Mixed typ är vald för ILA-ingångstyp:

Gränssnittstyp: Leverantör, bibliotek, namn och version (VLNV) av gränssnittet som ska övervakas av ILA-kärnan.
AXI-MM ID Width: Väljer ID-bredden för AXI-gränssnittet när slot_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.

AXI-MM Data Width: Väljer parametrarna som motsvarar slot_Väljer databredden för AXI-gränssnittet när slot_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.
AXI-MM Address Width: Väljer adressbredden för AXI-gränssnittet när slot_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.
Aktivera AXI-MM/Stream Protocol Checker: Aktiverar AXI4-MM eller AXI4-Stream protokollkontroll för kortplats när luckan_ gränssnittstyp är konfigurerad som AXI-MM eller AXI4-Stream, där är platsnumret.

Aktivera transaktionsspårningsräknare: Aktiverar AXI4-MM transaktionsspårningsmöjlighet.
Antal utestående lästransaktioner: Anger antalet utestående lästransaktioner per ID. Värdet ska vara lika med eller större än antalet utestående lästransaktioner för den anslutningen.
Antal utestående skrivtransaktioner: Anger antalet utestående skrivtransaktioner per ID. Värdet ska vara lika med eller större än antalet utestående Write-transaktioner för den anslutningen.

Övervaka APC-statussignaler: Aktivera övervakning av APC-statussignaler för kortplats när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.
Konfigurera AXI läsadresskanal som Data: Välj läsadresskanalsignaler för datalagringsändamål för slot när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.
Konfigurera AXI läsadresskanal som trigger: Välj läsadresskanalsignaler för att ange triggervillkor för slot när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.

Konfigurera AXI läsdatakanal som Data: Välj läsdatakanalsignaler för datalagringsändamål för slot när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.
Konfigurera AXI läsdatakanal som trigger: Välj läsdatakanalsignaler för att specificera triggervillkor för slot när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.
Konfigurera AXI-skrivadresskanal som Data: Välj skrivadresskanalsignaler för datalagringsändamål för plats när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.

Konfigurera AXI-skrivadresskanal som trigger: Välj skrivadresskanalsignaler för att ange triggervillkor för slot när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.
Konfigurera AXI-skrivdatakanal som Data: Välj skrivdatakanalsignaler för datalagringsändamål för slot när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.
Konfigurera AXI-skrivdatakanal som trigger: Välj skrivdatakanalsignaler för att specificera triggervillkor för slot när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.

Konfigurera AXI-skrivsvarskanal som Data: Välj skrivsvarskanalsignaler för datalagringsändamål för slot när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.
Konfigurera AXI-skrivsvarskanal som trigger: Välj skrivsvarskanalsignaler för att ange triggervillkor för slot när luckan_ gränssnittstyp är konfigurerad som AXI-MM, där är platsnumret.
AXI-Stream Tdata Width: Väljer Tdata-bredden för AXI-Stream-gränssnittet när slot_ gränssnittstyp är konfigurerad som AXI-Stream, där är platsnumret.

AXI-Stream TID Width: Väljer TID-bredden för AXI-Stream-gränssnittet när slot_ gränssnittstyp är konfigurerad som AXI-Stream, där är platsnumret.
AXI-Stream TUSER Width: Väljer TUSER-bredden för AXI-Stream-gränssnittet när slot_ gränssnittstyp är konfigurerad som AXI-Stream, där är platsnumret.
AXI-Stream TDEST Width: Väljer TDEST-bredden för AXI-Stream-gränssnittet när slot_ gränssnittstyp är konfigurerad som AXI-Stream, där är platsnumret.

Konfigurera AXIS-signaler som data: Välj AXI4-Stream-signaler för datalagringsändamål för slot
när luckan_ gränssnittstyp är konfigurerad som AXI-Stream där är platsnumret.
Konfigurera AXIS-signaler som trigger: Välj AXI4-Stream-signaler för att ange triggervillkor för slot när luckan_ gränssnittstyp är konfigurerad som AXI-Stream, där är platsnumret.
Konfigurera slot som data och/eller trigger: Väljer icke-AXI-kortplatssignaler för att specificera triggertillstånd eller för datalagringsändamål eller för båda för slot när luckan_ gränssnittstyp är konfigurerad som icke-AXI, där är platsnumret.

Lagringsalternativ
Följande bild visar fliken Lagringsalternativ som låter dig välja lagringsmåltyp och minnesdjup som ska användas:

Lagringsmål: Denna parameter används för att välja lagringsmåltyp från rullgardinsmenyn.

Datadjup: Denna parameter används för att välja en lämplig sample djup från rullgardinsmenyn.

Avancerade alternativ
Följande bild visar fliken Avancerade alternativ:

Aktivera AXI4-Stream-gränssnitt för manuell anslutning till AXI Debug Hub: När det här alternativet är aktiverat ger det ett AXIS-gränssnitt för IP:n att ansluta till AXI Debug Hub.
Aktivera triggeringångsgränssnitt: Markera det här alternativet för att aktivera en valfri triggeringångsport.
Aktivera triggerutgångsgränssnitt: Markera det här alternativet för att aktivera en valfri triggerutgångsport.

Ingångsrör Stages: Välj antalet register du vill lägga till för sonden för att förbättra implementeringsresultaten. Denna parameter gäller för alla sonder.
Avancerad utlösare: Markera för att aktivera tillståndsmaskinbaserad utlösarsekvensering.

Utgångsgenerering
För detaljer, se Vivado Design Suite User Guide: Designing with IP (UG896).

Begränsa kärnan

Obligatoriska begränsningar
ILA-kärnan inkluderar en XDC file som innehåller lämpliga falska vägrestriktioner för att förhindra överbegränsning av klockdomän som korsar synkroniseringsvägar. Det förväntas också att klocksignalen som är ansluten till clk-ingångsporten på ILA-kärnan är ordentligt begränsad i din design.

Val av enhet, paket och hastighetsklass
Det här avsnittet är inte tillämpligt för denna IP-kärna.

Klockfrekvenser
Det här avsnittet är inte tillämpligt för denna IP-kärna.

Klockhantering
Det här avsnittet är inte tillämpligt för denna IP-kärna.
Klockplacering
Det här avsnittet är inte tillämpligt för denna IP-kärna.
Bankverksamhet
Det här avsnittet är inte tillämpligt för denna IP-kärna.

Sändtagarens placering
Det här avsnittet är inte tillämpligt för denna IP-kärna.
I/O-standard och placering
Det här avsnittet är inte tillämpligt för denna IP-kärna.

Simulering

För omfattande information om Vivado®-simuleringskomponenter, samt information om hur du använder verktyg från tredje part, se användarhandboken för Vivado Design Suite: Logic Simulation (UG900).

Syntes och implementering
För detaljer om syntes och implementering, se Vivado Design Suite User Guide: Designing with IP (UG896).

Felsökning

Den här bilagan innehåller information om tillgängliga resurser på Xilinx® Support webwebbplats och felsökningsverktyg. Om IP:n kräver en licensnyckel måste nyckeln verifieras. Vivado®-designverktygen har flera licenskontrollpunkter för gating av licensierad IP genom flödet. Om licenskontrollen lyckas kan IP:n fortsätta genereringen. Annars stannar genereringen med ett fel. Licenskontrollpunkter upprätthålls av följande verktyg:

Vivado syntes

Vivado implementering
write_bitstream (Tcl-kommando)

VIKTIG! IP-licensnivå ignoreras vid kontrollpunkter. Testet bekräftar att det finns en giltig licens. Den kontrollerar inte IP-licensnivån.

Hitta hjälp på Xilinx.com

För att hjälpa till i design- och felsökningsprocessen när du använder kärnan, Xilinx Support web sidan innehåller nyckelresurser som produktdokumentation, release notes, svarsposter, information om kända problem och länkar för att få ytterligare produktsupport. Xilinx Community Forums är också tillgängliga där medlemmar kan lära sig, delta, dela och ställa frågor om Xilinx lösningar.

Dokumentation
Denna produktguide är huvuddokumentet som är associerat med kärnan. Den här guiden, tillsammans med dokumentation relaterad till alla produkter som hjälper till i designprocessen, finns på Xilinx Support web sida eller genom att använda Xilinx® Documentation Navigator. Ladda ner Xilinx Documentation Navigator från sidan Nedladdningar. För mer information om det här verktyget och de tillgängliga funktionerna, öppna onlinehjälpen efter installationen.

Svarsposter
Svarsregister innehåller information om vanliga problem, användbar information om hur man löser dessa problem och alla kända problem med en Xilinx-produkt. Svarsregister skapas och underhålls dagligen för att säkerställa att användare har tillgång till den mest exakta informationen som finns tillgänglig. Svarsposter för denna kärna kan lokaliseras genom att använda söksupportrutan på Xilinx huvudsupport web sida. För att maximera dina sökresultat, använd sökord som:

Produktnamn
Verktygsmeddelande(n)
Sammanfattning av problemet

En filtersökning är tillgänglig efter att resultaten har returnerats för att ytterligare rikta in resultaten.

Teknisk support
Xilinx tillhandahåller teknisk support på Xilinx Community Forums för denna LogiCORE™ IP-produkt när den används enligt beskrivningen i produktdokumentationen. Xilinx kan inte garantera timing, funktionalitet eller support om du gör något av följande:

Implementera lösningen i enheter som inte är definierade i dokumentationen.

Anpassa lösningen utöver vad som är tillåtet i produktdokumentationen.
Ändra valfri del av designen märkt MODIFIERA INTE.

För att ställa frågor, navigera till Xilinx Community Forums.

Ytterligare resurser och juridiska meddelanden

Xilinx resurser
För supportresurser som svar, dokumentation, nedladdningar och forum, se Xilinx Support.

Dokumentationsnavigator och designhubbar
Xilinx® Documentation Navigator (DocNav) ger tillgång till Xilinx-dokument, videor och supportresurser, som du kan filtrera och söka för att hitta information. Så här öppnar du DocNav:

• Från Vivado® IDE, välj Hjälp → Dokumentation och handledning.
• I Windows väljer du Start → Alla program → Xilinx Design Tools → DocNav.
• Vid Linux-kommandotolken anger du docnav.

Xilinx Design Hubs tillhandahåller länkar till dokumentation organiserad efter designuppgifter och andra ämnen, som du kan använda för att lära dig nyckelbegrepp och ta upp vanliga frågor. För att komma åt Design Hubs:

Klicka på Design Hubs i DocNav View flik.
På Xilinx webwebbplats, se sidan Design Hubs.

Notera: För mer information om DocNav, se sidan Documentation Navigator på Xilinx webplats.

Referenser
Dessa dokument tillhandahåller kompletterande material som är användbart med den här guiden:

Vivado Design Suite Användarhandbok: Programmering och felsökning (UG908)

Vivado Design Suite Användarhandbok: Designa med IP (UG896)
Vivado Design Suite Användarhandbok: Designa IP-delsystem med IP Integrator (UG994)
Vivado Design Suite Användarhandbok: Komma igång (UG910)

Användarhandbok för Vivado Design Suite: Logic Simulation (UG900)
Vivado Design Suite Användarhandbok: Implementering (UG904)
Migrationsguide för ISE till Vivado Design Suite (UG911)

AXI Protocol Checker LogiCORE IP Produktguide (PG101)
AXI4-Stream Protocol Checker LogiCORE IP Produktguide (PG145)

Revisionshistorik
Följande tabell visar revisionshistoriken för detta dokument.

Avsnitt	Revisionssammanfattning
11-23-2020 Version 1.1
Initial release.	N/A

Vänligen läs: Viktiga juridiska meddelanden
Informationen som avslöjas för dig nedan ("Materialen") tillhandahålls endast för val och användning av Xilinx-produkter. I den maximala utsträckning som tillåts av tillämplig lag: (1) Material görs tillgängligt "I BEFINTLIGT SKICK" och med alla fel, FRISTAR Xilinx sig härmed ALLA GARANTIER OCH VILLKOR, UTTRYCKTA, UNDERFÖRSTÅDDA ELLER LAGSTADÄRA, INKLUSIVE MEN INTE BEGRÄNSADE TILL GARANTIER OM SÄLJBARHET, EJ SÄLJBARHET - INTRÄNGD ELLER LÄMPLIGHET FÖR NÅGOT SÄRSKILT SYFTE; och (2) Xilinx ska inte hållas ansvarig (varken i kontrakt eller skadestånd, inklusive vårdslöshet, eller enligt någon annan teori om ansvar) för någon förlust eller skada av något slag eller art relaterad till, uppstår under eller i samband med, Materialet (inklusive din användning av materialet), inklusive för alla direkta, indirekta, speciella, oavsiktliga eller följdskador (inklusive förlust av data, vinster, goodwill eller någon typ av förlust eller skada som lidit till följd av någon åtgärd av en tredje part) även om sådan skada eller förlust var rimligen förutsebar eller Xilinx hade informerats om möjligheten till detsamma.

Xilinx påtar sig ingen skyldighet att korrigera eventuella fel i materialet eller att meddela dig om uppdateringar av materialet eller produktspecifikationer. Du får inte reproducera, modifiera, distribuera eller offentligt visa materialet utan föregående skriftligt medgivande. Vissa produkter omfattas av villkoren för Xilinx begränsade garanti, se Xilinx försäljningsvillkor som kan viewred kl https://www.xilinx.com/legal.htm#tos; IP-kärnor kan vara föremål för garanti- och supportvillkor som finns i en licens utfärdad till dig av Xilinx. Xilinx-produkter är inte designade eller avsedda att vara felsäkra eller för användning i någon applikation som kräver felsäker prestanda; du påtar dig ensam risk och ansvar för användning av Xilinx-produkter i sådana kritiska applikationer, se Xilinx försäljningsvillkor som kan viewred kl https://www.xilinx.com/legal.htm#tos.
Detta dokument innehåller preliminär information och kan ändras utan föregående meddelande. Information som tillhandahålls häri avser produkter och/eller tjänster som ännu inte är tillgängliga för försäljning, och tillhandahålls endast i informationssyfte och är inte avsedda, eller att tolkas, som ett erbjudande till försäljning eller försök till kommersialisering av de produkter och/eller tjänster som avses. häri.

ANSVARSFRISKRIVNING FÖR AUTOMOTIVE APPLIKATIONER
BILPRODUKTER (IDENTIFIERADE SOM "XA" I ARTIKELNUMMERET) GARANTERAS INTE FÖR ANVÄNDNING I UPPTAGANDE AV Krockkuddar ELLER FÖR ANVÄNDNING I APPLIKATIONER SOM PÅVERKAR KONTROLL AV ETT FORDON ("SÄKERHETSAPPLIKATION") OM DET INTE ÄR EN SÄKERHET MED ISO 26262 SÄKERHETSSTANDARD FÖR AUTOMOTIV (“SÄKERHETSDESIGN”). KUNDERNA SKA, INNAN ATT ANVÄNDA ELLER DISTRIBUERA NÅGON SYSTEM SOM INNEHÅLLER PRODUKTER, GÖRLIGT TESTA SÅDANA SYSTEM FÖR SÄKERHETSSYFTEN. ANVÄNDNING AV PRODUKTER I EN SÄKERHETSAPPLIKATION UTAN SÄKERHETSDESIGN ÄR FULLSTÄNDIGT PÅ KUNDENS RISK, ENDAST UNDERFÖRANDE AV TILLÄMPLIGA LAGAR OCH REGLER SOM GÄLLER BEGRÄNSNINGAR AV PRODUKTANSVAR.
Copyright 2020 Xilinx, Inc. Xilinx, Xilinx-logotypen, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq och andra utsedda varumärken som ingår häri är varumärken som tillhör Xilinx i USA och andra länder. Alla andra varumärken tillhör sina respektive ägare.PG357 (v1.1) 23 november 2020, ILA med AXI4-Stream Interface v1.1
Ladda ner PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide

Referenser

Användarmanual