Xilinx AXI4-Stream ינטעגראַטעד לאָגיק אַנאַליזער גייד

די ינטעגראַטעד לאָגיק אַנאַליזער (ילאַ) מיט AXI4-סטרים צובינד האַרץ איז אַ קוסטאָמיזאַבלע לאָגיק אַנאַליזער IP וואָס קענען זיין געוויינט צו מאָניטאָר די ינערלעך סיגנאַלז און ינטערפייסיז פון אַ פּלאַן. די ILA האַרץ כולל פילע אַוואַנסירטע פֿעיִקייטן פון מאָדערן לאָגיק אַנאַליזערז, אַרייַנגערעכנט בוליאַן צינגל יקווייזשאַנז און ברעג יבערגאַנג טריגערז. די האַרץ אויך אָפפערס צובינד דיבאַגינג און מאָניטאָרינג פיייקייט צוזאמען מיט פּראָטאָקאָל קאָנטראָלירונג פֿאַר זכּרון-מאַפּט AXI און AXI4-Stream. ווייַל די ILA האַרץ איז סינטשראָנאָוס צו די פּלאַן וואָס איז מאָניטאָרעד, אַלע פּלאַן זייגער קאַנסטריינץ וואָס זענען געווענדט צו דיין פּלאַן זענען אויך געווענדט צו די קאַמפּאָונאַנץ פון די ILA האַרץ. צו דיבאַגינג ינטערפייסיז אין אַ פּלאַן, ILA IP דאַרף זיין מוסיף צו אַ בלאָק פּלאַן אין די Vivado® IP ינטעגראַטאָר. סימילאַרלי, AXI4 / AXI4-Stream פּראָטאָקאָל קאָנטראָלירונג אָפּציע קענען זיין ענייבאַלד פֿאַר ILA IP אין די IP ינטעגראַטאָר. פּראָטאָקאָל ווייאַליישאַנז קענען זיין געוויזן אין די וואַוועפאָרם viewפון די Vivado לאָגיק אַנאַליזער.

פֿעיִקייטן

באַניצער-סעלעקטאַבאַל נומער פון זאָנד פּאָרץ און זאָנד ברייט.

באַניצער-סעלעקטאַבאַל סטאָרידזש טאַרגאַץ אַזאַ ווי בלאָק באַראַן און ולטראַראַם
קייפל זאָנד פּאָרץ קענען זיין קאַמביינד אין אַ איין צינגל צושטאַנד.

באַניצער-סעלעקטאַבאַל AXI סלאָץ צו דיבאַגינג AXI ינטערפייסיז אין אַ פּלאַן.
קאָנפיגוראַבלע אָפּציעס פֿאַר AXI ינטערפייסיז אַרייַנגערעכנט צובינד טייפּס און שפּור סample depth.

דאַטן און צינגל פאַרמאָג פֿאַר פּראָבעס.
א נומער פון קאַמפּערייטערז און די ברייט פֿאַר יעדער זאָנד און יחיד פּאָרץ אין ינטערפייסיז.

ינפּוט / רעזולטאַט קרייַז-טריגערינג ינטערפייסיז.
קאָנפיגוראַבלע פּייפּליין פֿאַר אַרייַנשרייַב פּראָבעס.

AXI4-MM און AXI4-Stream פּראָטאָקאָל קאָנטראָלירונג.

פֿאַר מער אינפֿאָרמאַציע וועגן די ILA האַרץ, זען די Vivado Design Suite User Guide: פּראָגראַממינג און דיבאַגינג (UG908).

IP Facts

LogiCORE ™ IP פאַקס טאַבלע
קאָר ספּעסיפיקס
שטיצט דיווייס משפּחה1	Versal™ ACAP
שטיצט User ינטערפאַסעס	IEEE סטאַנדאַרד 1149.1 - JTAG
צוגעשטעלט מיט קאָר
פּלאַן Files	RTL
Exampלאַ פּלאַן	ווערילאָג
טעסט באַנק	ניט צוגעשטעלט
קאַנסטריינץ File	Xilinx® פּלאַן קאַנסטריינץ (קסדק)
סימיאַליישאַן מאָדעל	ניט צוגעשטעלט
שטיצט ס / וו דרייווער	N/A
טעסטעד פּלאַן פלאָוז2
פּלאַן פּאָזיציע	Vivado® פּלאַן סוויט
סימיאַליישאַן	פֿאַר געשטיצט סימיאַלייטערז, זען די Xilinx Design Tools: מעלדונג נאָטעס גייד.
סינטעז	וויוואַדאָ סינטעז
שטיצן
כל Vivado IP טוישן לאָגס	Master Vivado IP טוישן לאָגס: 72775
Xilinx שטיצן web בלאַט
הערות: 1. פֿאַר אַ גאַנץ רשימה פון שטיצט דעוויסעס, זען די Vivado® IP קאַטאַלאָג. 2. פֿאַר די שטיצט ווערסיעס פון די מכשירים, זען די Xilinx Design Tools: מעלדונג נאָטעס גייד.

איבערview

נאַוויגאַציע אינהאַלט דורך פּלאַן פּראָצעס
Xilinx® דאַקיומענטיישאַן איז אָרגאַניזירט אַרום אַ גאַנג פון נאָרמאַל פּלאַן פּראַסעסאַז צו העלפֿן איר געפֿינען באַטייַטיק אינהאַלט פֿאַר דיין קראַנט אַנטוויקלונג אַרבעט. דער דאָקומענט קאָווערס די פאלגענדע פּלאַן פּראַסעסאַז:

אנטוויקלונג פון ייַזנוואַרג, IP און פּלאַטפאָרמע: קריייטינג די PL IP בלאַקס פֿאַר די ייַזנוואַרג פּלאַטפאָרמע, קריייטינג PL קערנאַלז, פאַנגקשאַנאַל סימיאַליישאַן פון סאַבסיסטאַמז און עוואַלואַטינג די Vivado® טיימינג, מיטל נוצן און מאַכט קלאָוזשער. אויך ינוואַלווז דעוועלאָפּינג די ייַזנוואַרג פּלאַטפאָרמע פֿאַר סיסטעם ינאַגריישאַן. טעמעס אין דעם דאָקומענט וואָס אַפּלייז צו דעם פּלאַן פּראָצעס אַרייַננעמען:
פּאָרט דיסקריפּשאַנז

קלאַקינג און ריסעץ
קאַסטאַמייז און דזשענערייטינג די קאָר

קער איבערview
סיגנאַלז און ינטערפייסיז אין די FPGA פּלאַן זענען קאָננעקטעד צו אַן ILA זאָנד און שפּעלטל ינפּוץ. די סיגנאַלז און ינטערפייסיז, אַטאַטשט צו די זאָנד און שפּעלטל ינפּוץ ריספּעקטיוולי, זענען sampגעפירט אין פּלאַן ספּידז און סטאָרד ניצן אויף-שפּאָן בלאָק באַראַן. סיגנאַלז און ינטערפייסיז אין די Versal ™ ACAP פּלאַן זענען פארבונדן צו די ILA זאָנד און שפּעלטל ינפּוץ. די אַטאַטשט סיגנאַלז און ינטערפייסיז זענען sampגעפירט אין פּלאַן ספּידז ניצן די האַרץ זייגער אַרייַנשרייַב און סטאָרד אין אויף-שפּאָן בלאָק באַראַן מעמעריז. די הויפּט פּאַראַמעטערס ספּעציפיצירן די פאלגענדע:

א נומער פון פּראָבעס (אַרויף צו 512) און זאָנד ברייט (1 צו 1024).

א נומער פון סלאָץ און צובינד אָפּציעס.
שפּור זample depth.

דאַטן און / אָדער צינגל פאַרמאָג פֿאַר פּראָבעס.
נומער פון קאַמפּערייטערז פֿאַר יעדער זאָנד.

קאָמוניקאַציע מיט די ILA האַרץ איז געפירט מיט אַ בייַשפּיל פון די AXI Debug Hub וואָס קאַנעקץ צו די קאָנטראָל, צובינד און פּראַסעסינג סיסטעם (CIPS) IP האַרץ.

נאָך די פּלאַן איז לאָודיד אין די Versal ACAP, נוצן די Vivado® לאָגיק אַנאַליזער ווייכווארג צו שטעלן אַ צינגל געשעעניש פֿאַר די ILA מעזשערמאַנט. נאָך די צינגל אַקערז, די sampדער באַפער איז אָנגעפילט און ופּלאָאַדעד אין די Vivado לאָגיק אַנאַליזער. דו קענסט view דעם דאַטן ניצן די וואַוועפאָרם פֿענצטער. די זאָנד סample און צינגל פאַנגקשאַנאַליטי איז ימפּלאַמענאַד אין די פּראָוגראַמאַבאַל לאָגיק געגנט. אויף-שפּאָן בלאָק באַראַן אָדער UltraRAM זיקאָרן באזירט אויף די סטאָרידזש ציל איר האָט אויסגעקליבן בעשאַס קוסטאָמיזאַטיאָן וואָס סטאָרז די דאַטן ביז עס איז ופּלאָאַדעד דורך די ווייכווארג. קיין באַניצער אַרייַנשרייַב אָדער רעזולטאַט איז פארלאנגט צו צינגל געשעענישן, כאַפּן דאַטן אָדער צו יבערגעבן מיט די ILA האַרץ. ILA האַרץ איז טויגעוודיק פון מאָניטאָרינג צובינד-מדרגה סיגנאַלז, עס קענען קאַנוויי טראַנסאַקטיאָן-מדרגה אינפֿאָרמאַציע אַזאַ ווי די בוילעט טראַנזאַקשאַנז פֿאַר AXI4 ינטערפייסיז.

ILA פּראָבע צינגל קאָמפּאַראַטאָר
יעדער זאָנד אַרייַנשרייַב איז פארבונדן צו אַ צינגל קאָמפּאַראַטאָר וואָס איז ביכולת צו דורכפירן פאַרשידן אַפּעריישאַנז. אין לויפן צייט, די קאַמפּעראַטאָר קענען זיין באַשטימט צו דורכפירן = אָדער != קאַמפּעראַסאַנז. דאָס כולל וואָס ריכטן לעוועלס פּאַטערנז, אַזאַ ווי X0XX101. עס אויך כולל דיטעקטינג ברעג טראַנזישאַנז אַזאַ ווי רייזינג ברעג (ר), פאַלינג ברעג (F), אָדער ברעג (ב), אָדער קיין יבערגאַנג (N). דער צינגל קאַמפּעראַטאָר קענען דורכפירן מער קאָמפּליצירט קאַמפּעראַסאַנז, אַרייַנגערעכנט >, <, ≥ און ≤.

וויכטיק! דער פאַרגלייַך איז באַשטימט אין לויפן צייט דורך די Vivado® לאָגיק אַנאַליזער.

ILA טריגער צושטאַנד
די צינגל צושטאַנד איז דער רעזולטאַט פון אַ באָאָלעאַן "און" אָדער "אָדער" כעזשבן פון יעדער פון די ILA זאָנד צינגל קאַמפּעראַטאָר רעזולטאַטן. ניצן די Vivado® לאָגיק אַנאַליזער, איר אויסקלייַבן צי צו "און" זאָנד צינגל קאַמפּערייטערז פּראָבעס אָדער "אָדער" זיי. די "AND" באַשטעטיקן ז אַ צינגל געשעעניש ווען אַלע די ILA זאָנד קאַמפּעראַסאַנז זענען צופֿרידן. די "OR" באַשטעטיקן ז אַ צינגל געשעעניש ווען קיין פון די ILA זאָנד קאַמפּעראַסאַנז זענען צופֿרידן. די צינגל צושטאַנד איז די צינגל געשעעניש געניצט פֿאַר די ILA שפּור מעזשערמאַנט.

אַפּפּליקאַטיאָנס

די ILA האַרץ איז דיזיינד צו זיין געוויינט אין אַ אַפּלאַקיישאַן וואָס ריקווייערז וועראַפאַקיישאַן אָדער דיבאַגינג ניצן Vivado®. די פאלגענדע פיגור ווייזט CIPS IP האַרץ שרייבט און לייענט פֿון די AXI בלאָק באַראַן קאָנטראָללער דורך די AXI נעטוואָרק אויף טשיפּ (נאָק). די ILA האַרץ איז פארבונדן צו די צובינד נעץ צווישן די AXI NoC און AXI בלאָק באַראַן קאָנטראָללער צו מאָניטאָר די AXI4 טראַנסאַקטיאָן אין די ייַזנוואַרג פאַרוואַלטער.

לייסאַנסינג און אָרדערינג
די Xilinx® LogiCORE ™ IP מאָדולע איז צוגעשטעלט אָן נאָך קאָס מיט די Xilinx Vivado® דיזיין סוויט אונטער די טערמינען פון די Xilinx End User License.
באַמערקונג: צו באַשטעטיקן אַז איר דאַרפֿן אַ דערלויבעניש, קאָנטראָלירן די ליסענסע זייַל פון די IP קאַטאַלאָג. אַרייַנגערעכנט מיטל אַז אַ דערלויבעניש איז אַרייַנגערעכנט מיט די Vivado® Design Suite; קויפן מיטל אַז איר האָבן צו קויפן אַ דערלויבעניש צו נוצן די האַרץ. אינפֿאָרמאַציע וועגן אנדערע Xilinx® LogiCORE ™ IP מאַדזשולז איז בנימצא אויף די Xilinx Intellectual Property בלאַט. פֿאַר אינפֿאָרמאַציע וועגן פּרייסינג און אַוויילאַבילאַטי פון אנדערע Xilinx LogiCORE IP מאַדזשולז און מכשירים, קאָנטאַקט דיין היגע Xilinx פארקויפונג פארשטייער.

פּראָדוקט באַשרייַבונג

פּאָרט דיסקריפּשאַנז
די פאלגענדע טישן צושטעלן דעטאַילס וועגן די ILA פּאָרץ און פּאַראַמעטערס.
ILA פּאָרץ

טיש 1: ILA פּאָרץ
פּאָרט נאָמען	איך / אָ	באַשרייַבונג
קלק	I	פּלאַן זייגער אַז קלאַקס אַלע צינגל און סטאָרידזש לאָגיק.
זאָנד [ – 1:0]	I	זאָנד פּאָרט אַרייַנשרייַב. די זאָנד פּאָרט נומער איז אין די קייט פון 0 צו 511. די זאָנד פּאָרט ברייט (דענאָטעד דורך ) איז אין די קייט פון 1 צו 1024. איר מוזן דערקלערן דעם פּאָרט ווי אַ וועקטאָר. פֿאַר אַ 1-ביסל פּאָרט, נוצן זאָנד [0:0].
trig_out	O	די טריג_אָוט פּאָרט קענען זיין דזשענערייטאַד אָדער פֿון די צינגל צושטאַנד אָדער פֿון אַ פונדרויסנדיק טריג_ין פּאָרט. עס איז אַ לויפן צייט קאָנטראָל פון די לאָגיק אַנאַליזער צו באַשטימען צווישן צינגל צושטאַנד און trig_in צו פאָר טריג_אָוט.
trig_in	I	אַרייַנשרייַב צינגל פּאָרט געניצט אין פּראָצעס באזירט סיסטעם פֿאַר עמבעדיד קראָס טריגער. קענען זיין קאָננעקטעד צו אן אנדער ילאַ צו שאַפֿן קאַסקיידינג טריגער.
שפּעלטל_ _	I	שפּעלטל צובינד. דער טיפּ פון צובינד איז באשאפן דינאַמיקאַללי באזירט אויף די שפּעלטל_ _ צובינד טיפּ פּאַראַמעטער. די יחיד פּאָרץ אין די ינטערפייסיז זענען בארעכטיגט פֿאַר מאָניטאָרינג אין די ייַזנוואַרג פאַרוואַלטער.
trig_out_ack	I	א דערקענטעניש צו טריג_אָוט.
trig_in_ack	O	א דערקענטעניש צו טריג_אין.
resetn	I	ILA אַרייַנשרייַב טיפּ ווען באַשטימט צו 'ינטערפאַסע מאָניטאָר', דעם פּאָרט זאָל זיין דער זעלביקער באַשטעטיק סיגנאַל וואָס איז סינטשראָנאָוס צו די פּלאַן לאָגיק וואָס איז אַטאַטשט צו די Slot_ _ פּאָרץ פון די ILA האַרץ.
S_AXIS	איך / אָ	אָפּטיאָנאַל פּאָרט. גענוצט פֿאַר מאַנואַל פֿאַרבינדונג מיט AXI Debug Hub האַרץ ווען 'Enable AXI4- Stream Interface for Manul Connection to AXI Debug Hub' איז אויסגעקליבן אין אַוואַנסירטע אָפּציעס.
M_AXIS	איך / אָ	אָפּטיאָנאַל פּאָרט. גענוצט פֿאַר מאַנואַל פֿאַרבינדונג מיט AXI Debug Hub האַרץ ווען 'געבן AXI4- Stream צובינד פֿאַר מאַנואַל קאַנעקשאַן צו AXI Debug Hub' איז אויסגעקליבן אין 'אַוואַנסירטע אָפּציעס'.

טיש 1: ILA פּאָרץ (המשך)
פּאָרט נאָמען	איך / אָ	באַשרייַבונג
aresetn	I	אָפּטיאָנאַל פּאָרט. גענוצט פֿאַר מאַנואַל פֿאַרבינדונג מיט AXI Debug Hub האַרץ ווען 'געבן AXI4- Stream צובינד פֿאַר מאַנואַל קאַנעקשאַן צו AXI Debug Hub' איז אויסגעקליבן אין 'אַוואַנסירטע אָפּציעס'. דער פּאָרט זאָל זיין סינטשראָנאָוס מיט באַשטעטיק פּאָרט פון AXI Debug Hub.
aclk	I	אָפּטיאָנאַל פּאָרט. גענוצט פֿאַר מאַנואַל פֿאַרבינדונג מיט AXI Debug Hub האַרץ ווען 'געבן AXI4- Stream צובינד פֿאַר מאַנואַל קאַנעקשאַן צו AXI Debug Hub' איז אויסגעקליבן אין 'אַוואַנסירטע אָפּציעס'. דער פּאָרט זאָל זיין סינטשראָנאָוס מיט זייגער פּאָרט פון AXI Debug Hub.

ILA פּאַראַמעטערס

טיש 2: ILA פּאַראַמעטערס
פּאַראַמעטער	אַלאַואַבאַל וואַלועס	פעליקייַט וואַלועס	באַשרייַבונג
קאָמפּאָנענט_נאָמען	שטריקל מיט A–Z, 0–9, און _ (ונדערסקאָר)	ila_0	נאָמען פון ינסטאַנטיאַטעד קאָמפּאָנענט.
C_NUM_OF_PROBES	1-512	1	נומער פון ILA זאָנד פּאָרץ.
C_MEMORY_TYPE	0, 1	0	סטאָרידזש ציל פֿאַר די קאַפּטשערד דאַטן. 0 קאָראַספּאַנדז צו פאַרשפּאַרן באַראַן און 1 קאָראַספּאַנדז צו UltraRAM.
C_DATA_DEPTH	1,024 , 2,048 , 4,096 , 8,192 , 16,384 , 32,768 , 65,536, 131,072	1,024	זאָנד סטאָרידזש באַפער טיפקייַט. די נומער רעפּראַזענץ די מאַקסימום נומער פון sampלייס וואָס קענען זיין סטאָרד אין לויפן צייט פֿאַר יעדער זאָנד אַרייַנשרייַב.
C_PROBE _WIDTH	1-1024	1	ברייט פון זאָנד פּאָרט . וואו איז די זאָנד פּאָרט מיט אַ ווערט פון 0 צו 1,023.
C_TRIGOUT_EN	אמת / פאַלש	פאַלש	ינייבאַלז די טריג-אויס פאַנגקשאַנאַליטי. פּאָרץ trig_out און trig_out_ack זענען געניצט.
C_TRIGIN_EN	אמת / פאַלש	פאַלש	ינייבאַלז די טריג אין פאַנגקשאַנאַליטי. פּאָרץ trig_in און trig_in_ack זענען געניצט.
C_INPUT_PIPE_STAGES	0-6	0	לייג עקסטרע פלאַפּס צו די זאָנד פּאָרץ. איין פּאַראַמעטער אַפּלייז צו אַלע די זאָנד פּאָרץ.
ALL_PROBE_SAME_MU	אמת / פאַלש	אמת	דעם פאָרסעס די זעלבע פאַרגלייַכן ווערט וניץ (גלייַכן וניץ) צו אַלע די פּראָבעס.
C_PROBE _MU_CNT	1-16	1	נומער פון פאַרגלייַכן ווערט (מאַטש) וניץ פּער זאָנד. דאָס איז גילטיק בלויז אויב ALL_PROBE_SAME_MU איז FALSE.
C_PROBE _TYPE	דאַטן און צינגל, צינגל, דאַטן	DATA און TRIGGER	צו קלייַבן אַ אויסגעקליבן זאָנד פֿאַר ספּעציפיצירן צינגל צושטאַנד אָדער פֿאַר דאַטן סטאָרידזש ציל אָדער פֿאַר ביידע.
C_ADV_TRIGGER	אמת / פאַלש	פאַלש	ינייבאַלז די שטייַגן צינגל אָפּציע. דאָס ינייבאַלז צינגל שטאַט מאַשין און איר קענען שרייַבן דיין אייגענע צינגל סיקוואַנס אין Vivado Logic Analyzer.

טיש 2: ILA פּאַראַמעטערס (המשך)
פּאַראַמעטער	אַלאַואַבאַל וואַלועס	פעליקייַט וואַלועס	באַשרייַבונג
C_NUM_MONITOR_SLOTS	1-11	1	נומער פון צובינד סלאָץ.
הערות: 1. די מאַקסימום נומער פון פאַרגלייַכן ווערט (גלייַכן) וניץ איז לימיטעד צו 1,024. פֿאַר די יקערדיק צינגל (C_ADV_TRIGGER = FALSE), יעדער זאָנד האט איין פאַרגלייַכן ווערט אַפּאַראַט (ווי אין די פריער ווערסיע). אָבער פֿאַר די שטייַגן צינגל אָפּציע (C_ADV_TRIGGER = TRUE), דאָס מיטל אַז די יחיד פּראָבעס קענען נאָך האָבן מעגלעך סעלעקציע פון נוץ פון פאַרגלייַך וואַלועס פון איין צו פיר. אָבער אַלע פאַרגלייַך ווערט וניץ זאָל נישט יקסיד מער ווי 1,024. דעם מיטל, אויב איר דאַרפֿן פיר פאַרגלייַכן וניץ פּער זאָנד, איר זענט ערלויבט צו נוצן בלויז 256 פּראָבעס.

דיזיינינג מיט די קאָר

דער אָפּטיילונג כולל גיידליינז און נאָך אינפֿאָרמאַציע צו פאַסילאַטייט דיזיינינג מיט די האַרץ.

קלאַקינג
די קלק אַרייַנשרייַב פּאָרט איז די זייגער געניצט דורך די ILA האַרץ צו פאַרשרייַבן די זאָנד וואַלועס. פֿאַר בעסטער רעזולטאַטן, עס זאָל זיין דער זעלביקער זייגער סיגנאַל וואָס איז סינטשראָנאָוס צו די פּלאַן לאָגיק וואָס איז אַטאַטשט צו די זאָנד פּאָרץ פון די ILA האַרץ. ווען קאַנעקטינג מאַניואַלי מיט AXI Debug Hub, די אַקק סיגנאַל זאָל זיין סינטשראָנאָוס צו AXI Debug Hub זייגער אַרייַנשרייַב פּאָרט.

רעסעץ
ווען איר שטעלן אַן ILA ינפּוט טיפּ צו צובינד מאָניטאָר, באַשטעטיק פּאָרט זאָל זיין דער זעלביקער באַשטעטיק סיגנאַל וואָס איז סינטשראָנאָוס צו די פּלאַן לאָגיק וועמענס צובינד איז אַטאַטשט צו
שפּעלטל_ _ פּאָרט פון די ILA האַרץ. פֿאַר מאַנואַל קשר מיט אַן AXI Debug Hub האַרץ, די פאָרשטעלן פּאָרט זאָל זיין סינטשראָנאָוס מיט די באַשטעטיק פּאָרט פון אַן AXI Debug Hub האַרץ.

פּלאַן פלאָו סטעפּס
דער אָפּטיילונג באשרייבט קאַסטאַמייזינג און דזשענערייטינג די האַרץ, קאַנסטריינינג די האַרץ, און די סימיאַליישאַן, סינטעז און ימפּלאַמענטיישאַן סטעפּס וואָס זענען ספּעציפיש צו דעם IP האַרץ. מער דיטיילד אינפֿאָרמאַציע וועגן די נאָרמאַל Vivado® פּלאַן פלאָוז און די IP ינטעגראַטאָר קענען זיין געפֿונען אין די פאלגענדע Vivado Design Suite באַניצער גוידעס:

Vivado Design Suite User Guide: דיזיינינג IP סובסיסטעמס ניצן IP Integrator (UG994)
Vivado Design Suite User Guide: Designing with IP (UG896)
Vivado Design Suite User Guide: געטינג סטאַרטעד (UG910)
Vivado Design Suite User Guide: Logic Simulation (UG900)

קאַסטאַמייז און דזשענערייטינג די קאָר

דער אָפּטיילונג ינקלודז אינפֿאָרמאַציע וועגן ניצן Xilinx® מכשירים צו קאַסטאַמייז און דזשענערייט די האַרץ אין די Vivado® Design Suite. אויב איר קאַסטאַמייז און דזשענערייט די האַרץ אין די Vivado IP ינטעגראַטאָר, זען די Vivado Design Suite User Guide: דיזיינינג IP סובסיסטעמס ניצן IP Integrator (UG994) פֿאַר דיטיילד אינפֿאָרמאַציע. IP ינטעגראַטאָר קען אַוטאָ-קאַמפּיוט זיכער קאַנפיגיעריישאַן וואַלועס ווען וואַלאַדייטינג אָדער דזשענערייטינג די פּלאַן. צו קאָנטראָלירן צי די וואַלועס טוישן, זען די באַשרייַבונג פון דעם פּאַראַמעטער אין דעם קאַפּיטל. צו view די פּאַראַמעטער ווערט, לויפן די validate_bd_design באַפֿעל אין די Tcl קאַנסאָול. איר קענען קאַסטאַמייז די IP פֿאַר נוצן אין דיין פּלאַן דורך ספּעציפיצירן וואַלועס פֿאַר די פאַרשידן פּאַראַמעטערס פֿאַרבונדן מיט די IP האַרץ מיט די פאלגענדע סטעפּס:

אויסקלייַבן די IP פון די IP קאַטאַלאָג.
טאָפּל-גיט די אויסגעקליבן IP אָדער סעלעקטירן דעם קאַסטאַמייז IP באַפֿעל פון די מכשיר אָדער רעכט גיט די מעניו.

פֿאַר דעטאַילס, זען די Vivado Design Suite User Guide: Designing with IP (UG896) און די Vivado Design Suite User Guide: Getting Started (UG910). פיגיערז אין דעם קאַפּיטל זענען אילוסטראציעס פון די Vivado IDE. דער אויסלייג דיפּיקטיד דאָ קען זיין אַנדערש פון די קראַנט ווערסיע.

צו אַקסעס די האַרץ, דורכפירן די פאלגענדע:

עפֿענען אַ פּרויעקט דורך סעלעקטירן File דעמאָלט עפֿן פּראָיעקט אָדער שאַפֿן אַ נייַע פּרויעקט דורך סאַלעקטינג File דערנאָך ניו פּראָיעקט אין Vivado.
עפֿענען די IP קאַטאַלאָג און נאַוויגירן צו קיין פון די טאַקסאָנאָמיעס.

טאָפּל-גיט ILA צו ברענגען אַרויף די האַרץ נאָמען Vivado IDE.

אַלגעמיינע אָפּציעס פּאַנעל
די פאלגענדע פיגור ווייזט די אַלגעמיינע אָפּציעס קוויטל אין די געבוירן באַשטעטיקן אַז אַלאַוז איר צו ספּעציפיצירן די אָפּציעס:

די פאלגענדע פיגור ווייזט די אַלגעמיינע אָפּציעס קוויטל אין די AXI באַשטעטיקן וואָס אַלאַוז איר צו ספּעציפיצירן די אָפּציעס:

קאָמפּאָנענט נאָמען: ניצן דעם טעקסט פעלד צו צושטעלן אַ יינציק מאָדולע נאָמען פֿאַר די ILA האַרץ.

ILA ינפּוט טיפּ: די אָפּציע ספּעציפיצירט וואָס טיפּ פון צובינד אָדער סיגנאַל ILA זאָל זיין דיבאַגינג. דערווייַל, די וואַלועס פֿאַר דעם פּאַראַמעטער זענען "געבוירן פּראָבעס", "ינטערפאַסע מאָניטאָר" און "געמישט."
נומער פון פּראָבעס: ניצן דעם טעקסט פעלד צו אויסקלייַבן די נומער פון זאָנד פּאָרץ אויף די ILA האַרץ. די גילטיק קייט געניצט אין די Vivado® IDE איז 1 צו 64. אויב איר דאַרפֿן מער ווי 64 זאָנד פּאָרץ, איר דאַרפֿן צו נוצן די Tcl באַפֿעלן לויפן צו דזשענערייט די ILA האַרץ.
א נומער פון צובינד סלאָץ (בלויז בנימצא אין צובינד מאָניטאָר טיפּ און געמישט טיפּ): די אָפּציע אַלאַוז איר צו אויסקלייַבן די נומער פון AXI צובינד סלאָץ וואָס דאַרפֿן צו זיין קאָננעקטעד צו די ILA.

זעלביקער נומער פון קאָמפּאַראַטאָרס פֿאַר אַלע זאָנד פּאָרץ: די נומער פון קאַמפּערייטערז פּער זאָנד קענען זיין קאַנפיגיערד אויף דעם טאַפליע. די זעלבע נומער פון קאַמפּערייטערז פֿאַר אַלע פּראָבעס קענען זיין ענייבאַלד דורך סאַלעקטינג.

זאָנד פּאָרט פּאַנאַלז
די פאלגענדע פיגור ווייזט די פּראָבע פּאָרץ קוויטל וואָס אַלאַוז איר צו ספּעציפיצירן סעטטינגס:

זאָנד פּאָרט פּאַנעל: די ברייט פון יעדער זאָנד פּאָרט קענען זיין קאַנפיגיערד אין זאָנד פּאָרט פּאַנאַלז. יעדער פּראָבע פּאָרט פּאַנעל האט אַרויף צו זיבן פּאָרץ.
זאָנד ברייט: די ברייט פון יעדער זאָנד פּאָרט קענען זיין דערמאנט. די גילטיק קייט איז 1 צו 1024.
נומער פון קאָמפּאַראַטאָרס: די אָפּציע איז ענייבאַלד בלויז ווען "זעלביקער נומער פון קאָמפּאַראַטאָרס פֿאַר אַלע זאָנד פּאָרץ" אָפּציע איז פאַרקריפּלט. א פאַרגלייַך פֿאַר יעדער זאָנד אין די קייט 1-16 קענען זיין שטעלן.

דאַטן און / אָדער צינגל: זאָנד טיפּ פֿאַר יעדער זאָנד קענען זיין שטעלן מיט דעם אָפּציע. די גילטיק אָפּציעס זענען DATA_and_TRIGGER, DATA און TRIGGER.
קאָמפּאַראַטאָר אָפּציעס: דער טיפּ פון אָפּעראַציע אָדער פאַרגלייַך פֿאַר יעדער זאָנד קענען זיין שטעלן מיט דעם אָפּציע.

צובינד אָפּציעס
די פאלגענדע פיגור ווייזט די צובינד אָפּציעס קוויטל ווען צובינד מאָניטאָר אָדער געמישט טיפּ איז אויסגעקליבן פֿאַר ILA אַרייַנשרייַב טיפּ:

צובינד טיפּ: פאַרקויפער, ביבליאָטעק, נאָמען און ווערסיע (VLNV) פון די צובינד צו זיין מאָניטאָרעד דורך די ILA האַרץ.
AXI-MM ID Width: סאַלעקץ די שייַן ברייט פון די AXI צובינד ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.

AXI-MM Data Width: סאַלעקץ די פּאַראַמעטערס קאָראַספּאַנדינג צו slot_סעלעקטירן די דאַטן ברייט פון די AXI צובינד ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.
AXI-MM אַדרעס ברייט: סאַלעקץ די אַדרעס ברייט פון די AXI צובינד ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.
געבן AXI-MM/Stream פּראָטאָקאָל טשעקער: ינייבאַלז AXI4-MM אָדער AXI4-Stream פּראָטאָקאָל טשעקער פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM אָדער AXI4-Stream, ווו איז די שפּעלטל נומער.

געבן טראַנסאַקטיאָן טראַקינג קאָונטערס: ינייבאַלז AXI4-MM טראַנסאַקטיאָן טראַקינג פיייקייט.
נומער פון בוילעט לייענען טראַנזאַקשאַנז: ספּעסיפיעס די נומער פון בוילעט לייענען טראַנזאַקשאַנז פּער שייַן. די ווערט זאָל זיין גלייַך צו אָדער גרעסער ווי די נומער פון בוילעט לייענען טראַנזאַקשאַנז פֿאַר דעם קשר.
נומער פון בוילעט שרייב טראַנזאַקשאַנז: ספּעסיפיעס די נומער פון בוילעט שרייב טראַנזאַקשאַנז פּער שייַן. די ווערט זאָל זיין גלייַך צו אָדער גרעסער ווי די נומער פון בוילעט שרייב טראַנזאַקשאַנז פֿאַר דעם קשר.

מאָניטאָר אַפּק סטאַטוס סיגנאַלז: געבן מאָניטאָרינג פון אַפּק סטאַטוס סיגנאַלז פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.
קאַנפיגיער AXI לייענען אַדרעס קאַנאַל ווי דאַטאַ: סעלעקט לייענען אַדרעס קאַנאַל סיגנאַלז פֿאַר דאַטן סטאָרידזש ציל פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.
קאַנפיגיער AXI לייענען אַדרעס קאַנאַל ווי טריגער: סעלעקטירן דעם לייענען אַדרעס קאַנאַל סיגנאַלז פֿאַר ספּעציפיצירן צינגל צושטאַנד פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.

קאַנפיגיער AXI לייענען דאַטן קאַנאַל ווי דאַטאַ: סעלעקט לייענען דאַטן קאַנאַל סיגנאַלז פֿאַר דאַטן סטאָרידזש צוועקן פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.
קאַנפיגיער AXI לייענען דאַטן קאַנאַל ווי טריגער: סעלעקט לייענען דאַטן קאַנאַל סיגנאַלז פֿאַר ספּעציפיצירן צינגל טנאָים פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.
קאַנפיגיער AXI שרייַבן אַדרעס קאַנאַל ווי דאַטאַ: סעלעקט שרייַבן אַדרעס קאַנאַל סיגנאַלז פֿאַר דאַטן סטאָרידזש ציל פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.

קאַנפיגיער AXI שרייַבן אַדרעס קאַנאַל ווי טריגער: אויסקלייַבן די שרייַבן אַדרעס קאַנאַל סיגנאַלז פֿאַר ספּעציפיצירן צינגל טנאָים פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.
קאַנפיגיער AXI שרייַבן דאַטן קאַנאַל ווי דאַטאַ: אויסקלייַבן שרייַבן דאַטן קאַנאַל סיגנאַלז פֿאַר דאַטן סטאָרידזש ציל פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.
קאַנפיגיער AXI שרייַבן דאַטן קאַנאַל ווי טריגער: אויסקלייַבן די שרייַבן דאַטן קאַנאַל סיגנאַלז פֿאַר ספּעציפיצירן צינגל צושטאַנד פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.

קאַנפיגיער AXI שרייַבן ענטפער קאַנאַל ווי דאַטאַ: סעלעקטירן סיגנאַלס פֿאַר שרייבן ענטפער קאַנאַל פֿאַר דאַטן סטאָרידזש צוועקן פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.
קאַנפיגיער AXI שרייַבן ענטפער קאַנאַל ווי טריגער: סעלעקטירן סיגנאַלס פֿאַר שרייבן ענטפער קאַנאַל פֿאַר ספּעציפיצירן צינגל צושטאַנד פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-MM, ווו איז די שפּעלטל נומער.
AXI-Stream Tdata Width: סאַלעקץ די Tdata ברייט פון די AXI-Stream צובינד ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-Stream, ווו איז די שפּעלטל נומער.

AXI-Stream TID Width: סאַלעקץ די TID ברייט פון די AXI-Stream צובינד ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-Stream, ווו איז די שפּעלטל נומער.
AXI-Stream TUSER ברייט: סאַלעקץ די TUSER ברייט פון די AXI-Stream צובינד ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-Stream, ווו איז די שפּעלטל נומער.
AXI-Stream TDEST Width: סאַלעקץ די TDEST ברייט פון די AXI-Stream צובינד ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-Stream, ווו איז די שפּעלטל נומער.

קאַנפיגיער AXIS סיגנאַלז ווי דאַטן: סעלעקטירן AXI4-סטרים סיגנאַלז פֿאַר דאַטן סטאָרידזש ציל פֿאַר שפּעלטל
ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-Stream ווו איז די שפּעלטל נומער.
קאַנפיגיער AXIS סיגנאַלז ווי צינגל: סעלעקטירן AXI4-סטרים סיגנאַלז פֿאַר ספּעציפיצירן צינגל צושטאַנד פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי AXI-Stream, ווו איז די שפּעלטל נומער.
קאַנפיגיער שפּעלטל ווי דאַטן און / אָדער צינגל: סעלעקץ ניט-AXI שפּעלטל סיגנאַלז פֿאַר ספּעציפיצירן צינגל צושטאַנד אָדער פֿאַר דאַטן סטאָרידזש ציל אָדער פֿאַר ביידע פֿאַר שפּעלטל ווען די שפּעלטל_ צובינד טיפּ איז קאַנפיגיערד ווי ניט-AXI, ווו איז די שפּעלטל נומער.

סטאָרידזש אָפּציעס
די פאלגענדע פיגור ווייזט די סטאָרידזש אָפּציעס קוויטל וואָס אַלאַוז איר צו אויסקלייַבן די סטאָרידזש ציל טיפּ און טיפקייַט פון די זכּרון צו זיין געוויינט:

סטאָרידזש ציל: דעם פּאַראַמעטער איז געניצט צו אויסקלייַבן די סטאָרידזש ציל טיפּ פון די קאַפּ-אַראָפּ מעניו.

Data Depth: דעם פּאַראַמעטער איז געניצט צו אויסקלייַבן אַ פּאַסיק סampדי טיפקייַט פון די פאַל-אַראָפּ מעניו.

אַוואַנסירטע אָפּציעס
די פאלגענדע פיגור ווייזט די אַוואַנסירטע אָפּציעס קוויטל:

געבן AXI4-סטרים צובינד פֿאַר מאַנואַל קאַנעקשאַן צו AXI Debug Hub: ווען ענייבאַלד, די אָפּציע גיט אַן AXIS צובינד פֿאַר די IP צו פאַרבינדן צו AXI Debug Hub.
געבן צינגל אַרייַנשרייַב צובינד: קוק דעם אָפּציע צו געבן אַן אַפּשאַנאַל צינגל אַרייַנשרייַב פּאָרט.
געבן טריגער רעזולטאַט צובינד: קוק דעם אָפּציע צו געבן אַן אַפּשאַנאַל צינגל רעזולטאַט פּאָרט.

אַרייַנשרייַב רער Stagעס: אויסקלייַבן די נומער פון רעדזשיסטערז איר ווילן צו לייגן פֿאַר די זאָנד צו פֿאַרבעסערן ימפּלאַמענטיישאַן רעזולטאַטן. דעם פּאַראַמעטער אַפּלייז צו אַלע פּראָבעס.
אַוואַנסירטע טריגער: קוק צו געבן די שטאַט מאַשין-באזירט צינגל סיקוואַנסינג.

רעזולטאַט דור
פֿאַר דעטאַילס, זען די Vivado Design Suite User Guide: Designing with IP (UG896).

קאַנסטריינינג די קאָר

פארלאנגט קאַנסטריינץ
די ILA האַרץ כולל אַן XDC file וואָס כּולל צונעמען פאַלש דרך קאַנסטריינץ צו פאַרמייַדן די איבער-קאַנסטריינינג פון זייגער פעלד אַריבער סינגקראַנאַזיישאַן פּאַטס. עס איז אויך דערוואַרט אַז די זייגער סיגנאַל פארבונדן צו די קלק אַרייַנשרייַב פּאָרט פון די ILA האַרץ איז רעכט קאַנסטריינד אין דיין פּלאַן.

די ברירה פון מיטל, פּאַקקאַגע און גיכקייַט גראַד
דער אָפּטיילונג איז נישט אָנווענדלעך פֿאַר דעם IP האַרץ.

זייגער פרעקווענסיעס
דער אָפּטיילונג איז נישט אָנווענדלעך פֿאַר דעם IP האַרץ.

זייגער מאַנאַגעמענט
דער אָפּטיילונג איז נישט אָנווענדלעך פֿאַר דעם IP האַרץ.
זייגער פּלייסמאַנט
דער אָפּטיילונג איז נישט אָנווענדלעך פֿאַר דעם IP האַרץ.
באַנקינג
דער אָפּטיילונג איז נישט אָנווענדלעך פֿאַר דעם IP האַרץ.

טראַנססעיווער פּלייסמאַנט
דער אָפּטיילונג איז נישט אָנווענדלעך פֿאַר דעם IP האַרץ.
איך / אָ סטאַנדאַרד און פּלייסמאַנט
דער אָפּטיילונג איז נישט אָנווענדלעך פֿאַר דעם IP האַרץ.

סימיאַליישאַן

פֿאַר פולשטענדיק אינפֿאָרמאַציע וועגן Vivado® סימיאַליישאַן קאַמפּאָונאַנץ, ווי געזונט ווי אינפֿאָרמאַציע וועגן ניצן געשטיצט דריט-פּאַרטיי מכשירים, זען די Vivado Design Suite User Guide: Logic Simulation (UG900).

סינטעז און ימפּלאַמענטיישאַן
פֿאַר דעטאַילס וועגן סינטעז און ימפּלאַמענטיישאַן, זען די Vivado Design Suite User Guide: Designing with IP (UG896).

דיבאַגינג

דער אַפּפּענדיקס ינקלודז דעטאַילס וועגן רעסורסן בנימצא אויף די Xilinx® סופּפּאָרט webפּלאַץ און דיבאַגינג מכשירים. אויב די IP ריקווייערז אַ דערלויבעניש שליסל, דער שליסל מוזן זיין וועראַפייד. די Vivado® פּלאַן מכשירים האָבן עטלעכע דערלויבעניש טשעקפּוינץ פֿאַר דורכפירונג פון לייסאַנסט IP דורך די לויפן. אויב די דערלויבעניש טשעק איז געראָטן, די IP קענען פאָרזעצן דור. אַנדערש, דער דור כאַפּאַנז מיט אַ טעות. דערלויבעניש טשעקפּוינץ זענען ענפאָרסט דורך די פאלגענדע מכשירים:

וויוואַדאָ סינטעז

Vivado ימפּלאַמענטיישאַן
שרייב_ביטסטרים (Tcl באַפֿעל)

וויכטיק! IP דערלויבעניש מדרגה איז איגנאָרירט ביי טשעקפּוינץ. דער פּראָבע קאַנפערמז אַז אַ גילטיק דערלויבעניש יגזיסץ. עס קען נישט קאָנטראָלירן די IP דערלויבעניש מדרגה.

געפֿינען הילף אויף Xilinx.com

צו העלפן אין די פּלאַן און דיבאַג פּראָצעס ווען ניצן די האַרץ, די Xilinx Support web דער בלאַט כּולל שליסל רעסורסן אַזאַ ווי פּראָדוקט דאַקיומענטיישאַן, מעלדונג הערות, ענטפער רעקאָרדס, אינפֿאָרמאַציע וועגן באַוווסט ישוז און לינקס צו באַקומען ווייַטער פּראָדוקט שטיצן. די Xilinx Community Forums זענען אויך בנימצא ווו מיטגלידער קענען לערנען, אָנטייל נעמען, טיילן און פרעגן פֿראגן וועגן Xilinx סאַלושאַנז.

דאָקומענטאַטיאָן
דער פּראָדוקט פירער איז דער הויפּט דאָקומענט פֿאַרבונדן מיט די האַרץ. דער פירער, צוזאַמען מיט דאַקיומענטיישאַן שייַכות צו אַלע פּראָדוקטן וואָס העלפֿן אין די פּלאַן פּראָצעס, קענען זיין געפֿונען אויף די Xilinx Support web בלאַט אָדער ניצן די Xilinx® דאַקיומענטיישאַן נאַוויגאַטאָר. אראפקאפיע די Xilinx דאַקיומענטיישאַן נאַוויגאַטאָר פון די דאַונלאָודז בלאַט. פֿאַר מער אינפֿאָרמאַציע וועגן דעם געצייַג און די פאַנגקשאַנז בנימצא, עפֿענען די אָנליין הילף נאָך ינסטאַלירונג.

ענטפער רעקאָרדס
ענטפער רעקאָרדס אַרייַננעמען אינפֿאָרמאַציע וועגן קאַמאַנלי געפּלאָנטערט פּראָבלעמס, נוציק אינפֿאָרמאַציע אויף ווי צו סאָלווע די פּראָבלעמס, און אַלע באַוווסט ישוז מיט אַ Xilinx פּראָדוקט. ענטפער רעקאָרדס זענען באשאפן און מיינטיינד טעגלעך און ינשורינג אַז יוזערז האָבן אַקסעס צו די מערסט פּינטלעך אינפֿאָרמאַציע בנימצא. ענטפער רעקאָרדס פֿאַר דעם האַרץ קענען זיין ליגן דורך ניצן די זוך סופּפּאָרט קעסטל אויף די הויפּט Xilinx שטיצן web בלאַט. צו מאַקסאַמייז דיין זוכן רעזולטאַטן, נוצן טערמינען אַזאַ ווי:

פּראָדוקט נאָמען
געצייג אָנזאָג(ן)
קיצער פון די אַרויסגעבן געפּלאָנטערט

א פילטער זוכן איז בנימצא נאָך רעזולטאַטן זענען אומגעקערט צו ווייַטער ציל די רעזולטאַטן.

טעכניש שטיצן
Xilinx גיט טעכניש שטיצן אויף די Xilinx Community Forums פֿאַר דעם LogiCORE ™ IP פּראָדוקט ווען געוויינט ווי דיסקרייבד אין די פּראָדוקט דאַקיומענטיישאַן. Xilinx קען נישט גאַראַנטירן טיימינג, פאַנגקשאַנאַליטי אָדער שטיצן אויב איר טאָן קיין פון די פאלגענדע:

ינסטרומענט די לייזונג אין דעוויסעס וואָס זענען נישט דיפיינד אין די דאַקיומענטיישאַן.

קאַסטאַמייז די לייזונג ווייַטער פון וואָס איז ערלויבט אין די פּראָדוקט דאַקיומענטיישאַן.
טוישן קיין אָפּטיילונג פון די פּלאַן מיטן נאָמען DO NOT MODIFY.

צו פרעגן פֿראגן, נאַוויגירן צו די Xilinx Community Forums.

נאָך רעסורסן און לעגאַל נאָטיץ

Xilinx Resources
פֿאַר שטיצן רעסורסן אַזאַ ווי ענטפֿערס, דאַקיומענטיישאַן, דאַונלאָודז און פאָרומס, זען Xilinx שטיצן.

דאַקיומענטיישאַן נאַוויגאַטאָר און פּלאַן כאַבז
Xilinx® Documentation Navigator (DocNav) גיט אַקסעס צו Xilinx דאָקומענטן, ווידיאס און שטיצן רעסורסן, וואָס איר קענען פילטער און זוכן צו געפֿינען אינפֿאָרמאַציע. צו עפֿענען DocNav:

• פֿון די Vivado® IDE, אויסקלייַבן הילף → דאַקיומענטיישאַן און טוטאָריאַלז.
• אויף Windows, אויסקלייַבן אָנהייב → אַלע מגילה → Xilinx Design Tools → DocNav.
• אין די לינוקס באַפֿעלן פּינטלעך, אַרייַן docnav.

Xilinx Design Hubs צושטעלן פֿאַרבינדונגען צו דאַקיומענטיישאַן אָרגאַניזירט דורך פּלאַן טאַסקס און אנדערע טעמעס, וואָס איר קענען נוצן צו לערנען שליסל קאַנסעפּס און אַדרעס אָפט געשטעלטע פֿראגן. צו אַקסעס די פּלאַן כאַבז:

אין DocNav, גיט די פּלאַן כאַבז View tab.
אויף די Xilinx webפּלאַץ, זען די פּלאַן כאַבז בלאַט.

באַמערקונג: פֿאַר מער אינפֿאָרמאַציע אויף DocNav, זען די דאַקיומענטיישאַן נאַוויגאַטאָר בלאַט אויף די Xilinx webפּלאַץ.

רעפערענצן
די דאקומענטן צושטעלן סאַפּלאַמענאַל מאַטעריאַל נוציק מיט דעם פירער:

Vivado Design Suite User Guide: פּראָגראַממינג און דיבאַגינג (UG908)

Vivado Design Suite User Guide: Designing with IP (UG896)
Vivado Design Suite User Guide: דיזיינינג IP סובסיסטעמס ניצן IP Integrator (UG994)
Vivado Design Suite User Guide: געטינג סטאַרטעד (UG910)

Vivado Design Suite User Guide: Logic Simulation (UG900)
Vivado Design Suite User Guide: Implementation (UG904)
ISE צו Vivado Design Suite Migration Guide (UG911)

AXI פּראָטאָקאָל טשעקער LogiCORE IP פּראָדוקט גייד (PG101)
AXI4-Stream Protocol Checker LogiCORE IP פּראָדוקט גייד (PG145)

רעוויזיע געשיכטע
די פאלגענדע טיש ווייזט די רעוויזיע געשיכטע פֿאַר דעם דאָקומענט.

אָפּטיילונג	רעוויזיע קיצער
11/23/2020 ווערסיע 1.1
ערשט מעלדונג.	N/A

ביטע לייענען: וויכטיק לעגאַל נאָטעס
די אינפֿאָרמאַציע דיסקלאָוזד צו איר אונטער (די "מאַטעריאַלס") איז צוגעשטעלט בלויז פֿאַר די סעלעקציע און נוצן פון Xilinx פּראָדוקטן. צו די מאַקסימום מאָס דערלויבט דורך אָנווענדלעך געזעץ: (1) מאַטעריאַלס זענען בארעכטיגט "ווי איז" און מיט אַלע חסרונות, Xilinx דיסקליימז אַלע וואָראַנטיז און קאָנדיטיאָנס, אויסדריקן, ימפּלייד אָדער סטאַטשאַטאָרי, אַרייַנגערעכנט אָבער נישט לימיטעד צו וואָראַנטיז פון סאַנדכאַנאַביליטי, - ינפרינדזשמאַנט, אָדער פּאַסיק פֿאַר קיין באַזונדער ציל; און (2) Xilinx וועט נישט זיין לייאַבאַל (צי אין קאָנטראַקט אָדער שולד, אַרייַנגערעכנט נעגלאַדזשאַנס, אָדער אונטער קיין אנדערע טעאָריע פון אַכרייַעס) פֿאַר קיין אָנווער אָדער שעדיקן פון קיין מין אָדער נאַטור שייַכות צו, ערייזינג אונטער אָדער אין קשר מיט די מאַטעריאַלס. (אַרייַנגערעכנט דיין נוצן פון די מאַטעריאַלס), אַרייַנגערעכנט פֿאַר קיין דירעקט, ומדירעקט, ספּעציעל, ינסידענטאַל, אָדער קאָנסעקווענשאַל אָנווער אָדער שעדיקן (אַרייַנגערעכנט אָנווער פון דאַטן, פּראַפיץ, גודוויל, אָדער קיין טיפּ פון אָנווער אָדער שעדיקן געליטן ווי אַ רעזולטאַט פון קיין קאַמף געבראכט דורך אַ דריט פּאַרטיי) אפילו אויב אַזאַ שעדיקן אָדער אָנווער איז ריזאַנאַבלי פאָרסיאַבאַל אָדער Xilinx איז געווען אַדווייזד וועגן די מעגלעכקייט פון די זעלבע.

Xilinx אַסומז קיין פליכט צו פאַרריכטן קיין ערראָרס קאַנטיינד אין די מאַטעריאַלס אָדער צו געבנ צו וויסן איר פון דערהייַנטיקונגען צו די מאַטעריאַלס אָדער פּראָדוקט ספּעסאַפאַקיישאַנז. איר קענט נישט רעפּראָדוצירן, מאָדיפיצירן, פאַרשפּרייטן אָדער עפנטלעך אַרויסווייַזן די מאַטעריאַלס אָן פריערדיק געשריבן צושטימען. זיכער פּראָדוקטן זענען אונטערטעניק צו די טערמינען און באדינגונגען פון Xilinx ס לימיטעד וואָראַנטי, ביטע אָפּשיקן צו Xilinx ס תּנאָים פון פאַרקויף וואָס קענען זיין viewעד בייַ https://www.xilinx.com/legal.htm#tos; IP קאָרעס קען זיין אונטערטעניק צו וואָראַנטי און שטיצן טערמינען קאַנטיינד אין אַ דערלויבעניש ארויס צו איר דורך Xilinx. Xilinx פּראָדוקטן זענען נישט דיזיינד אָדער בדעה צו זיין דורכפאַל-זיכער אָדער פֿאַר נוצן אין קיין אַפּלאַקיישאַן ריקוויירינג דורכפאַל-זיכער פאָרשטעלונג; איר יבערנעמען די בלויז ריזיקירן און אַכרייַעס פֿאַר נוצן פון Xilinx פּראָדוקטן אין אַזאַ קריטיש אַפּלאַקיישאַנז, ביטע אָפּשיקן צו Xilinx ס תּנאָים פון פאַרקויף וואָס קענען זיין viewעד בייַ https://www.xilinx.com/legal.htm#tos.
דער דאָקומענט כּולל פּרילימאַנערי אינפֿאָרמאַציע און איז אונטערטעניק צו טוישן אָן באַמערקן. אינפֿאָרמאַציע צוגעשטעלט דאָ איז שייך צו פּראָדוקטן און / אָדער סערוויסעס וואָס זענען נישט נאָך בנימצא פֿאַר פאַרקויף, און איז צוגעשטעלט בלויז פֿאַר אינפֿאָרמאַציע צוועקן און זענען נישט בדעה, אָדער צו זיין קאַנסטרוד, ווי אַ פאָרשלאָג פֿאַר פאַרקויף אָדער פּרווון קאַמערשאַליזיישאַן פון די פּראָדוקטן און / אָדער באַדינונגס ריפערד צו. דאָין.

אָפּלייקענונג פון אָטאַמאָוטיוו אַפּפּליקאַטיאָנס
אָטאַמאָוטיוו פּראָדוקטן (יידענטאַפייד ווי "XA" אין די טייל נומער) זענען נישט געראַנטיד פֿאַר נוצן אין די דיפּלאַימאַנט פון אַירבאַגס אָדער פֿאַר נוצן אין אַפּלאַקיישאַנז וואָס ווירקן קאָנטראָל פון אַ פאָרמיטל ("זיכערקייַט אַפּלאַקיישאַן"), סייַדן עס איז אַ זיכערהייט באַגריף. מיט די ISO 26262 אַוטאָמאָטיווע זיכערהייט סטאַנדאַרד ("זיכערקייט פּלאַן"). קוסטאָמערס וועלן, איידער ניצן אָדער דיסטריביוטינג קיין סיסטעמען וואָס ינקאָרפּערייט פּראָדוקטן, ונ דורך פּרובירן אַזאַ סיסטעמען פֿאַר זיכערהייט צוועקן. די נוצן פון פּראָדוקטן אין אַ זיכערהייט אַפּפּליקאַטיאָן אָן אַ זיכערהייט פּלאַן איז גאָר אין די ריזיקירן פון דער קונה, בלויז אונטערטעניק צו אָנווענדלעך געזעצן און רעגולאַטיאָנס וואָס רעגירן לימיטיישאַנז אויף פּראָדוקט אַכרייַעס.
קאַפּירייט 2020 Xilinx, Inc. Xilinx, די Xilinx לאָגאָ, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq און אנדערע דעזיגנייטיד בראַנדז אַרייַנגערעכנט אין דעם זענען טריידמאַרקס פון Xilinx אין די פאַרייניקטע שטאַטן און אנדערע לענדער. אַלע אנדערע טריידמאַרקס זענען די פאַרמאָג פון זייער ריספּעקטיוו אָונערז.PG357 (v1.1) 23 נאוועמבער 2020, ILA מיט AXI4-Stream Interface v1.1
דאַונלאָוד פּדף: Xilinx AXI4-Stream ינטעגראַטעד לאָגיק אַנאַליזער גייד

רעפערענצן

באַניצער מאַנואַל