Xilinx AXI4-Stream Integrated Logic Analyzer Guide
Enkonduko
La Integrita Logika Analizilo (ILA) kun AXI4-Stream Interface-kerno estas agordebla logika analizilo IP, kiu povas esti uzata por monitori la internajn signalojn kaj interfacojn de dezajno. La ILA-kerno inkluzivas multajn progresintajn ecojn de modernaj logikanaliziloj, inkluzive de buleaj ellasilekvacioj kaj randaj transirekvacioj. La kerno ankaŭ ofertas interfacan senararigon kaj monitoradon kune kun protokolo-kontrolado por memor-mapita AXI kaj AXI4-Stream. Ĉar la ILA-kerno estas sinkrona al la dezajno estanta monitorita, ĉiuj dezajnaj horloĝlimoj kiuj estas aplikitaj al via dezajno estas ankaŭ aplikataj al la komponentoj de la ILA-kerno. Por sencimigi interfacojn ene de dezajno, ILA IP devas esti aldonita al blokdezajno en la Vivado® IP-integriganto. Simile, AXI4/AXI4-Stream-protokolo kontrola opcio povas esti ebligita por ILA IP en la IP-integriganto. Protokolmalobservoj tiam povas esti elmontritaj en la ondformo viewer de la Vivado logika analizilo.
Karakterizaĵoj
- Uzant-elektebla nombro da sondaj havenoj kaj sonda larĝo.
- Uzant-elekteblaj stokadceloj kiel bloko RAM kaj UltraRAM
- Multoblaj sondaj havenoj povas esti kombinitaj en ununuran ellasilkondiĉon.
- Uzant-elekteblaj AXI-fendoj por sencimi AXI-interfacojn en dezajno.
- Agordeblaj opcioj por AXI-interfacoj inkluzive de interfactipoj kaj spurojample profundo.
- Datumoj kaj ellasilo posedaĵo por enketoj.
- Kelkaj kompariloj kaj la larĝo por ĉiu enketo kaj individuaj havenoj ene de interfacoj.
- Enigo/eligo kruc-eksiligantaj interfacoj.
- Agordebla dukto por enigaj sondiloj.
- Kontrolado de protokoloj AXI4-MM kaj AXI4-Stream.
Por pliaj informoj pri la ILA-kerno, vidu la Vivado Design Suite User Guide: Programming and Sensing (UG908).
IP Faktoj
| Tabelo de Faktoj de LogicORE™ IP | |
| Kernaj Specifaĵoj | |
| Subtenita Aparato Familio1 | Versal™ ACAP |
| Subtenataj Uzantinterfacoj | IEEE-Normo 1149.1 - JTAG |
| Provizite kun Kerno | |
| Dezajno Files | RTL |
| Example Dezajno | Verilog |
| Testbenko | Ne Provizita |
| Limoj File | Xilinx® Dezajnaj Limoj (XDC) |
| Simula Modelo | Ne Provizita |
| Subtenita S/W-ŝoforo | N/A |
| Provita Dezajno Fluoj2 | |
| Dezajna Eniro | Vivado® Design Suite |
| Simulado | Por subtenataj simuliloj, vidu la Xilinx-Dezajniloj: Gvidilo pri Eldonaj Notoj. |
| Sintezo | Vivado Sintezo |
| Subteno | |
| Ĉiuj Vivado IP Ŝanĝprotokolo | Majstraj Vivado IP Ŝanĝprotokoloj: 72775 |
| Xilinx Subteno web paĝo | |
| Notoj:
1. Por kompleta listo de subtenataj aparatoj, vidu la Vivado® IP-katalogon. 2. Por la subtenataj versioj de la iloj, vidu la Xilinx-Dezajniloj: Gvidilo pri Eldonaj Notoj. |
|
Finiteview
Navigado de Enhavo per Dezajna Procezo
Xilinx®-dokumentado estas organizita ĉirkaŭ aro de normaj dezajnprocezoj por helpi vin trovi koncernan enhavon por via nuna disvolva tasko. Ĉi tiu dokumento kovras la sekvajn dezajnprocezojn:
- Aparataro, IP, kaj Platform Development: Kreante la PL IP-blokojn por la hardvarplatformo, kreante PL-kernojn, subsisteman funkcian simuladon, kaj taksante la Vivado®-tempigon, rimeduzon, kaj potencfermon. Ankaŭ implikas evoluigi la aparatarplatformon por sistema integriĝo. Temoj en ĉi tiu dokumento validas por ĉi tiu dezajnprocezo inkluzivas:
- Havenaj Priskriboj
- Horloĝado kaj Restarigas
- Agordado kaj Generado de la Kerno
Kerno Superview
Signaloj kaj interfacoj en la FPGA-dezajno estas konektitaj al ILA-enketo kaj fendetaj enigaĵoj. Tiuj signaloj kaj interfacoj, alkroĉitaj al la sondilo kaj fendo-enigaĵoj respektive, estas sampgvidita ĉe dezajnorapidecoj kaj stokita uzante sur-blatan blokan RAM. Signaloj kaj interfacoj en la Versal™ ACAP-dezajno estas konektitaj al la ILA-sondilo kaj fendo-enigaĵoj. Tiuj ĉi kunigitaj signaloj kaj interfacoj estas sampgvidita ĉe dezajnorapidecoj uzante la kerna horloĝo enigo kaj stokita en sur-blato bloko RAM memoroj. La kernaj parametroj specifas la jenon:
- Kelkaj sondiloj (ĝis 512) kaj sondilarĝeco (1 ĝis 1024).
- Kelkaj fendoj kaj interfacaj opcioj.
- Trace sample profundo.
- Datumoj kaj/aŭ ellasilposedaĵo por enketoj.
- Nombro da kompariloj por ĉiu sondilo.
Komunikado kun la ILA-kerno estas farita uzante ekzemplon de la AXI Debug Hub kiu konektas al la IP-kerno de Kontrolo, Interfaco kaj Pretiga Sistemo (CIPS).
Post kiam la dezajno estas ŝarĝita en la Versal ACAP, uzu la Vivado®-logikan analizilon por agordi ellasilon por la ILA-mezurado. Post kiam la ellasilo okazas, la sampLa bufro estas plenigita kaj alŝutita en la Vivado-logikan analizilon. Vi povas view ĉi tiuj datumoj uzante la ondoformfenestron. La sondilo sample kaj ellasilfunkcieco estas efektivigita en la programebla logika regiono. Sur-blata bloko RAM aŭ UltraRAM-memoro bazita sur la stokadcelo, kiun vi elektis dum personigo, kiu stokas la datumojn ĝis ĝi estas alŝutita de la programaro. Neniu enigo aŭ eligo de uzanto estas bezonata por ekigi eventojn, kapti datumojn aŭ komuniki kun la ILA-kerno. ILA-kerno kapablas monitori interfac-nivelajn signalojn, ĝi povas transdoni transakcinivelajn informojn kiel la elstarajn transakciojn por AXI4-interfacoj.
ILA Probe Trigger Comparator
Ĉiu sonda enigaĵo estas konektita al ellasila komparilo, kiu kapablas fari diversajn operaciojn. Ĉe rultempo la komparilo povas esti agordita por fari = aŭ != komparojn. Ĉi tio inkluzivas kongruajn nivelajn ŝablonojn, kiel X0XX101. Ĝi ankaŭ inkluzivas detekti randajn transirojn kiel altiĝanta rando (R), falanta rando (F), aŭ rando (B), aŭ neniu transiro (N). La ellasilkomparilo povas elfari pli kompleksajn komparojn, inkluzive de >, <, ≥, kaj ≤.
GRAVA! La komparilo estas agordita en la tempo de ruliĝo per la logika analizilo Vivado®.
ILA Trigger Condition
La ellasilkondiĉo estas la rezulto de Bulea "KAJ" aŭ "OR" kalkulo de ĉiu el la ILA-enketo-eksilkomparrezultoj. Uzante la logika analizilo Vivado®, vi elektas ĉu "KAJ" sondi ekigi komparilojn enketojn aŭ "aŭ" ilin. La agordo "KAJ" kaŭzas ellasilon, kiam ĉiuj la komparoj de ILA-sondiloj estas kontentigitaj. La "OR" agordo kaŭzas ellasilon okazaĵon kiam iu el la ILA-enketkomparoj estas kontentigitaj. La ellasilkondiĉo estas la ellasilokazaĵo uzita por la ILA-spurmezurado.
Aplikoj
La ILA-kerno estas desegnita por esti uzata en aplikaĵo, kiu postulas konfirmon aŭ senararigon uzante Vivado®. La sekva figuro montras CIPS-IP-kernajn skribojn kaj legas de la AXI-bloka RAM-regilo tra la AXI-Reto sur Blato (NoC). La ILA-kerno estas konektita al la interfaca reto inter la AXI NoC kaj AXI-bloka RAM-regilo por monitori la AXI4-transakcion en la aparataro-administranto.
Licencado kaj Mendado
Ĉi tiu Xilinx® LogiCORE™ IP-modulo estas provizita sen aldona kosto kun la Xilinx Vivado® Design Suite laŭ la kondiĉoj de la Xilinx Fina Uzanto-Licenco.
Notu: Por kontroli, ke vi bezonas permesilon, kontrolu la kolumnon Licenco de la IP-Katalogo. Inkluzivita signifas, ke permesilo estas inkluzivita kun la Vivado® Design Suite; Aĉeto signifas, ke vi devas aĉeti permesilon por uzi la kernon. Informoj pri aliaj Xilinx® LogiCORE™ IP-moduloj estas haveblaj ĉe la paĝo de Xilinx Intellectual Property. Por informoj pri prezoj kaj havebleco de aliaj Xilinx LogiCORE IP-moduloj kaj iloj, kontaktu vian lokan vendan reprezentanton de Xilinx.
Specifo de Produkto
Havenaj Priskriboj
La sekvaj tabeloj provizas detalojn pri la ILA-havenoj kaj parametroj.
ILA Havenoj
| Tablo 1: ILA Havenoj | ||
| Haveno Nomo | I/O | Priskribo |
| clk | I | Dezajna horloĝo, kiu horloĝas ĉiujn ellasilon kaj stokan logikon. |
| sondi [ – 1:0] | I | Sonda haveno-enigo. La sonda havenonumero estas en la intervalo de 0 ĝis
511. La sonda havenolarĝo (indicita per ) estas en la intervalo de 1 ĝis 1024. Vi devas deklari ĉi tiun havenon kiel vektoro. Por 1-bita haveno, uzu sondilon [0:0]. |
| trig_out | O | La trig_out haveno povas esti generita aŭ de la ellasilkondiĉo aŭ de ekstera trig_in haveno. Estas kontroltempo de la Logika Analizilo por ŝanĝi inter ellasilkondiĉo kaj trig_in por movi trig_out. |
| trig_in | I | Eniga ellasilhaveno uzata en procezo bazita sistemo por Embedded Cross Trigger. Povas esti konektita al alia ILA por krei kaskadan Trigger. |
| fendo_ _ | I | Slot-interfaco.
La tipo de la interfaco estas kreita dinamike surbaze de la fendo_ _ parametro de tipo de interfaco. La individuaj havenoj ene de la interfacoj estas disponeblaj por monitorado en la aparataro. |
| trig_out_ack | I | Agnosko al trig_out. |
| trig_en_ack | O | Agnosko al trig_in. |
| resetn | I | ILA-Enigo-Tipo kiam agordita al 'Interfaca Monitoro', ĉi tiu haveno devus esti la sama rekomencigita signalo, kiu estas sinkrona al la dezajna logiko, kiu estas ligita al la Slot_ _ havenoj de la ILA-kerno. |
| S_AKSO | I/O | Laŭvola haveno.
Uzita por mana konekto kun AXI Debug Hub-kerno kiam 'Enable AXI4- Stream Interface for Manul Connection to AXI Debug Hub' estas elektita en Altnivelaj Opcioj. |
| M_AKSO | I/O | Laŭvola haveno.
Uzite por mana konekto kun AXI Debug Hub-kerno kiam 'Ebligi AXI4- Stream Interface por Manlibro-Konekto al AXI Debug Hub' estas elektita en 'Altnivelaj Opcioj'. |
| Tablo 1: ILA Havenoj (daŭri) | ||
| Haveno Nomo | I/O | Priskribo |
| aresetn | I | Laŭvola haveno.
Uzite por mana konekto kun AXI Debug Hub-kerno kiam 'Ebligi AXI4- Stream Interface por Manlibro-Konekto al AXI Debug Hub' estas elektita en 'Altnivelaj Opcioj'. Ĉi tiu haveno devus esti sinkrona kun rekomencigita haveno de AXI Debug Hub. |
| aklk | I | Laŭvola haveno.
Uzite por mana konekto kun AXI Debug Hub-kerno kiam 'Ebligi AXI4- Stream Interface por Manlibro-Konekto al AXI Debug Hub' estas elektita en 'Altnivelaj Opcioj'. Ĉi tiu haveno devus esti sinkrona kun horloĝa haveno de AXI Debug Hub. |
ILA-Parametroj
| Tablo 2: ILA-Parametroj | |||
| Parametro | Permesebla Valoroj | Defaŭltaj Valoroj | Priskribo |
| Komponanto_Nomo | Ŝnuro kun A–Z, 0–9, kaj _ (substreko) | ila_0 | Nomo de instantiigita komponanto. |
| C_NUM_OF_PROBES | 1–512 | 1 | Nombro da ILA-sondhavenoj. |
| C_MEMORY_TYPE | 0, 1 | 0 | Stokadocelo por la datumoj kaptitaj. 0 egalrilatas al bloka RAM kaj 1 egalrilatas al UltraRAM. |
| C_DATA_DEPTH | 1,024, 2,048,
4,096, 8,192, 16,384, 32,768, 65,536, 131,072 |
1,024 | Proba stokado bufro profundo. Ĉi tiu nombro reprezentas la maksimuman nombron da samples kiuj povas esti stokitaj ĉe rultempo por ĉiu enketenigo. |
| C_PROBE _LARĜO | 1–1024 | 1 | Larĝo de sonda haveno . Kie estas la sonda haveno havanta valoron de 0 ĝis 1,023. |
| C_TRIGOUT_EN | Vera/Malvera | MALSO | Ebligas la funkcion de trig out. Pordoj trig_out kaj trig_out_ack estas uzataj. |
| C_TRIGIN_EN | Vera/Malvera | MALSO | Ebligas la trigon en funkcieco. Pordoj trig_in kaj trig_in_ack estas uzataj. |
| C_INPUT_PIPE_STAGES | 0–6 | 0 | Aldonu kromajn malsukcesojn al la sondaj havenoj. Unu parametro validas por ĉiuj sondaj havenoj. |
| ALL_PROBE_SAME_MU | Vera/Malvera | VERA | Ĉi tio devigas la samajn komparvalorajn unuojn (matĉajn unuojn) al ĉiuj enketoj. |
| C_PROBE _MU_CNT | 1–16 | 1 | Nombro de Komparvaloro (Match) unuoj per sondilo. Ĉi tio validas nur se ALL_PROBE_SAME_MU estas FALSA. |
| C_PROBE _TIPO | DATUMO kaj TRIGGER, TRIGGER, DATUMO | DATUMO kaj TRIGGER | Elekti elektitan sondilon por specifi ellasilkondiĉon aŭ por datuma konservado aŭ por ambaŭ. |
| C_ADV_TRIGGER | Vera/Malvera | MALSO | Ebligas la antaŭan ellasilon opcion. Ĉi tio ebligas ellasilon ŝtatmaŝinon kaj vi povas skribi vian propran ellasilon sekvencon en Vivado Logic Analyzer. |
| Tablo 2: ILA-Parametroj (daŭri) | |||
| Parametro | Permesebla Valoroj | Defaŭltaj Valoroj | Priskribo |
| C_NUM_MONITOR_SLOTS | 1-11 | 1 | Nombro de Interfaco Slots. |
| Notoj:
1. La maksimuma nombro de komparvaloraj (matĉaj) unuoj estas limigita al 1,024. Por la baza ellasilo (C_ADV_TRIGGER = FALSE), ĉiu sondilo havas unu komparvaloran unuon (kiel en la pli frua versio). Sed por la antaŭa ellasila opcio (C_ADV_TRIGGER = TRUE), tio signifas, ke la individuaj sondiloj ankoraŭ povas havi eblan elekton de nombro de komparvaloraj unuoj de unu ĝis kvar. Sed ĉiuj komparvaloraj unuoj ne devus superi pli ol 1,024. Ĉi tio signifas, se vi bezonas kvar kompar-unuojn per sondilo, tiam vi rajtas uzi nur 256 sondilojn. |
|||
Desegni kun la Kerno
Ĉi tiu sekcio inkluzivas gvidliniojn kaj kromajn informojn por faciligi desegnadon kun la kerno.
Horloĝado
La clk-eniga haveno estas la horloĝo uzata de la ILA-kerno por registri la enketvalorojn. Por plej bonaj rezultoj, ĝi devus esti la sama horloĝsignalo, kiu estas sinkrona al la dezajna logiko, kiu estas alkroĉita al la sondaj havenoj de la ILA-kerno. Konektante permane kun AXI Debug Hub, la aclk-signalo devus esti sinkrona al AXI Debug Hub-horloĝa eniga haveno.
Restarigas
Kiam vi agordas ILA-Enig-Tipon al Interfaca Monitoro, rekomencigita haveno devus esti la sama rekomencigita signalo, kiu estas sinkrona al la dezajna logiko, kies interfaco estas ligita al
fendo_ _ haveno de la ILA-kerno. Por mana konekto kun AXI Debug Hub-kerno, nuna haveno devus esti sinkrona kun la rekomencigita haveno de AXI Debug Hub-kerno.
Dezajnaj Fluaj Paŝoj
Ĉi tiu sekcio priskribas personecigi kaj generi la kernon, limigi la kernon, kaj la simulado, sintezo, kaj efektivigo paŝoj kiuj estas specifaj por tiu IP-kerno. Pli detalaj informoj pri la normaj dezajnaj fluoj de Vivado® kaj la IP-integriganto troveblas en la jenaj uzantgvidiloj de Vivado Design Suite:
- Vivado Design Suite Uzantgvidilo: Dezajnante IP-Subsistemojn uzante IP Integrator (UG994)
- Vivado Design Suite Uzantgvidilo: Desegni kun IP (UG896)
- Vivado Design Suite Uzantgvidilo: Komencu (UG910)
- Vivado Design Suite Uzantgvidilo: Logika Simulado (UG900)
Agordado kaj Generado de la Kerno
Ĉi tiu sekcio inkluzivas informojn pri uzado de Xilinx®-iloj por personecigi kaj generi la kernon en la Vivado® Design Suite. Se vi agordas kaj generas la kernon en la Vivado IP-integriganto, vidu la Vivado Design Suite User Guide: Designing IP Subsystems using IP Integrator (UG994) por detalaj informoj. IP integristo povus aŭtomate komputi certajn agordajn valorojn dum validado aŭ generado de la dezajno. Por kontroli ĉu la valoroj ŝanĝiĝas, vidu la priskribon de la parametro en ĉi tiu ĉapitro. Al view la parametrovaloro, rulu la komandon validate_bd_design en la Tcl-konzolo. Vi povas agordi la IP por uzo en via dezajno specifante valorojn por la diversaj parametroj asociitaj kun la IP-kerno uzante la sekvajn paŝojn:
- Elektu la IP el la IP-katalogo.
- Duoble alklaku la elektitan IP aŭ elektu la komandon Agordu IP el la ilobreto aŭ dekstre alklaku la menuon.
Por detaloj, vidu la Vivado Design Suite User Guide: Designing with IP (UG896) kaj la Vivado Design Suite User Guide: Getting Started (UG910). Figuroj en ĉi tiu ĉapitro estas ilustraĵoj de la Vivado IDE. La aranĝo prezentita ĉi tie povus varii de la nuna versio.
Por aliri la kernon, faru la jenajn:
- Malfermu projekton elektante File tiam Malfermu Projekton aŭ kreu novan projekton elektante File poste Nova Projekto en Vivado.
- Malfermu la IP-katalogon kaj navigu al iu ajn el la taksonomioj.
- Duoble alklaku ILA por aperigi la kernan nomon Vivado IDE.
Ĝenerala Opcioj Panelo
La sekva figuro montras la langeton Ĝeneralaj Opcioj en la Indiĝena agordo, kiu ebligas al vi specifi la opciojn:
La sekva figuro montras la langeton Ĝeneralaj Opcioj en la agordo AXI, kiu ebligas al vi specifi la opciojn:
- Komponanta Nomo: Uzu ĉi tiun tekstkampon por provizi unikan modulnomon por la ILA-kerno.
- ILA-Enigo-Tipo: Ĉi tiu opcio specifas, kiun tipon de interfaco aŭ signalo ILA devus esti senararigita. Nuntempe, la valoroj por ĉi tiu parametro estas "Native Probes", "Interface Monitor" kaj "Mixed".
- Nombro da Sondiloj: Uzu ĉi tiun tekstkampon por elekti la nombron da sondaj havenoj sur la ILA-kerno. La valida intervalo uzata en la Vivado® IDE estas 1 ĝis 64. Se vi bezonas pli ol 64 sondajn havenojn, vi devas uzi la Tcl-koman fluon por generi la ILA-kernon.
- Kelkaj Interfaco-fendoj (nur haveblaj en Interfaco-Monitora tipo kaj Miksa tipo): Ĉi tiu opcio permesas elekti la nombron da AXI-interfaco-fendoj, kiuj devas esti konektitaj al la ILA.
- Sama Nombro de Kompariloj por Ĉiuj Sondaj Havenoj: La nombro da kompariloj per enketo povas esti agordita sur ĉi tiu panelo. La sama nombro da kompariloj por ĉiuj sondiloj povas esti ebligita per elektado.
Sondaj Havenaj Paneloj
La sekva figuro montras la langeton Probe Ports, kiu permesas vin specifi agordojn:
- Sonda Haveno Panelo: Larĝo de ĉiu Sonda Haveno povas esti agordita en Probe Haveno-Paneloj. Ĉiu Probe Port Panelo havas ĝis sep havenojn.
- Probe Width: Larĝo de ĉiu Sonda Haveno povas esti menciita. La valida intervalo estas 1 ĝis 1024.
- Nombro de Kompariloj: Ĉi tiu opcio estas ebligita nur kiam la opcio "Sama Nombro de Kompariloj por Ĉiuj Sondaj Havenoj" estas malŝaltita. Komparilo por ĉiu sondilo en la intervalo 1 ĝis 16 povas esti agordita.
- Datumoj kaj/aŭ ellasilo: Sonda tipo por ĉiu enketo povas esti agordita uzante ĉi tiun opcion. La validaj opcioj estas DATA_and_TRIGGER, DATA kaj TRIGGER.
- Komparaj Opcioj: La speco de operacio aŭ komparo por ĉiu sondilo povas esti agordita uzante ĉi tiun opcion.
Interfaco-Ebloj
La sekva figuro montras la langeton de Interfaco-Ebloj kiam Interfaco-Monitoro aŭ Miksa tipo estas elektitaj por ILA-enigtipo:
- Interfaco-Tipo: Vendisto, Biblioteko, Nomo kaj Versio (VLNV) de la interfaco monitorota de la ILA-kerno.
- AXI-MM ID-Larĝo: Elektas la ID-larĝon de la AXI-interfaco kiam la slot_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- AXI-MM Data Width: Elektas la parametrojn respondajn al slot_Elektas la Datumlarĝon de la AXI-interfaco kiam la slot_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- AXI-MM Adreslarĝo: Elektas la Adreslarĝon de la AXI-interfaco kiam la slot_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Ebligu AXI-MM/Stream Protocol Checker: Ebligas AXI4-MM aŭ AXI4-Stream-protokolkontrolilon por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM aŭ AXI4-Stream, kie estas la fendonumero.
- Ebligu Transakciajn Spurajn Nombrilojn: Ebligas AXI4-MM-Spuradon de transakcioj.
- Nombro de Elstaraj Legaj Transakcioj: Specifas la nombron da elstaraj Legaj transakcioj per ID. La valoro devus esti egala aŭ pli granda ol la nombro da elstaraj Legaj transakcioj por tiu konekto.
- Nombro de Elstaraj Skribaj Transakcioj: Specifas la nombron da elstaraj Skribu-transakcioj per ID. La valoro devus esti egala aŭ pli granda ol la nombro da elstaraj Skribu-transakcioj por tiu konekto.
- Monitori APC-statussignalojn: Ebligu monitoradon de APC-statussignaloj por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Agordu AXI-leg-adresan kanalon kiel Datumojn: Elektu legajn adreskanalon signalojn por datumstokado por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Agordu AXI-leg-adreskanalon kiel Trigger: Elektu leg-adreskanalon signalojn por specifi ellasilkondiĉon por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Agordu AXI-legdatumkanalon kiel Datumoj: Elektu legitajn datumkanalon signalojn por datumstokado-celoj por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Agordu AXI-legan datumkanalon kiel Trigger: Elektu legitajn datumkanalon signalojn por specifi ellasilkondiĉojn por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Agordu AXI-skriban adreskanalon kiel Datumojn: Elektu skribajn adreskanalajn signalojn por datumstokado por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Agordi AXI-skribadresan kanalon kiel Trigger: Elektu skribajn adreskanalajn signalojn por specifi ellasilkondiĉojn por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Agordu AXI-skriban datumkanalon kiel Datumojn: Elektu skribajn datumkanalon signalojn por datumstokado celo por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Agordi AXI-skriban datumkanalon kiel Trigger: Elektu skribajn datumkanalon signalojn por specifi ellasilkondiĉon por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Agordi AXI-skriba respondkanalon kiel Datumoj: Elektu skribajn respondkanalon signalojn por datumstokado-celoj por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- Agordu AXI-skriba respondkanalon kiel Trigger: Elektu skribajn respondkanalajn signalojn por specifi ellasilkondiĉon por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-MM, kie estas la fendonumero.
- AXI-Stream Tdata Width: Elektas la Tdata larĝon de la AXI-Stream-interfaco kiam la slot_ interfaca tipo estas agordita kiel AXI-Stream, kie estas la fendonumero.
- AXI-Stream TID Larĝo: Elektas la TID-larĝon de la AXI-Stream-interfaco kiam la slot_ interfaca tipo estas agordita kiel AXI-Stream, kie estas la fendonumero.
- AXI-Stream TUSER Width: Elektas la TUSER-larĝon de la AXI-Stream-interfaco kiam la slot_ interfaca tipo estas agordita kiel AXI-Stream, kie estas la fendonumero.
- AXI-Stream TDEST Width: Elektas la TDEST-larĝon de la AXI-Stream-interfaco kiam la slot_ interfaca tipo estas agordita kiel AXI-Stream, kie estas la fendonumero.
- Agordu AXIS-Signalojn kiel Datumojn: Elektu AXI4-Stream-signalojn por datumstokado por fendo
kiam la fendo_ interfaca tipo estas agordita kiel AXI-Stream kie estas la fendonumero. - Agordu AXIS-Signalojn kiel Trigger: Elektu AXI4-Stream-signalojn por specifi ellasilkondiĉon por fendo kiam la fendo_ interfaca tipo estas agordita kiel AXI-Stream, kie estas la fendonumero.
- Agordu Slot kiel Datumojn kaj/aŭ Trigger: Elektas ne-AXI-fendetsignalojn por specifi ellasilkondiĉon aŭ por datumstokadocelo aŭ por ambaŭ por fendeto kiam la fendo_ interfaca tipo estas agordita kiel ne-AXI, kie estas la fendonumero.
Stokado-Ebloj
La sekva figuro montras la langeton de Stokado-Ebloj, kiu ebligas al vi elekti la stokan celspecon kaj profundon de la uzota memoro:
- Stoka Celo: Ĉi tiu parametro estas uzata por elekti la stokan celspecon el la falmenuo.
- Profundo de datumoj: Ĉi tiu parametro estas uzata por elekti taŭgan sample profundo de la falmenuo.
Altnivelaj Opcioj
La sekva figuro montras la langeton Altnivelaj Opcioj:
- Ebligu AXI4-Stream-Interfacon por Mana Konekto al AXI Debug Hub: Kiam ĝi estas ebligita, ĉi tiu opcio donas AXIS-interfacon por la IP por konekti al AXI Debug Hub.
- Ebligi Trigger-Eniginterfacon: Marku ĉi tiun opcion por ebligi laŭvolan ellasilan enigpordeton.
- Ebligi Trigger-Eliginterfacon: Kontrolu ĉi tiun opcion por ebligi laŭvolan ellasilan eligpordeton.
- Eniga tubo Stages: Elektu la nombron da registroj, kiujn vi volas aldoni por la enketo por plibonigi efektivigrezultojn. Ĉi tiu parametro validas por ĉiuj sondiloj.
- Altnivela ellasilo: Kontrolu por ebligi la ŝtatan maŝin-bazitan ellasilsekvencon.
Eligo Generacio
Por detaloj, vidu la Vivado Design Suite User Guide: Designing with IP (UG896).
Limigante la Kernon
Bezonataj Limoj
La ILA-kerno inkluzivas XDC file kiu enhavas konvenajn malverajn padlimojn por malhelpi la tro-limigon de horloĝdomajno krucanta sinkronigadpadojn. Oni ankaŭ atendas, ke la horloĝsignalo konektita al la clk-eniga haveno de la ILA-kerno estas ĝuste limigita en via dezajno.
Elektoj pri Aparato, Pako kaj Rapida Grado
Ĉi tiu sekcio ne aplikeblas por ĉi tiu IP-kerno.
- Horloĝaj Frekvencoj
Ĉi tiu sekcio ne aplikeblas por ĉi tiu IP-kerno. - Administrado de Horloĝo
Ĉi tiu sekcio ne aplikeblas por ĉi tiu IP-kerno. - Lokigo de Horloĝo
Ĉi tiu sekcio ne aplikeblas por ĉi tiu IP-kerno. - Bankado
Ĉi tiu sekcio ne aplikeblas por ĉi tiu IP-kerno. - Dissendilo Lokigo
Ĉi tiu sekcio ne aplikeblas por ĉi tiu IP-kerno. - I/O-Normo kaj Lokigo
Ĉi tiu sekcio ne aplikeblas por ĉi tiu IP-kerno.
Simulado
Por ampleksaj informoj pri Vivado®-simulaj komponentoj, same kiel informoj pri uzado de subtenataj triapartaj iloj, vidu la Vivado Design Suite Uzantgvidilon: Logika Simulado (UG900).
Sintezo kaj Efektivigo
Por detaloj pri sintezo kaj efektivigo, vidu la Vivado Design Suite User Guide: Designing with IP (UG896).
Sencimigado
Ĉi tiu apendico inkluzivas detalojn pri rimedoj disponeblaj en la Xilinx®-Subteno webretejo kaj sencimigaj iloj. Se la IP postulas permesilon-ŝlosilon, la ŝlosilo devas esti kontrolita. La dezajnaj iloj de Vivado® havas plurajn licencajn kontrolpunktojn por enigi licencitan IP tra la fluo. Se la licenca kontrolo sukcesas, la IP povas daŭrigi generacion. Alie, generacio haltas pro eraro. Licencaj transirejoj estas devigitaj per la sekvaj iloj:
- Vivado Sintezo
- Vivado-Efektivigo
- write_bitstream (Tcl-komando)
GRAVA! IP-licencnivelo estas ignorita ĉe transirejoj. La testo konfirmas validan permesilon. Ĝi ne kontrolas IP-licencnivelon.
Trovi Helpon ĉe Xilinx.com
Por helpi en la dezajno kaj sencimiga procezo dum uzado de la kerno, la Xilinx Subteno web paĝo enhavas ŝlosilajn rimedojn kiel produktdokumentaron, eldonnotojn, respondajn registrojn, informojn pri konataj problemoj kaj ligilojn por akiri plian produktosubtenon. La Xilinx-Komunumaj Forumoj ankaŭ haveblas, kie membroj povas lerni, partopreni, kunhavigi kaj demandi pri Xilinx-solvoj.
Dokumentado
Ĉi tiu produkta gvidilo estas la ĉefa dokumento asociita kun la kerno. Ĉi tiu gvidilo, kune kun dokumentado rilata al ĉiuj produktoj, kiuj helpas en la dezajnprocezo, troveblas sur la Xilinx-Subteno. web paĝo aŭ uzante la Xilinx® Dokumentada Navigilo. Elŝutu la Xilinx Documentation Navigator de la paĝo Elŝutoj. Por pliaj informoj pri ĉi tiu ilo kaj la disponeblaj funkcioj, malfermu la interretan helpon post instalado.
Respondaj Rekordoj
Respondaj Rekordoj inkluzivas informojn pri ofte renkontitaj problemoj, helpemajn informojn pri kiel solvi ĉi tiujn problemojn, kaj iujn ajn konatajn problemojn kun Xilinx-produkto. Respondaj Rekordoj estas kreitaj kaj konservitaj ĉiutage, por ke uzantoj havu aliron al la plej precizaj informoj disponeblaj. Respondaj Rekordoj por ĉi tiu kerno povas troviĝi uzante la Serĉsubtenan skatolon sur la ĉefa Xilinx-subteno web paĝo. Por maksimumigi viajn serĉrezultojn, uzu ŝlosilvortojn kiel:
- Produkta nomo
- Ila mesaĝo(j)
- Resumo de la renkontita problemo
Filtrila serĉo disponeblas post kiam rezultoj estas resenditaj por plu celi la rezultojn.
Teknika Subteno
Xilinx provizas teknikan subtenon en la Xilinx Community Forums por ĉi tiu LogiCORE™ IP-produkto kiam uzata kiel priskribite en la produkta dokumentaro. Xilinx ne povas garantii tempon, funkciecon aŭ subtenon se vi faras iun el la sekvaj:
- Efektivigu la solvon en aparatoj, kiuj ne estas difinitaj en la dokumentado.
- Agordu la solvon preter tio permesita en la produkta dokumentaro.
- Ŝanĝu ajnan sekcion de la dezajno etikedita NE MODIFU.
Por demandi demandojn, navigu al la Xilinx-Komunumaj Forumoj.
Pliaj Rimedoj kaj Leĝaj Avizoj
Xilinx-Rimedoj
Por subtenaj rimedoj kiel Respondoj, Dokumentado, Elŝutoj kaj Forumoj, vidu Xilinx-Subtenon.
Dokumenta Navigilo kaj Dezajnaj Naboj
Xilinx® Documentation Navigator (DocNav) disponigas aliron al Xilinx-dokumentoj, filmetoj kaj subtenaj rimedoj, kiujn vi povas filtri kaj serĉi por trovi informojn. Por malfermi DocNav:
- • El la Vivado® IDE, elektu Helpo → Dokumentado kaj Lerniloj.
• En Vindozo, elektu Komenco → Ĉiuj Programoj → Xilinx Dezajniloj → DocNav.
• Ĉe la komando de Linuksa, enigu docnav.
Xilinx Design Hubs provizas ligilojn al dokumentaro organizita per dezajnaj taskoj kaj aliaj temoj, kiujn vi povas uzi por lerni ŝlosilajn konceptojn kaj trakti oftajn demandojn. Por aliri la Dezajnaj Naboj:
- En DocNav, alklaku la Dezajnaj Naboj View langeto.
- Sur la Xilinx webretejo, vidu la paĝon de Design Hubs.
Notu: Por pliaj informoj pri DocNav, vidu la paĝon de Documentation Navigator sur la Xilinx webretejo.
Referencoj
Ĉi tiuj dokumentoj provizas suplementan materialon utila kun ĉi tiu gvidilo:
- Vivado Design Suite Uzantgvidilo: Programado kaj Sencimigado (UG908)
- Vivado Design Suite Uzantgvidilo: Desegni kun IP (UG896)
- Vivado Design Suite Uzantgvidilo: Dezajnante IP-Subsistemojn uzante IP Integrator (UG994)
- Vivado Design Suite Uzantgvidilo: Komencu (UG910)
- Vivado Design Suite Uzantgvidilo: Logika Simulado (UG900)
- Vivado Design Suite Uzantgvidilo: Efektivigo (UG904)
- Gvidilo pri Migrado de ISE al Vivado Design Suite (UG911)
- AXI Protocol Checker LogiCORE IP-Produkta Gvidilo (PG101)
- AXI4-Stream Protocol Checker LogiCORE IP-Produkta Gvidilo (PG145)
Historio de Revizio
La sekva tabelo montras la reviziohistorion por ĉi tiu dokumento.
| Sekcio | Revizia Resumo |
| 11/23/2020 Versio 1.1 | |
| Komenca eldono. | N/A |
Bonvolu Legi: Gravaj Leĝaj Avizoj
La informoj malkaŝitaj al vi ĉi-sube (la "Materialoj") estas provizitaj nur por la elekto kaj uzo de Xilinx-produktoj. Ĝis la maksimuma mezuro permesita de aplikebla leĝo: (1) Materialoj estas disponigitaj "Kiel ESTAS" kaj kun ĉiuj misfunkciadoj, Xilinx ĉi-pere RENKLATAS ĈIUJN GARANTIOJ KAJ KONDIĈOJ, ESPPRIMITAJ, IMPLITAJ, AŬ LEGAJ, INKLUDE SED NE LIMIGITA AL GARANTIOJ PRI KOMERKABLECO, NE. -Malobservo, AŬ TAŬGECO POR IUJ APARTA CELO; kaj (2) Xilinx ne respondecos (ĉu en kontrakto aŭ delikto, inkluzive de neglektemo, aŭ laŭ iu alia teorio de respondeco) por ajna perdo aŭ damaĝo de ajna speco aŭ naturo rilata al, ekestanta sub, aŭ lige kun, la Materialoj. (inkluzive de via uzo de la Materialoj), inkluzive por ajna rekta, nerekta, speciala, hazarda aŭ konsekvenca perdo aŭ damaĝo (inkluzive de perdo de datumoj, profitoj, bonvolo aŭ ajna speco de perdo aŭ damaĝo suferita kiel rezulto de iu ajn ago farita. de tria partio) eĉ se tia damaĝo aŭ perdo estis racie antaŭvidebla aŭ Xilinx estis informita pri la ebleco de la sama.
Xilinx supozas neniun devon korekti iujn ajn erarojn enhavitajn en la Materialoj aŭ sciigi vin pri ĝisdatigoj al la Materialoj aŭ al produktaj specifoj. Vi ne rajtas reprodukti, modifi, distribui aŭ publike montri la Materialojn sen antaŭa skriba konsento. Iuj produktoj estas submetitaj al la terminoj kaj kondiĉoj de la limigita garantio de Xilinx, bonvolu raporti al la Vendokondiĉoj de Xilinx, kiuj povas esti viewed ĉe https://www.xilinx.com/legal.htm#tos; IP-kernoj povas esti submetitaj al garantiaj kaj subtenaj kondiĉoj enhavitaj en permesilo eldonita al vi de Xilinx. Xilinx-produktoj ne estas desegnitaj aŭ intencitaj por esti sekuraj aŭ por uzi en iu ajn aplikaĵo postulanta sekuran agadon; vi supozas la solan riskon kaj respondecon por uzo de Xilinx-produktoj en tiaj kritikaj aplikoj, bonvolu raporti al la Vendkondiĉoj de Xilinx, kiuj povas esti viewed ĉe https://www.xilinx.com/legal.htm#tos.
Ĉi tiu dokumento enhavas antaŭajn informojn kaj estas ŝanĝebla sen avizo. Informoj ĉi tie provizitaj rilatas al produktoj kaj/aŭ servoj ankoraŭ ne haveblaj por vendo, kaj estas provizitaj nur por informceloj kaj ne estas intencitaj, aŭ por esti interpretitaj, kiel oferto por vendo aŭ provo de komercigo de la produktoj kaj/aŭ servoj referitaj. ĉi tie.
APLIKAĴOJ DE AUTOMOBILO
AŬMOTAJ PRODUZOJ (IDENTIFIGITAJ KIEL "XA" EN LA PARTNOMERCO) NE ESTAS GARANTIZITAJ POR UZO EN LA DISPLOJADO DE AIRBAĜOJ AŬ POR UZADO EN APLIKAĴOJ KIEL AFIKAS REGRON DE VEHIKLO ("SEKURECA APLIKAĴO") KROM SE EKZISTAS SEKURECO KONCEPTO DE GARANTITO. KUN LA ISO 26262 AUTOMOTIVA SEKURECO-NORMO ("SEKURECA DESIGN"). KLEENTOJ ANTAŬ UZI AŬ DISTRIBUI IUJN SISTEMOJN KIUJ INTRUPAGAS PRODUZON, FONDRE TESTI TIAJN SISTEMOJ POR SEKURECO. UZO DE PRODUTOJ EN SEKURECO APLIKAĴO SEN SEKURECO ESTAS PLUTE ĈA RISKO DE LA KLIENTO, SOMMETITA NUR AL APLIKAJ LEĜOJ KAJ REGULOJ REGLANTA LIMIGOJ PRI PRODUKTORESPONVO.
Kopirajto 2020 Xilinx, Inc. Xilinx, la Xilinx-emblemo, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, kaj aliaj elektitaj markoj ĉi tie inkluzivitaj estas varmarkoj de Xilinx en Usono kaj aliaj landoj. Ĉiuj aliaj varmarkoj estas la posedaĵo de siaj respektivaj posedantoj.PG357 (v1.1) la 23-an de novembro 2020, ILA kun AXI4-Stream Interface v1.1
Elŝutu PDF: Xilinx AXI4-Stream Integrated Logic Analyzer Guide
