Przewodnik po zintegrowanym analizatorze stanów logicznych Xilinx AXI4-Stream

Zintegrowany analizator stanów logicznych (ILA) z rdzeniem interfejsu AXI4-Stream to konfigurowalny analizator stanów logicznych IP, którego można używać do monitorowania wewnętrznych sygnałów i interfejsów projektu. Rdzeń ILA zawiera wiele zaawansowanych funkcji nowoczesnych analizatorów logicznych, w tym równania wyzwalacza logicznego i wyzwalacze przejścia zbocza. Rdzeń oferuje również możliwość debugowania i monitorowania interfejsu wraz ze sprawdzaniem protokołów dla mapowanych w pamięci AXI i AXI4-Stream. Ponieważ rdzeń ILA jest synchroniczny z monitorowanym projektem, wszystkie ograniczenia zegara projektu zastosowane w projekcie są również stosowane do komponentów rdzenia ILA. Aby debugować interfejsy w projekcie, należy dodać ILA IP do projektu blokowego w integratorze Vivado® IP. Podobnie opcję sprawdzania protokołu AXI4/AXI4-Stream można włączyć dla ILA IP w integratorze IP. Naruszenia protokołu mogą być następnie wyświetlone na przebiegu viewer analizatora logicznego Vivado.

Cechy

Wybierana przez użytkownika liczba portów sondy i szerokość sondy.

Wybierane przez użytkownika cele pamięci, takie jak blokowa pamięć RAM i UltraRAM
Wiele portów sond można połączyć w jeden warunek wyzwalania.

Wybierane przez użytkownika gniazda AXI do debugowania interfejsów AXI w projekcie.
Konfigurowalne opcje interfejsów AXI, w tym typy interfejsów i komunikaty śledzeniaampgłębokość.

Właściwość danych i wyzwalacza dla sond.
Liczba komparatorów i szerokość dla każdej sondy oraz poszczególnych portów w ramach interfejsów.

Interfejsy wyzwalania krzyżowego wejścia/wyjścia.
Konfigurowalne potokowanie dla sond wejściowych.

Sprawdzanie protokołów AXI4-MM i AXI4-Stream.

Więcej informacji na temat rdzenia ILA można znaleźć w Podręczniku użytkownika pakietu Vivado Design Suite: Programowanie i debugowanie (UG908).

Fakty dotyczące IP

Tabela faktów dotyczących protokołu IP LogiCORE™
Specyfika rdzenia
Obsługiwana rodzina urządzeń1	Versal™ ACAP
Obsługiwane interfejsy użytkownika	Standard IEEE 1149.1 – JTAG
W zestawie z rdzeniem
Projekt Files	RTL
Exampprojekt	Verilog
Stanowisko testowe	Nie podano
Ograniczenia File	Ograniczenia projektowe Xilinx® (XDC)
Model symulacyjny	Nie podano
Obsługiwany sterownik oprogramowania	Brak
Przetestowane przepływy projektowe2
Wpis projektowy	Pakiet projektowy Vivado®
Symulacja	Informacje na temat obsługiwanych symulatorów można znaleźć w pliku Narzędzia projektowe Xilinx: Przewodnik po informacjach o wydaniu.
Synteza	Synteza Vivado
Wsparcie
Wszystkie dzienniki zmian adresu IP Vivado	Dzienniki zmian adresu IP Master Vivado: 72775
Wsparcie Xilinxa web strona
Uwagi: 1. Pełną listę obsługiwanych urządzeń znajdziesz w katalogu Vivado® IP. 2. Informacje na temat obsługiwanych wersji narzędzi można znaleźć w sekcji Narzędzia projektowe Xilinx: Przewodnik po informacjach o wydaniu.

Nadview

Nawigowanie po treści w procesie projektowania
Dokumentacja Xilinx® jest zorganizowana wokół zestawu standardowych procesów projektowych, aby pomóc Ci znaleźć treść odpowiednią do bieżącego zadania programistycznego. W niniejszym dokumencie omówiono następujące procesy projektowe:

Rozwój sprzętu, IP i platformy: Tworzenie bloków PL IP dla platformy sprzętowej, tworzenie jądra PL, symulacja funkcjonalna podsystemu i ocena taktowania, wykorzystania zasobów i zamknięcia zasilania Vivado®. Obejmuje również opracowanie platformy sprzętowej do integracji systemów. Tematy zawarte w tym dokumencie, które mają zastosowanie do tego procesu projektowania, obejmują:
Opisy portów

Taktowanie i resetowanie
Dostosowywanie i generowanie rdzenia

Koniec rdzeniaview
Sygnały i interfejsy w konstrukcji FPGA są podłączone do wejść sondy ILA i szczeliny. Te sygnały i interfejsy, dołączone odpowiednio do wejść sondy i szczeliny, to sampprowadzone z szybkościami projektowymi i przechowywane przy użyciu wbudowanej pamięci RAM. Sygnały i interfejsy w konstrukcji Versal™ ACAP są podłączone do wejść sondy ILA i gniazda. Te dołączone sygnały i interfejsy to sampprowadzone z prędkościami projektowymi przy użyciu wejścia zegara rdzenia i przechowywane w blokowych pamięciach RAM na chipie. Podstawowe parametry określają, co następuje:

Liczba sond (do 512) i szerokość sond (od 1 do 1024).

Szereg gniazd i opcji interfejsu.
Śledź sampgłębokość.

Właściwość danych i/lub wyzwalacza dla sond.
Liczba komparatorów dla każdej sondy.

Komunikacja z rdzeniem ILA odbywa się za pomocą instancji AXI Debug Hub, która łączy się z rdzeniem IP systemu sterowania, interfejsu i przetwarzania (CIPS).

Po załadowaniu projektu do Versal ACAP użyj oprogramowania analizatora logicznego Vivado®, aby skonfigurować zdarzenie wyzwalające pomiar ILA. Po wystąpieniu wyzwalacza sampBufor pliku jest wypełniany i przesyłany do analizatora logicznego Vivado. Możesz view te dane za pomocą okna przebiegu. Sonda SampFunkcjonalność plików i wyzwalaczy jest zaimplementowana w programowalnym obszarze logicznym. Wbudowana pamięć RAM lub pamięć UltraRAM oparta na docelowym miejscu przechowywania wybranym podczas dostosowywania, w którym przechowywane są dane do czasu przesłania ich przez oprogramowanie. Do wyzwalania zdarzeń, przechwytywania danych lub komunikacji z rdzeniem ILA nie jest wymagane żadne wejście ani wyjście użytkownika. Rdzeń ILA jest w stanie monitorować sygnały na poziomie interfejsu, może przekazywać informacje na poziomie transakcji, takie jak zaległe transakcje dla interfejsów AXI4.

Komparator wyzwalania sondy ILA
Każde wejście sondy jest podłączone do komparatora wyzwalającego, który może wykonywać różne operacje. W czasie wykonywania komparator można ustawić tak, aby wykonywał porównania = lub !=. Obejmuje to wzorce dopasowania poziomów, takie jak X0XX101. Obejmuje także wykrywanie przejść zboczy, takich jak zbocze narastające (R), zbocze opadające (F), dowolne zbocze (B) lub brak przejścia (N). Komparator wyzwalacza może wykonywać bardziej złożone porównania, w tym >, <, ≥ i ≤.

WAŻNY! Komparator jest ustawiany w czasie pracy za pomocą analizatora logicznego Vivado®.

Warunek wyzwalania ILA
Warunek wyzwalania jest wynikiem obliczeń logicznych „AND” lub „OR” każdego z wyników komparatora wyzwalania sondy ILA. Korzystając z analizatora logicznego Vivado®, możesz wybrać, czy „AND” ma wyzwalać sondy komparatorów, czy też „LUB”. Ustawienie „AND” powoduje zdarzenie wyzwalające, gdy wszystkie porównania sond ILA zostaną spełnione. Ustawienie „OR” powoduje zdarzenie wyzwalające, gdy którekolwiek porównanie sond ILA zostanie spełnione. Warunek wyzwalania to zdarzenie wyzwalające używane do pomiaru śladu ILA.

Aplikacje

Rdzeń ILA jest przeznaczony do stosowania w aplikacji wymagającej weryfikacji lub debugowania przy użyciu Vivado®. Poniższy rysunek pokazuje, że rdzeń IP CIPS zapisuje i odczytuje z kontrolera RAM bloku AXI za pośrednictwem sieci AXI Network on Chip (NoC). Rdzeń ILA jest podłączony do sieci interfejsów pomiędzy AXI NoC i kontrolerem RAM bloku AXI w celu monitorowania transakcji AXI4 w menedżerze sprzętu.

Licencjonowanie i zamawianie
Ten moduł IP Xilinx® LogiCORE™ jest dostarczany bezpłatnie z pakietem Xilinx Vivado® Design Suite zgodnie z warunkami Licencji użytkownika końcowego Xilinx.
Notatka: Aby sprawdzić, czy potrzebujesz licencji, sprawdź kolumnę Licencja w Katalogu IP. „Zawarte” oznacza, że licencja jest dołączona do pakietu Vivado® Design Suite; Zakup oznacza, że musisz kupić licencję na korzystanie z rdzenia. Informacje na temat innych modułów IP Xilinx® LogiCORE™ są dostępne na stronie własności intelektualnej Xilinx. Aby uzyskać informacje na temat cen i dostępności innych modułów i narzędzi Xilinx LogiCORE IP, skontaktuj się z lokalnym przedstawicielem handlowym Xilinx.

Specyfikacja produktu

Opisy portów
Poniższe tabele zawierają szczegółowe informacje na temat portów i parametrów ILA.
Porty ILA

Tabela 1: Porty ILA
Nazwa portu	Wejście/Wyjście	Opis
zegar	I	Zaprojektuj zegar, który taktuje całą logikę wyzwalania i przechowywania.
sonda [ – 1:0]	I	Wejście portu sondy. Numer portu sondy mieści się w przedziale od 0 do 511. Szerokość portu sondy (oznaczona przez ) mieści się w zakresie od 1 do 1024. Musisz zadeklarować ten port jako wektor. W przypadku portu 1-bitowego użyj sondy [0:0].
trig_out	O	Port trig_out można wygenerować na podstawie warunku wyzwalacza lub z zewnętrznego portu trig_in. Analizator stanów logicznych umożliwia sterowanie czasem działania umożliwiającym przełączanie między warunkiem wyzwalania a wyzwalaniem trig_in w celu sterowania trig_out.
trig_in	I	Port wyzwalania wejściowego używany w systemie opartym na procesach dla wbudowanego wyzwalacza krzyżowego. Można go podłączyć do innego ILA, aby utworzyć wyzwalacz kaskadowy.
otwór_ _	I	Interfejs gniazda. Typ interfejsu jest tworzony dynamicznie w oparciu o slot_ _ parametr typu interfejsu. Poszczególne porty w interfejsach są dostępne do monitorowania w menedżerze sprzętu.
trig_out_ack	I	Potwierdzenie dla trig_out.
trig_in_ack	O	Potwierdzenie dla trig_in.
zresetować	I	Typ wejścia ILA, gdy jest ustawiony na „Interface Monitor”, ten port powinien mieć ten sam sygnał resetowania, który jest synchroniczny z logiką projektu podłączoną do gniazda_ _ porty rdzenia ILA.
S_OŚ	Wejście/Wyjście	Opcjonalne złącze. Używane do ręcznego połączenia z rdzeniem AXI Debug Hub, gdy w Opcjach zaawansowanych wybrana jest opcja „Włącz interfejs AXI4-Stream dla ręcznego połączenia z AXI Debug Hub”.
M_OŚ	Wejście/Wyjście	Opcjonalne złącze. Używane do ręcznego połączenia z rdzeniem AXI Debug Hub, gdy w „Opcjach zaawansowanych” wybrana jest opcja „Włącz interfejs AXI4-Stream dla ręcznego połączenia z AXI Debug Hub”.

Tabela 1: Porty ILA (ciąg dalszy)
Nazwa portu	Wejście/Wyjście	Opis
aresetn	I	Opcjonalne złącze. Używane do ręcznego połączenia z rdzeniem AXI Debug Hub, gdy w „Opcjach zaawansowanych” wybrana jest opcja „Włącz interfejs AXI4-Stream dla ręcznego połączenia z AXI Debug Hub”. Ten port powinien być zsynchronizowany z portem resetowania AXI Debug Hub.
potwierdź	I	Opcjonalne złącze. Używane do ręcznego połączenia z rdzeniem AXI Debug Hub, gdy w „Opcjach zaawansowanych” wybrana jest opcja „Włącz interfejs AXI4-Stream dla ręcznego połączenia z AXI Debug Hub”. Port ten powinien być zsynchronizowany z portem zegara AXI Debug Hub.

Parametry ILA

Tabela 2: Parametry ILA
Parametr	Dozwolone Wartości	Wartości domyślne	Opis
Nazwa_komponentu	Ciąg zawierający A–Z, 0–9 i _ (podkreślenie)	ila_0	Nazwa tworzonego komponentu.
C_NUM_OF_PROBES	1–512	1	Liczba portów sondy ILA.
C_MEMORY_TYPE	0, 1	0	Miejsce docelowe przechwyconych danych. 0 odpowiada blokowej pamięci RAM, a 1 odpowiada UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Głębokość bufora do przechowywania sondy. Liczba ta reprezentuje maksymalną liczbę samppliki, które mogą być przechowywane w czasie wykonywania dla każdego wejścia sondy.
C_PROBE _SZEROKOŚĆ	1–1024	1	Szerokość portu sondy . Gdzie to port sondy mający wartość od 0 do 1,023.
C_TRIGOUT_EN	Prawda/Fałsz	FAŁSZ	Włącza funkcję wyzwalania. Używane są porty trig_out i trig_out_ack.
C_TRIGIN_EN	Prawda/Fałsz	FAŁSZ	Włącza funkcję wyzwalania. Używane są porty trig_in i trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Dodaj dodatkowe klapki do portów sondy. Jeden parametr dotyczy wszystkich portów sondy.
ALL_PROBE_SAME_MU	Prawda/Fałsz	PRAWDA	Wymusza to te same jednostki wartości porównawczej (jednostki dopasowania) dla wszystkich sond.
C_PROBE _MU_CNT	1–16	1	Liczba jednostek wartości porównawczej (dopasowania) na sondę. Jest to ważne tylko wtedy, gdy ALL_PROBE_SAME_MU ma wartość FALSE.
C_PROBE _TYP	DANE i WYZWALACZ, WYZWALACZ, DANE	DANE i WYZWALACZ	Aby wybrać wybraną sondę do określenia warunku wyzwalania lub do celów przechowywania danych, lub do obu tych celów.
C_ADV_TRIGGER	Prawda/Fałsz	FAŁSZ	Włącza opcję wyzwalania z wyprzedzeniem. Włącza to maszynę stanu wyzwalania i umożliwia napisanie własnej sekwencji wyzwalania w analizatorze logicznym Vivado.

Tabela 2: Parametry ILA (ciąg dalszy)
Parametr	Dozwolone Wartości	Wartości domyślne	Opis
C_NUM_MONITOR_SLOTS	1-11	1	Liczba gniazd interfejsu.
Uwagi: 1. Maksymalna liczba jednostek wartości porównawczej (dopasowania) jest ograniczona do 1,024. Dla wyzwalacza podstawowego (C_ADV_TRIGGER = FALSE) każda sonda ma jedną jednostkę wartości porównawczej (tak jak we wcześniejszej wersji). Ale w przypadku opcji wyzwalania z wyprzedzeniem (C_ADV_TRIGGER = TRUE) oznacza to, że poszczególne sondy nadal mogą mieć możliwość wyboru liczby jednostek porównywanych wartości od jednego do czterech. Ale wszystkie porównywane jednostki wartości nie powinny przekraczać więcej niż 1,024. Oznacza to, że jeśli potrzebujesz czterech jednostek porównawczych na sondę, możesz użyć tylko 256 sond.

Projektowanie z rdzeniem

W tej sekcji znajdują się wytyczne i dodatkowe informacje ułatwiające projektowanie z rdzeniem.

Zegar
Port wejściowy clk to zegar używany przez rdzeń ILA do rejestrowania wartości sondy. Aby uzyskać najlepsze wyniki, powinien to być ten sam sygnał zegara, który jest zsynchronizowany z logiką projektu, która jest podłączona do portów sond rdzenia ILA. Podczas ręcznego łączenia z AXI Debug Hub, sygnał aclk powinien być zsynchronizowany z portem wejściowym zegara AXI Debug Hub.

Resetuje
Kiedy ustawisz typ wejścia ILA na Monitor interfejsu, port resetowania powinien być tym samym sygnałem resetowania, który jest synchroniczny z logiką projektu, do której podłączony jest interfejs
otwór_ _ port rdzenia ILA. W przypadku ręcznego połączenia z rdzeniem AXI Debug Hub obecny port powinien być zsynchronizowany z portem resetowania rdzenia AXI Debug Hub.

Etapy przepływu projektowania
W tej sekcji opisano dostosowywanie i generowanie rdzenia, ograniczanie rdzenia oraz etapy symulacji, syntezy i implementacji specyficzne dla tego rdzenia IP. Bardziej szczegółowe informacje na temat standardowych procesów projektowania Vivado® i integratora IP można znaleźć w następujących podręcznikach użytkownika pakietu Vivado Design Suite:

Podręcznik użytkownika pakietu Vivado Design Suite: Projektowanie podsystemów IP przy użyciu integratora IP (UG994)
Podręcznik użytkownika pakietu Vivado Design Suite: Projektowanie przy użyciu protokołu IP (UG896)
Podręcznik użytkownika pakietu Vivado Design Suite: Pierwsze kroki (UG910)
Podręcznik użytkownika pakietu Vivado Design Suite: Symulacja logiczna (UG900)

Dostosowywanie i generowanie rdzenia

Ta sekcja zawiera informacje na temat używania narzędzi Xilinx® do dostosowywania i generowania rdzenia w pakiecie Vivado® Design Suite. Jeśli dostosowujesz i generujesz rdzeń w integratorze IP Vivado, szczegółowe informacje znajdziesz w Podręczniku użytkownika pakietu Vivado Design Suite: Projektowanie podsystemów IP przy użyciu integratora IP (UG994). Integrator IP może automatycznie obliczyć pewne wartości konfiguracyjne podczas sprawdzania poprawności lub generowania projektu. Aby sprawdzić, czy wartości się zmieniają, zapoznaj się z opisem parametru w tym rozdziale. Do view wartość parametru, uruchom komendę valid_bd_design w konsoli Tcl. Możesz dostosować adres IP do wykorzystania w swoim projekcie, określając wartości różnych parametrów związanych z rdzeniem IP, wykonując następujące kroki:

Wybierz adres IP z katalogu adresów IP.
Kliknij dwukrotnie wybrany adres IP lub wybierz polecenie Dostosuj IP z paska narzędzi lub kliknij menu prawym przyciskiem myszy.

Szczegółowe informacje można znaleźć w Podręczniku użytkownika pakietu Vivado Design Suite: Projektowanie za pomocą protokołu IP (UG896) i Podręczniku użytkownika pakietu Vivado Design Suite: Pierwsze kroki (UG910). Rysunki w tym rozdziale są ilustracjami Vivado IDE. Przedstawiony tutaj układ może różnić się od aktualnej wersji.

Aby uzyskać dostęp do rdzenia, wykonaj następujące czynności:

Otwórz projekt wybierając File następnie Otwórz projekt lub utwórz nowy projekt, wybierając File następnie Nowy Projekt w Vivado.
Otwórz katalog adresów IP i przejdź do dowolnej taksonomii.

Kliknij dwukrotnie ILA, aby wyświetlić podstawową nazwę Vivado IDE.

Panel opcji ogólnych
Poniższy rysunek przedstawia zakładkę Opcje ogólne w ustawieniu Natywnym, która umożliwia określenie opcji:

Poniższy rysunek przedstawia zakładkę Opcje ogólne w ustawieniu AXI, która umożliwia określenie opcji:

Nazwa komponentu: Użyj tego pola tekstowego, aby podać unikalną nazwę modułu dla rdzenia ILA.

Typ wejścia ILA: Ta opcja określa, jaki typ interfejsu lub sygnału ILA powinien debugować. Obecnie wartości tego parametru to „Native Probes”, „Interface Monitor” i „Mixed”.
Liczba sond: Użyj tego pola tekstowego, aby wybrać liczbę portów sond w rdzeniu ILA. Poprawny zakres używany w Vivado® IDE to 1 do 64. Jeśli potrzebujesz więcej niż 64 portów sond, musisz użyć polecenia Tcl, aby wygenerować rdzeń ILA.
Liczba gniazd interfejsu (dostępne tylko w przypadku typu monitora interfejsu i typu mieszanego): Ta opcja pozwala wybrać liczbę gniazd interfejsu AXI, które należy podłączyć do ILA.

Taka sama liczba komparatorów dla wszystkich portów sond: Na tym panelu można skonfigurować liczbę komparatorów na sondę. Tę samą liczbę komparatorów dla wszystkich sond można włączyć, wybierając .

Panele portów sond
Poniższy rysunek przedstawia zakładkę Probe Ports, która umożliwia określenie ustawień:

Panel portu sondy: szerokość każdego portu sondy można skonfigurować w panelach portów sondy. Każdy panel portów sond ma maksymalnie siedem portów.
Szerokość sondy: Można podać szerokość każdego portu sondy. Poprawny zakres to od 1 do 1024.
Liczba komparatorów: Ta opcja jest włączona tylko wtedy, gdy wyłączona jest opcja „Ta sama liczba komparatorów dla wszystkich portów sond”. Dla każdej sondy można ustawić komparator w zakresie od 1 do 16.

Dane i/lub wyzwalacz: za pomocą tej opcji można ustawić typ sondy dla każdej sondy. Prawidłowe opcje to DATA_and_TRIGGER, DATA i TRIGGER.
Opcje komparatora: Za pomocą tej opcji można ustawić rodzaj operacji lub porównania dla każdej sondy.

Opcje interfejsu
Poniższy rysunek przedstawia zakładkę Opcje interfejsu, gdy dla typu wejścia ILA wybrano opcję Monitor interfejsu lub Typ mieszany:

Typ interfejsu: dostawca, biblioteka, nazwa i wersja (VLNV) interfejsu, który ma być monitorowany przez rdzeń ILA.
Szerokość ID AXI-MM: Wybiera szerokość ID interfejsu AXI, gdy slot_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.

Szerokość danych AXI-MM: Wybiera parametry odpowiadające slot_Wybiera szerokość danych interfejsu AXI, gdy slot_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.
Szerokość adresu AXI-MM: Wybiera szerokość adresu interfejsu AXI, gdy slot_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.
Włącz sprawdzanie protokołu AXI-MM/Stream: Włącza sprawdzanie protokołu AXI4-MM lub AXI4-Stream dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM lub AXI4-Stream, gdzie to numer gniazda.

Włącz liczniki śledzenia transakcji: Włącza funkcję śledzenia transakcji AXI4-MM.
Liczba zaległych transakcji odczytu: Określa liczbę zaległych transakcji odczytu na identyfikator. Wartość powinna być równa lub większa od liczby zaległych transakcji Odczytu dla tego połączenia.
Liczba zaległych transakcji zapisu: Określa liczbę zaległych transakcji zapisu na identyfikator. Wartość powinna być równa lub większa niż liczba zaległych transakcji zapisu dla tego połączenia.

Monitoruj sygnały stanu APC: Włącz monitorowanie sygnałów stanu APC dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.
Skonfiguruj kanał adresu odczytu AXI jako Dane: Wybierz sygnały kanału adresu odczytu do celów przechowywania danych dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.
Skonfiguruj kanał adresu odczytu AXI jako wyzwalacz: Wybierz sygnały kanału adresu odczytu, aby określić warunek wyzwalania dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.

Skonfiguruj kanał danych odczytu AXI jako Dane: Wybierz sygnały kanału danych odczytu do celów przechowywania danych dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.
Skonfiguruj kanał danych odczytu AXI jako wyzwalacz: Wybierz sygnały kanału danych odczytu, aby określić warunki wyzwalania dla szczeliny kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.
Skonfiguruj kanał adresu zapisu AXI jako Dane: Wybierz sygnały kanału adresu zapisu do celów przechowywania danych dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.

Skonfiguruj kanał adresu zapisu AXI jako wyzwalacz: Wybierz sygnały kanału adresu zapisu w celu określenia warunków wyzwalania dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.
Skonfiguruj kanał zapisu danych AXI jako Dane: Wybierz sygnały kanału zapisu danych do celów przechowywania danych dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.
Skonfiguruj kanał zapisu danych AXI jako wyzwalacz: Wybierz sygnały kanału zapisu danych w celu określenia warunku wyzwalania dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.

Skonfiguruj kanał odpowiedzi zapisu AXI jako Dane: Wybierz sygnały kanału odpowiedzi zapisu do celów przechowywania danych dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.
Skonfiguruj kanał odpowiedzi zapisu AXI jako wyzwalacz: Wybierz sygnały kanału odpowiedzi zapisu w celu określenia warunku wyzwalania dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-MM, gdzie to numer gniazda.
Szerokość Tdata AXI-Stream: Wybiera szerokość Tdata interfejsu AXI-Stream, gdy slot_ typ interfejsu jest skonfigurowany jako AXI-Stream, gdzie to numer gniazda.

Szerokość TID AXI-Stream: Wybiera szerokość TID interfejsu AXI-Stream, gdy slot_ typ interfejsu jest skonfigurowany jako AXI-Stream, gdzie to numer gniazda.
Szerokość TUSER AXI-Stream: Wybiera szerokość TUSER interfejsu AXI-Stream, gdy slot_ typ interfejsu jest skonfigurowany jako AXI-Stream, gdzie to numer gniazda.
Szerokość TDEST AXI-Stream: Wybiera szerokość TDEST interfejsu AXI-Stream, gdy slot_ typ interfejsu jest skonfigurowany jako AXI-Stream, gdzie to numer gniazda.

Skonfiguruj sygnały AXIS jako dane: Wybierz sygnały AXI4-Stream do celów przechowywania danych dla gniazda
kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-Stream gdzie to numer gniazda.
Skonfiguruj sygnały AXIS jako wyzwalacz: Wybierz sygnały AXI4-Stream, aby określić warunek wyzwalania dla gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako AXI-Stream, gdzie to numer gniazda.
Skonfiguruj gniazdo jako dane i/lub wyzwalacz: Wybiera sygnały gniazda innego niż AXI w celu określenia warunku wyzwalania lub w celu przechowywania danych, lub dla obu typów gniazda kiedy szczelina_ typ interfejsu jest skonfigurowany jako inny niż AXI, gdzie to numer gniazda.

Opcje przechowywania
Poniższy rysunek przedstawia zakładkę Opcje przechowywania, która pozwala wybrać typ docelowej pamięci i głębokość używanej pamięci:

Miejsce docelowe przechowywania: Ten parametr służy do wyboru typu docelowego miejsca przechowywania z menu rozwijanego.

Głębokość danych: Ten parametr służy do wyboru odpowiedniego sampgłębokość pliku z menu rozwijanego.

Opcje zaawansowane
Poniższy rysunek przedstawia kartę Opcje zaawansowane:

Włącz interfejs AXI4-Stream dla ręcznego połączenia z AXI Debug Hub: Po włączeniu ta opcja zapewnia interfejs AXIS dla adresu IP umożliwiający połączenie z AXI Debug Hub.
Włącz interfejs wejścia wyzwalacza: Zaznacz tę opcję, aby włączyć opcjonalny port wejściowy wyzwalacza.
Włącz interfejs wyjścia wyzwalania: Zaznacz tę opcję, aby włączyć opcjonalny port wyjścia wyzwalania.

Rura wejściowa Stages: Wybierz liczbę rejestrów, które chcesz dodać do sondy, aby poprawić wyniki implementacji. Parametr ten dotyczy wszystkich sond.
Zaawansowany wyzwalacz: zaznacz, aby włączyć sekwencjonowanie wyzwalacza oparte na maszynie stanu.

Generowanie wyników
Szczegółowe informacje można znaleźć w Podręczniku użytkownika pakietu Vivado Design Suite: Projektowanie za pomocą protokołu IP (UG896).

Ograniczanie rdzenia

Wymagane ograniczenia
Rdzeń ILA zawiera XDC file który zawiera odpowiednie fałszywe ograniczenia ścieżki, aby zapobiec nadmiernemu ograniczaniu ścieżek synchronizacji przecinających domenę zegara. Oczekuje się również, że sygnał zegara podłączony do portu wejściowego clk rdzenia ILA będzie odpowiednio ograniczony w twoim projekcie.

Wybór urządzenia, pakietu i klasy prędkości
Ta sekcja nie dotyczy tego rdzenia IP.

Częstotliwości zegara
Ta sekcja nie dotyczy tego rdzenia IP.

Zarządzanie zegarem
Ta sekcja nie dotyczy tego rdzenia IP.
Umiejscowienie zegara
Ta sekcja nie dotyczy tego rdzenia IP.
Bankowy
Ta sekcja nie dotyczy tego rdzenia IP.

Umiejscowienie transceivera
Ta sekcja nie dotyczy tego rdzenia IP.
Standard we/wy i rozmieszczenie
Ta sekcja nie dotyczy tego rdzenia IP.

Symulacja

Aby uzyskać wyczerpujące informacje na temat komponentów symulacyjnych Vivado®, a także informacje na temat korzystania z obsługiwanych narzędzi innych firm, zobacz Podręcznik użytkownika pakietu Vivado Design Suite: Symulacja logiczna (UG900).

Synteza i wdrożenie
Szczegółowe informacje na temat syntezy i implementacji można znaleźć w Podręczniku użytkownika pakietu Vivado Design Suite: Designing with IP (UG896).

Debugowanie

Ten dodatek zawiera szczegółowe informacje na temat zasobów dostępnych w ramach wsparcia Xilinx® webwitryny i narzędzia do debugowania. Jeśli adres IP wymaga klucza licencyjnego, klucz musi zostać zweryfikowany. Narzędzia projektowe Vivado® posiadają kilka punktów kontrolnych licencji umożliwiających bramkowanie licencjonowanego adresu IP w ramach przepływu. Jeśli sprawdzenie licencji zakończy się pomyślnie, generowanie adresu IP może być kontynuowane. W przeciwnym razie generowanie zostanie zatrzymane z powodu błędu. Punkty kontrolne licencji są egzekwowane za pomocą następujących narzędzi:

Synteza Vivado

Implementacja Vivado
write_bitstream (polecenie Tcl)

WAŻNY! Poziom licencji IP jest ignorowany w punktach kontrolnych. Test potwierdza istnienie ważnej licencji. Nie sprawdza poziomu licencji IP.

Znajdowanie pomocy na Xilinx.com

Aby pomóc w procesie projektowania i debugowania podczas korzystania z rdzenia, wsparcie Xilinx web strona zawiera kluczowe zasoby, takie jak dokumentacja produktu, informacje o wersji, zapisy odpowiedzi, informacje o znanych problemach oraz łącza umożliwiające uzyskanie dalszej pomocy dotyczącej produktu. Dostępne są także fora społeczności Xilinx, na których członkowie mogą uczyć się, uczestniczyć, dzielić się informacjami i zadawać pytania dotyczące rozwiązań Xilinx.

Dokumentacja
Niniejszy przewodnik po produkcie jest głównym dokumentem związanym z rdzeniem. Ten przewodnik, wraz z dokumentacją związaną ze wszystkimi produktami pomagającymi w procesie projektowania, można znaleźć na stronie wsparcia Xilinx web stronie lub za pomocą Nawigatora dokumentacji Xilinx®. Pobierz Nawigator dokumentacji Xilinx ze strony pobierania. Aby uzyskać więcej informacji na temat tego narzędzia i dostępnych funkcji, otwórz pomoc online po instalacji.

Rekordy odpowiedzi
Zapisy odpowiedzi zawierają informacje o często spotykanych problemach, pomocne informacje o tym, jak rozwiązać te problemy oraz wszelkie znane problemy z produktem Xilinx. Rejestry odpowiedzi są tworzone i utrzymywane codziennie, zapewniając użytkownikom dostęp do najdokładniejszych dostępnych informacji. Rekordy odpowiedzi dla tego rdzenia można znaleźć, korzystając z pola Wyszukaj wsparcie w głównym wsparciu Xilinx web strona. Aby zmaksymalizować wyniki wyszukiwania, użyj słów kluczowych takich jak:

Nazwa produktu
Komunikat(y) narzędzia
Podsumowanie napotkanego problemu

Wyszukiwanie według filtrów jest dostępne po zwróceniu wyników w celu dalszego ukierunkowania wyników.

Wsparcie techniczne
Firma Xilinx zapewnia pomoc techniczną na forach społeczności Xilinx dla tego produktu LogiCORE™ IP, jeśli jest on używany zgodnie z opisem w dokumentacji produktu. Xilinx nie może zagwarantować czasu, funkcjonalności ani wsparcia, jeśli wykonasz którąkolwiek z poniższych czynności:

Zaimplementuj rozwiązanie w urządzeniach, które nie są zdefiniowane w dokumentacji.

Dostosuj rozwiązanie poza zakresem dozwolonym w dokumentacji produktu.
Zmień dowolną sekcję projektu oznaczoną jako NIE MODYFIKUJ.

Aby zadać pytania, przejdź do forów społeczności Xilinx.

Dodatkowe zasoby i uwagi prawne

Zasoby Xilinxu
Aby uzyskać informacje na temat zasobów pomocy, takich jak odpowiedzi, dokumentacja, pliki do pobrania i fora, zobacz Wsparcie Xilinx.

Nawigator dokumentacji i centra projektowe
Xilinx® Documentation Navigator (DocNav) zapewnia dostęp do dokumentów, filmów i zasobów pomocy technicznej Xilinx, które można filtrować i przeszukiwać w celu znalezienia informacji. Aby otworzyć DocNav:

• W Vivado® IDE wybierz Pomoc → Dokumentacja i tutoriale.
• W systemie Windows wybierz Start → Wszystkie programy → Narzędzia projektowe Xilinx → DocNav.
• W wierszu poleceń systemu Linux wpisz docnav.

Centra projektowe Xilinx udostępniają łącza do dokumentacji zorganizowanej według zadań projektowych i innych tematów, z których można skorzystać, aby poznać kluczowe koncepcje i odpowiedzieć na często zadawane pytania. Aby uzyskać dostęp do Design Hubs:

W DocNav kliknij Huby projektowe View patka.
Na Xilinxie webwitryny, zobacz stronę Design Hubs.

Notatka: Więcej informacji na temat DocNav można znaleźć na stronie Nawigatora dokumentacji w Xilinx webstrona.

Odniesienia
Dokumenty te zawierają materiały uzupełniające przydatne w tym przewodniku:

Podręcznik użytkownika pakietu Vivado Design Suite: Programowanie i debugowanie (UG908)

Podręcznik użytkownika pakietu Vivado Design Suite: Projektowanie przy użyciu protokołu IP (UG896)
Podręcznik użytkownika pakietu Vivado Design Suite: Projektowanie podsystemów IP przy użyciu integratora IP (UG994)
Podręcznik użytkownika pakietu Vivado Design Suite: Pierwsze kroki (UG910)

Podręcznik użytkownika pakietu Vivado Design Suite: Symulacja logiczna (UG900)
Podręcznik użytkownika pakietu Vivado Design Suite: Implementacja (UG904)
Przewodnik migracji ISE do pakietu Vivado Design Suite (UG911)

Przewodnik po produkcie LogiCORE IP AXI Protocol Checker (PG101)
Kontroler protokołu AXI4-Stream Przewodnik po produkcie LogiCORE IP (PG145)

Historia rewizji
Poniższa tabela przedstawia historię wersji tego dokumentu.

Sekcja	Podsumowanie wersji
11 / 23 / 2020 Wersja 1.1
Pierwsze wydanie.	Brak

Przeczytaj: Ważne uwagi prawne
Informacje ujawnione poniżej („Materiały”) służą wyłącznie do wyboru i wykorzystania produktów Xilinx. W maksymalnym zakresie dozwolonym przez obowiązujące prawo: (1) Materiały są udostępniane „TAKIE, JAKIE SĄ” i ze wszystkimi wadami, Xilinx niniejszym WYŁĄCZA WSZELKIE GWARANCJE I WARUNKI, WYRAŹNE, DOROZUMIANE LUB USTAWOWE, W TYM M.in. GWARANCJE WARTOŚCI HANDLOWEJ, NIE -NARUSZENIA LUB PRZYDATNOŚCI DO OKREŚLONEGO CELU; oraz (2) Xilinx nie będzie ponosić odpowiedzialności (umownej lub deliktowej, w tym wynikającej z zaniedbania lub innej teorii odpowiedzialności) za jakiekolwiek straty lub szkody jakiegokolwiek rodzaju i charakteru związane z Materiałami, powstałe w związku z nimi (w tym za korzystanie z Materiałów), w tym za wszelkie bezpośrednie, pośrednie, specjalne, przypadkowe lub wynikowe straty lub szkody (w tym utratę danych, zysków, wartości firmy lub wszelkiego rodzaju straty lub szkody poniesione w wyniku jakiegokolwiek powództwa wszczętego przez stronę trzecią), nawet jeśli takie szkody lub straty można było w uzasadniony sposób przewidzieć lub Xilinx został poinformowany o możliwości ich wystąpienia.

Xilinx nie przyjmuje obowiązku poprawiania jakichkolwiek błędów zawartych w Materiałach ani powiadamiania Cię o aktualizacjach Materiałów lub specyfikacji produktów. Nie możesz reprodukować, modyfikować, rozpowszechniać ani publicznie wyświetlać Materiałów bez uprzedniej pisemnej zgody. Niektóre produkty podlegają warunkom ograniczonej gwarancji Xilinx. Prosimy o zapoznanie się z Warunkami sprzedaży Xilinx, które można viewwyd. w https://www.xilinx.com/legal.htm#tos; Rdzenie IP mogą podlegać warunkom gwarancji i wsparcia zawartym w licencji wydanej użytkownikowi przez Xilinx. Produkty Xilinx nie są zaprojektowane ani przeznaczone do stosowania w sytuacjach awaryjnych ani do stosowania w jakichkolwiek zastosowaniach wymagających niezawodnego działania; przyjmujesz na siebie wyłączne ryzyko i odpowiedzialność za korzystanie z produktów Xilinx w tak krytycznych zastosowaniach, zapoznaj się z Warunkami sprzedaży Xilinx, które można viewwyd. w https://www.xilinx.com/legal.htm#tos.
Niniejszy dokument zawiera informacje wstępne i może ulec zmianie bez powiadomienia. Informacje zawarte w niniejszym dokumencie dotyczą produktów i/lub usług jeszcze niedostępnych w sprzedaży i mają charakter wyłącznie informacyjny i nie mają na celu ani nie mogą być interpretowane jako oferta sprzedaży lub próba komercjalizacji produktów i/lub usług, o których mowa tutaj.

ZASTRZEŻENIE DOTYCZĄCE ZASTOSOWAŃ MOTORYZACYJNYCH
PRODUKTY MOTORYZACYJNE (OZNACZONE JAKO „XA” W NUMERZE CZĘŚCI) NIE SĄ GWARANTOWANE DO UŻYCIA PRZY WYZWALANIE PODUSZEK POWIETRZNYCH LUB DO STOSOWANIA W ZASTOSOWANIACH MAJĄCYCH WPŁYW NA KONTROLĘ POJAZDU („WSTĘP BEZPIECZEŃSTWA”), GDY NIE ISTNIEJE SPÓJNA KONCEPCJA BEZPIECZEŃSTWA LUB FUNKCJA REDUNDANCJI Z NORMĄ BEZPIECZEŃSTWA SAMOCHODOWEGO ISO 26262 („PROJEKT BEZPIECZEŃSTWA”). KLIENCI ZOBOWIĄZUJĄ SIĘ PRZED UŻYCIEM LUB DYSTRYBUCJĄ JAKICHKOLWIEK SYSTEMÓW ZAWIERAJĄCYCH PRODUKTY, DOKŁADNIE TESTOWAĆ TAKIE SYSTEMY POD kątem BEZPIECZEŃSTWA. UŻYWANIE PRODUKTÓW W ZASTOSOWANIACH BEZPIECZEŃSTWA BEZ KONSTRUKCJI BEZPIECZEŃSTWA JEST CAŁKOWICIE NA RYZYKO KLIENTA I PODLEGA WYŁĄCZNIE OBOWIĄZUJĄCYM PRAWOM I PRZEPISOM REGULUJĄCYM OGRANICZENIA ODPOWIEDZIALNOŚCI ZA PRODUKT.
Prawa autorskie 2020 Xilinx, Inc. Xilinx, logo Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq i inne wyznaczone marki zawarte w niniejszym dokumencie są znakami towarowymi Xilinx w Stanach Zjednoczonych i innych krajach. Wszystkie pozostałe znaki towarowe są własnością ich odpowiednich właścicieli. PG357 (v1.1) 23 listopada 2020 r., ILA z interfejsem AXI4-Stream v1.1
Ściągnij PDF: Przewodnik po zintegrowanym analizatorze stanów logicznych Xilinx AXI4-Stream

Odniesienia

Instrukcja obsługi