Xilinx AXI4-Stream Gid pou analize lojik entegre

Analyzer lojik entegre (ILA) ak nwayo entèfas AXI4-Stream se yon IP analizè lojik personnalisable ki ka itilize pou kontwole siyal entèn yo ak koòdone nan yon konsepsyon. Nwayo ILA a gen ladan anpil karakteristik avanse nan analizè lojik modèn, ki gen ladan ekwasyon deklanche boolean ak deklanche tranzisyon kwen. Nwayo a ofri tou debogaj koòdone ak kapasite siveyans ansanm ak tcheke pwotokòl pou memwa-map AXI ak AXI4-Stream. Paske nwayo ILA a se synchrone ak konsepsyon yo ap kontwole a, tout kontrent revèy konsepsyon ki aplike nan konsepsyon ou yo aplike tou nan eleman yo nan nwayo ILA a. Pou debogaj koòdone nan yon konsepsyon, ILA IP bezwen ajoute nan yon konsepsyon blòk nan Vivado® IP entegratè a. Menm jan an tou, opsyon chèk pwotokòl AXI4/AXI4-Stream ka pèmèt pou ILA IP nan entegratè IP la. Lè sa a, vyolasyon pwotokòl yo ka parèt nan fòm vag la viewer nan Vivado analizè lojik la.

Karakteristik

Itilizatè-seleksyone kantite pò pwofonde ak lajè pwofonde.

Objektif depo itilizatè yo chwazi tankou RAM blòk ak UltraRAM
Plizyè pò sond yo ka konbine nan yon kondisyon deklanche sèl.

Itilizatè-seleksyone fant AXI pou debogaj interfaces AXI nan yon konsepsyon.
Opsyon configurable pou koòdone AXI ki gen ladan kalite koòdone ak trasample pwofondè.

Done ak pwopriyete deklanche pou sond.
Yon kantite konparezon ak lajè a pou chak pwofonde ak pò endividyèl nan interfaces.

Antre / pwodiksyon kwa-deklanche interfaces.
Configurable pipelineing pou sond D'.

AXI4-MM ak AXI4-Stream pwotokòl tcheke.

Pou plis enfòmasyon sou nwayo ILA a, gade Gid Itilizatè Vivado Design Suite: Programming and Debugging (UG908).

IP Facts

Logiccore™ IP Facts Table
Espesifik Nwayo
Fanmi Aparèy Sipòte1	Versal™ ACAP
Sipòte entèfas itilizatè	IEEE Standard 1149.1 - JTAG
Bay ak Nwayo
Design Files	RTL
Example Design	Verilog
Tès Ban	Pa bay
Kontrent File	Xilinx® Konstriksyon Konstriksyon (XDC)
Modèl simulation	Pa bay
Sipòte S/W chofè	N/A
Teste Design Flows2
Antre konsepsyon	Vivado® Design Suite
Simulation	Pou similatè sipòte, gade nan Xilinx Design Tools: Release Notes Guide.
Sentèz	Vivado Sentèz
Sipò
Tout Vivado IP Chanjman Logs	Mèt Vivado IP Chanjman Logs: 72775
Xilinx sipò web paj
Nòt: 1. Pou yon lis konplè aparèy ki sipòte, gade katalòg Vivado® IP. 2. Pou vèsyon yo sipòte nan zouti yo, gade nan Xilinx Design Tools: Release Notes Guide.

Plis paseview

Navigasyon kontni pa Pwosesis Design
Dokiman Xilinx® òganize alantou yon seri pwosesis konsepsyon estanda pou ede w jwenn kontni ki enpòtan pou travay devlopman ou ye kounye a. Dokiman sa a kouvri pwosesis konsepsyon sa yo:

Materyèl, IP, ak Devlopman Platfòm: Kreye blòk IP PL pou platfòm pyès ki nan konpitè, kreye nwayo PL, simulation fonksyonèl subsistèm, ak evalye distribisyon Vivado®, itilizasyon resous, ak fèmen kouran elektrik la. Li enplike tou devlope platfòm pyès ki nan konpitè pou entegrasyon sistèm lan. Sijè nan dokiman sa a ki aplike nan pwosesis konsepsyon sa a enkli:
Port deskripsyon

Revèy ak Reset
Pèrsonalizasyon ak Jenerasyon Nwayo a

Nwayo souview
Siyal ak koòdone nan konsepsyon FPGA yo konekte ak yon sond ILA ak entrées plas. Siyal sa yo ak interfaces, atache a sonde ak entrées emplacement respektivman, se sampdirije nan vitès konsepsyon ak estoke lè l sèvi avèk sou-chip blòk RAM. Siyal ak koòdone nan konsepsyon Versal™ ACAP yo konekte ak sond ILA ak entrées plas yo. Siyal tache ak interfaces sa yo se sampdirije nan vitès konsepsyon lè l sèvi avèk opinyon revèy debaz la ak ki estoke nan memwa RAM sou-chip blòk. Paramèt debaz yo presize sa ki annapre yo:

Yon kantite sond (jiska 512) ak lajè sond (1 a 1024).

Yon kantite fant ak opsyon koòdone.
Tras sample pwofondè.

Done ak/oswa pwopriyete deklanche pou sond.
Kantite konparatè pou chak sond.

Kominikasyon ak nwayo ILA a fèt lè l sèvi avèk yon egzanp AXI Debug Hub ki konekte ak debaz IP kontwòl, entèfas ak pwosesis (CIPS).

Apre yo fin chaje konsepsyon an nan ACAP Versal, sèvi ak lojisyèl analizè lojik Vivado® pou mete kanpe yon evènman deklanche pou mezi ILA. Apre deklanche a rive, s laample tanpon ranpli epi telechaje nan analizè lojik Vivado. Ou kapab view done sa yo lè l sèvi avèk fenèt fòm ond lan. Sonde la sampLe ak fonksyonalite deklanche aplike nan rejyon an lojik pwogramasyon. Sou-chip blòk RAM oswa UltraRAM memwa ki baze sou sib la depo ou te chwazi pandan personnalisation ki estoke done yo jiskaske li se Uploaded pa lojisyèl an. Pa gen okenn opinyon itilizatè oswa pwodiksyon obligatwa pou deklanche evènman, pran done, oswa pou kominike ak nwayo ILA. Nwayo ILA se kapab kontwole siyal nivo koòdone, li ka transmèt enfòmasyon nan nivo tranzaksyon tankou tranzaksyon eksepsyonèl pou koòdone AXI4.

ILA Probe Trigger Comparator
Chak opinyon sonde konekte ak yon konparezon deklanche ki kapab fè plizyè operasyon. Nan tan exécuter comparateur a ka mete pou fè = ou!= konparezon. Sa a gen ladan modèl nivo matche, tankou X0XX101. Li gen ladan tou detekte tranzisyon kwen tankou kwen k ap monte (R), kwen tonbe (F), swa kwen (B), oswa pa gen tranzisyon (N). Konparatè deklanche a ka fè konparezon pi konplèks, tankou >, <, ≥, ak ≤.

ENPÒTAN! Konparatè a mete nan tan kouri atravè analizè lojik Vivado®.

Kondisyon deklanche ILA
Kondisyon deklanche a se rezilta yon kalkil Boolean "AND" oswa "OSWA" nan chak rezilta konparatè deklanche sonde ILA yo. Sèvi ak Vivado® analizè lojik la, ou chwazi si "AK" sonde deklanche sond konparatè oswa "OSWA" yo. Anviwònman "AK" la lakòz yon evènman deklanche lè tout konparezon sond ILA yo satisfè. Anviwònman "OR" la lakòz yon evènman deklanche lè nenpòt nan konparezon sond ILA yo satisfè. Kondisyon deklanche a se evènman deklanche ki itilize pou mezi tras ILA.

Aplikasyon

Nwayo ILA a fèt pou itilize nan yon aplikasyon ki mande pou verifikasyon oswa debogaj lè l sèvi avèk Vivado®. Figi sa a montre CIPS IP nwayo ekri ak li nan kontwolè RAM blòk AXI a atravè AXI Network on Chip (NoC). Nwayo ILA a konekte ak rezo koòdone ant AXI NoC ak AXI blòk RAM kontwolè pou kontwole tranzaksyon AXI4 nan manadjè pyès ki nan konpitè.

Lisans ak lòd
Modil Xilinx® LogiCORE™ IP sa a pa bay okenn frè adisyonèl ak Xilinx Vivado® Design Suite anba kondisyon Xilinx End User License.
Nòt: Pou verifye ke ou bezwen yon lisans, tcheke kolòn Lisans nan Katalòg IP la. Enkli vle di ke gen yon lisans ak Vivado® Design Suite la; Achte vle di ke ou dwe achte yon lisans pou itilize nwayo a. Enfòmasyon sou lòt modil Xilinx® LogiCORE™ IP disponib nan paj Xilinx Intellectual Property. Pou jwenn enfòmasyon sou pri ak disponiblite lòt modil ak zouti Xilinx LogiCORE IP, kontakte reprezantan lavant Xilinx lokal ou a.

Spesifikasyon pwodwi

Port deskripsyon
Tablo sa yo bay detay sou pò ILA ak paramèt yo.
ILA Ports

Tablo 1: ILA Ports
Non Port	I/O	Deskripsyon
clk	I	Design revèy ki revèy tout deklanche ak lojik depo.
sonde [ – 1:0]	I	Sonde pò D'. Nimewo pò a sonde se nan ranje ki soti nan 0 a 511. Lajè pò a sonde (ki endike pa ) se nan seri 1 a 1024. Ou dwe deklare pò sa a kòm yon vektè. Pou yon pò 1-bit, sèvi ak sonde [0:0].
trig_out	O	Pò trig_out la ka pwodwi swa nan kondisyon an deklanche oswa nan yon pò trig_in ekstèn. Gen yon kontwòl tan kouri soti nan analizeur lojik la pou chanje ant kondisyon deklanche ak trig_in pou kondwi trig_out.
trig_in	I	Antre pò deklanche yo itilize nan sistèm ki baze sou pwosesis pou Embedded Cross Trigger. Èske yo ka konekte ak yon lòt ILA pou kreye kaskad Trigger.
plas_ _	I	Koòdone plas. Kalite koòdone a se kreye dinamik ki baze sou slot_ la _ paramèt kalite koòdone. Pò endividyèl yo nan interfaces yo disponib pou siveyans nan manadjè pyès ki nan konpitè.
trig_out_ack	I	Yon rekonesans pou trig_out.
trig_in_ack	O	Yon rekonesans pou trig_in.
resetn	I	Kalite Antre ILA lè yo mete sou 'Interface Monitor', pò sa a ta dwe menm siyal reset la ki synchrone ak lojik konsepsyon ki tache ak Slot_ la. _ pò nan nwayo ILA a.
S_AKIS	I/O	Pò si ou vle. Itilize pou koneksyon manyèl ak nwayo AXI Debug Hub lè yo chwazi 'Pèmèt AXI4- Stream Interface pou Koneksyon Manul nan AXI Debug Hub' nan Opsyon Avanse.
M_AKIS	I/O	Pò si ou vle. Itilize pou koneksyon manyèl ak nwayo AXI Debug Hub lè yo chwazi 'Pèmèt AXI4- Stream Interface pou Koneksyon Manyèl nan AXI Debug Hub' nan 'Opsyon Avanse'.

Tablo 1: ILA Ports (kontinye)
Non Port	I/O	Deskripsyon
aresetn	I	Pò si ou vle. Itilize pou koneksyon manyèl ak nwayo AXI Debug Hub lè yo chwazi 'Pèmèt AXI4- Stream Interface pou Koneksyon Manyèl nan AXI Debug Hub' nan 'Opsyon Avanse'. Pò sa a ta dwe synchrone ak pò reset nan AXI Debug Hub.
aklk	I	Pò si ou vle. Itilize pou koneksyon manyèl ak nwayo AXI Debug Hub lè yo chwazi 'Pèmèt AXI4- Stream Interface pou Koneksyon Manyèl nan AXI Debug Hub' nan 'Opsyon Avanse'. Pò sa a ta dwe synchrone ak pò revèy nan AXI Debug Hub.

Paramèt ILA

Tablo 2: Paramèt ILA
Paramèt	Akseptab Valè	Valè Default	Deskripsyon
Component_Name	Chèn ak A–Z, 0–9, ak _ (souliye)	ila_0	Non eleman enstansye.
C_NUM_OF_PROBES	1–512	1	Kantite pò sonde ILA.
C_MEMORY_TYPE	0, 1	0	Sib depo pou done yo te kaptire. 0 koresponn ak blòk RAM ak 1 koresponn ak UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Pwofondè tanpon depo sonde. Nimewo sa a reprezante kantite maksimòm samples ki ka estoke nan tan kouri pou chak opinyon sonde.
C_PROBE _LAJÈ	1–1024	1	Lajè pò sonde . Ki kote se pò ankèt la ki gen yon valè de 0 a 1,023.
C_TRIGOUT_EN	Vrè/Fo	FO	Pèmèt fonksyonalite trig out la. Yo itilize pò trig_out ak trig_out_ack.
C_TRIGIN_EN	Vrè/Fo	FO	Pèmèt trig la nan fonksyonalite. Yo itilize pò trig_in ak trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Ajoute flops siplemantè nan pò sonde yo. Yon paramèt aplike nan tout pò pwofonde yo.
ALL_PROBE_SAME_MU	Vrè/Fo	VRE	Sa a fòse menm konpare inite valè yo (matche inite) nan tout sond yo.
C_PROBE _MU_CNT	1–16	1	Kantite Valè Konpare (Match) inite pou chak sond. Sa a valab sèlman si ALL_PROBE_SAME_MU se FALSE.
C_PROBE _TYPE	DONE ak deklanche, deklanche, done	DONE ak deklanche	Pou chwazi yon pwofonde chwazi pou espesifye kondisyon deklanche oswa pou rezon depo done oswa pou toude.
C_ADV_TRIGGER	Vrè/Fo	FO	Pèmèt opsyon deklanche avanse. Sa a pèmèt machin eta deklanche epi ou ka ekri pwòp sekans deklanche ou nan Vivado Logic Analyzer.

Tablo 2: Paramèt ILA (kontinye)
Paramèt	Akseptab Valè	Valè Default	Deskripsyon
C_NUM_MONITOR_SLOTS	1-11	1	Kantite Fant Entèfas.
Nòt: 1. Kantite maksimòm valè konpare (korespondans) inite limite a 1,024. Pou deklanche debaz la (C_ADV_TRIGGER = FALSE), chak pwofonde gen yon inite konpare valè (tankou nan vèsyon an pi bonè). Men, pou opsyon deklanche davans (C_ADV_TRIGGER = TRUE), sa vle di sond endividyèl yo ka toujou gen seleksyon posib nan kantite konpare inite valè soti nan youn a kat. Men, tout inite valè konpare pa ta dwe depase plis pase 1,024. Sa vle di, si ou bezwen kat konpare inite pou chak sond Lè sa a, ou gen dwa sèvi ak sèlman 256 sond.

Designing ak Nwayo a

Seksyon sa a gen ladan gid ak enfòmasyon adisyonèl pou fasilite konsepsyon ak nwayo a.

Revèy
Pò antre clk la se revèy nwayo ILA itilize pou anrejistre valè pwofonde yo. Pou pi bon rezilta, li ta dwe menm siyal revèy la ki synchrone ak lojik konsepsyon ki tache ak pò sonde nwayo ILA a. Lè w konekte manyèlman ak AXI Debug Hub, siyal aclk la ta dwe synchrone ak pò D 'AXI Debug Hub revèy.

Reyajiste
Lè ou mete yon Kalite Antre ILA nan monitè entèfas, pò reset yo ta dwe menm siyal reset la ki synchrone ak lojik konsepsyon ki gen koòdone tache ak.
plas_ _ pò nan nwayo ILA a. Pou koneksyon manyèl ak yon nwayo AXI Debug Hub, pò prezan yo ta dwe synchrone ak pò a reset nan yon nwayo AXI Debug Hub.

Etap koule konsepsyon
Seksyon sa a dekri pèsonalizasyon ak jenere nwayo a, kontrent nwayo a, ak simulation, sentèz, ak etap aplikasyon ki espesifik nan nwayo IP sa a. Ou ka jwenn plis enfòmasyon detaye sou estanda Vivado® konsepsyon koule ak entegratè IP a nan gid itilizatè Vivado Design Suite sa yo:

Gid Itilizatè Vivado Design Suite: Konsepsyon sous-sistèm IP lè l sèvi avèk IP Integrator (UG994)
Gid itilizatè Vivado Design Suite: Konsepsyon ak IP (UG896)
Gid itilizatè Vivado Design Suite: Kòmanse (UG910)
Gid itilizatè Vivado Design Suite: Simulation lojik (UG900)

Pèrsonalizasyon ak Jenerasyon Nwayo a

Seksyon sa a gen ladann enfòmasyon sou itilizasyon zouti Xilinx® pou personnaliser ak jenere nwayo a nan Vivado® Design Suite la. Si w ap pèrsonalize ak jenere nwayo a nan Vivado IP Integrator, gade Gid Itilizatè Vivado Design Suite: Designing IP Subsystems using IP Integrator (UG994) pou enfòmasyon detaye. Entegratè IP ta ka kalkile otomatikman sèten valè konfigirasyon lè valide oswa jenere konsepsyon an. Pou tcheke si valè yo chanje, gade deskripsyon paramèt la nan chapit sa a. Pou view valè paramèt la, kouri lòd validate_bd_design nan konsole Tcl la. Ou ka Customize IP a pou itilize nan konsepsyon ou lè w espesifye valè pou divès paramèt ki asosye ak nwayo IP a lè w itilize etap sa yo:

Chwazi IP a nan katalòg IP la.
Double-klike sou IP chwazi a oswa chwazi lòd la Customize IP soti nan ba zouti a oswa dwa-klike sou meni an.

Pou plis detay, gade Gid Itilizatè Vivado Design Suite: Konsepsyon ak IP (UG896) ak Gid Itilizatè Vivado Design Suite: Kòmanse (UG910). Figi ki nan chapit sa a se ilistrasyon Vivado IDE la. Layout ki dekri isit la ka varye de vèsyon aktyèl la.

Pou jwenn aksè nan nwayo a, fè bagay sa yo:

Louvri yon pwojè lè w chwazi File Lè sa a, Louvri Pwojè oswa kreye yon nouvo pwojè lè w chwazi File Lè sa a, Nouvo Pwojè nan Vivado.
Louvri katalòg IP a epi navige nan nenpòt nan taksonomi yo.

Double-klike sou ILA pou pote non debaz Vivado IDE.

Jeneral Opsyon Panel
Figi sa a montre onglet Opsyon Jeneral yo nan anviwònman natif natal ki pèmèt ou presize opsyon yo:

Figi sa a montre onglet Opsyon Jeneral yo nan anviwònman AXI ki pèmèt ou presize opsyon yo:

Non konpozan: Sèvi ak jaden tèks sa a pou bay yon non modil inik pou nwayo ILA a.

Kalite Antre ILA: Opsyon sa a presize ki kalite koòdone oswa siyal ILA ta dwe debogaj. Kounye a, valè yo pou paramèt sa a se "Native Probes", "Interface Monitor" ak "Mixed."
Kantite Sond: Sèvi ak jaden tèks sa a pou chwazi kantite pò sond sou nwayo ILA a. Ranje valab yo itilize nan Vivado® IDE a se 1 a 64. Si ou bezwen plis pase 64 pò sonde, ou bezwen sèvi ak koule kòmand Tcl pou jenere nwayo ILA a.
Yon kantite emplacement koòdone (sèlman disponib nan kalite monitè entèfas ak kalite melanje): Opsyon sa a pèmèt ou chwazi kantite emplacement koòdone AXI ki bezwen konekte ak ILA la.

Menm Kantite Konparatè pou Tout Pò Sond: Yo ka konfigirasyon kantite konparatè pou chak sond sou panèl sa a. Menm kantite konparezon pou tout sond yo ka pèmèt lè w chwazi.

Sonde Port Panels
Figi sa a montre onglet Probe Ports ki pèmèt ou presize paramèt yo:

Sonde Port Panel: Lajè nan chak Sonde Port ka configuré nan Probe Port Panels. Chak Panel Port Sonde gen jiska sèt pò.
Lajè sond: Lajè chak pò sond ka mansyone. Ranje a valab se 1 a 1024.
Kantite Konparatè: Opsyon sa a aktive sèlman lè opsyon "Menm Kantite Konparatè pou Tout Pò Sond" yo enfim. Yo ka mete yon konparezon pou chak pwofonde nan seri 1 a 16.

Done ak/oswa Deklanche: Kalite sond pou chak sond ka mete lè l sèvi avèk opsyon sa a. Opsyon ki valab yo se DATA_and_TRIGGER, DATA ak TRIGGER.
Opsyon Konparatè: Kalite operasyon oswa konparezon pou chak sond ka mete lè l sèvi avèk opsyon sa a.

Opsyon entèfas
Figi sa a montre tab la Opsyon Entèfas lè yo chwazi monitè entèfas oswa kalite melanje pou kalite opinyon ILA:

Kalite Entèfas: Vandè, Bibliyotèk, Non, ak Vèsyon (VLNV) nan koòdone a dwe kontwole pa nwayo a ILA.
AXI-MM ID Lajè: Chwazi lajè ID nan koòdone AXI a lè slot_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.

AXI-MM Done Width: Chwazi paramèt ki koresponn ak slot_Selects lajè Done nan koòdone AXI a lè slot_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.
Lajè Adrès AXI-MM: Chwazi lajè Adrès koòdone AXI a lè slot_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.
Pèmèt AXI-MM/Stream Pwotokòl Checker: Pèmèt AXI4-MM oswa AXI4-Stream pwotokòl Checker pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM oswa AXI4-Stream, kote se nimewo plas la.

Pèmèt Counters Tracking Tranzaksyon: Pèmèt kapasite swiv tranzaksyon AXI4-MM.
Kantite Tranzaksyon Lekti Eksepsyonèl: Espesifye kantite tranzaksyon Lekti eksepsyonèl pou chak ID. Valè a ta dwe egal oswa pi gran pase kantite tranzaksyon Read eksepsyonèl pou koneksyon sa a.
Kantite tranzaksyon ekriti eksepsyonèl: Espesifye kantite tranzaksyon ekriti eksepsyonèl pou chak ID. Valè a ta dwe egal oswa pi gran pase kantite tranzaksyon Ekri eksepsyonèl pou koneksyon sa a.

Siveye siyal estati APC: Pèmèt siveyans siyal estati APC pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.
Konfigirasyon chanèl adrès AXI li kòm Done: Chwazi siyal chanèl adrès li pou objektif depo done pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.
Konfigirasyon chanèl adrès lekti AXI kòm deklanche: Chwazi siyal chanèl adrès li pou presize kondisyon deklanche pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.

Konfigirasyon AXI lekti kanal done kòm Done: Chwazi li siyal done chanèl pou rezon depo done pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.
Konfigirasyon chanèl done AXI lekti kòm deklanche: Chwazi siyal done chanèl li pou presize kondisyon deklanche pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.
Konfigirasyon chanèl adrès ekri AXI kòm Done: Chwazi siyal chanèl adrès ekri pou objektif depo done pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.

Konfigure kanal adrès ekri AXI kòm deklanche: Chwazi siyal chanèl adrès ekri pou espesifye kondisyon deklanche pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.
Konfigirasyon AXI ekri kanal done kòm Done: Chwazi ekri siyal kanal done pou objektif depo done pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.
Konfigirasyon chanèl done ekri AXI kòm deklanche: Chwazi siyal chanèl done ekri pou espesifye kondisyon deklanche pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.

Konfigure chanèl repons ekri AXI kòm Done: Chwazi siyal chanèl repons ekri pou rezon depo done pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.
Konfigure chanèl repons ekri AXI kòm deklanche: Chwazi siyal chanèl repons ekri pou espesifye kondisyon deklanche pou plas lè plas la_ se kalite koòdone configuré kòm AXI-MM, kote se nimewo plas la.
AXI-Stream Tdata Width: Chwazi lajè Tdata nan koòdone AXI-Stream la lè slot_ se kalite koòdone configuré kòm AXI-Stream, kote se nimewo plas la.

AXI-Stream TID Width: Chwazi lajè TID koòdone AXI-Stream la lè slot_ se kalite koòdone configuré kòm AXI-Stream, kote se nimewo plas la.
AXI-Stream TUSER Width: Chwazi lajè TUSER nan koòdone AXI-Stream lè slot_ se kalite koòdone configuré kòm AXI-Stream, kote se nimewo plas la.
AXI-Stream TDEST Width: Chwazi lajè TDEST nan koòdone AXI-Stream lè slot_ se kalite koòdone configuré kòm AXI-Stream, kote se nimewo plas la.

Konfigure siyal AXIS kòm Done: Chwazi siyal AXI4-Stream pou rezon depo done pou plas
lè plas la_ se kalite koòdone configuré kòm AXI-Stream kote se nimewo plas la.
Konfigure siyal AXIS kòm deklanche: Chwazi siyal AXI4-Stream pou espesifye kondisyon deklanche pou plas lè plas la_ se kalite koòdone configuré kòm AXI-Stream, kote se nimewo plas la.
Konfigirasyon plas kòm Done ak/oswa Deklanche: Chwazi siyal plas ki pa AXI pou espesifye kondisyon deklanche oswa pou rezon depo done oswa pou toude pou plas. lè plas la_ se kalite koòdone configuré kòm ki pa AXI, kote se nimewo plas la.

Opsyon Depo
Figi sa a montre tab la Opsyon Depo ki pèmèt ou chwazi kalite sib depo ak pwofondè memwa yo dwe itilize a:

Sib Depo: Yo itilize paramèt sa a pou chwazi kalite sib depo nan meni ki dewoule a.

Pwofondè Done: Se paramèt sa a itilize pou chwazi yon s apwopriyeample pwofondè nan meni an drop-down.

Opsyon avanse
Figi sa a montre onglet Opsyon Avanse:

Pèmèt AXI4-Stream Entèfas pou Koneksyon Manyèl nan AXI Debug Hub: Lè li aktive, opsyon sa a bay yon koòdone AXIS pou IP a konekte ak AXI Debug Hub.
Pèmèt Entèfas Antre deklanche: Tcheke opsyon sa a pou pèmèt yon pò antre deklanche si ou vle.
Pèmèt Entèfas Sorti Deklanche: Tcheke opsyon sa a pou pèmèt yon pò pwodiksyon deklanche si ou vle.

Tiyo Antre Stages: Chwazi kantite rejis ou vle ajoute pou ankèt la pou amelyore rezilta aplikasyon yo. Paramèt sa a aplike a tout sond.
Deklanche avanse: Tcheke pou pèmèt sekans deklanche eta a ki baze sou machin.

Pwodiksyon jenerasyon
Pou plis detay, gade Gid Itilizatè Vivado Design Suite: Designing with IP (UG896).

Kontrent Nwayo a

Kontrent obligatwa
Nwayo ILA a gen ladan yon XDC file ki gen kontrent fo chemen ki apwopriye pou anpeche twòp kontrent nan revèy domèn travèse chemen senkronizasyon. Li espere tou ke siyal la revèy ki konekte nan pò a antre clk nan nwayo ILA a byen limite nan konsepsyon ou.

Seleksyon aparèy, pake, ak klas vitès
Seksyon sa a pa aplikab pou nwayo IP sa a.

Frekans revèy
Seksyon sa a pa aplikab pou nwayo IP sa a.

Jesyon revèy
Seksyon sa a pa aplikab pou nwayo IP sa a.
Plasman revèy
Seksyon sa a pa aplikab pou nwayo IP sa a.
Banking
Seksyon sa a pa aplikab pou nwayo IP sa a.

Plasman transceiver
Seksyon sa a pa aplikab pou nwayo IP sa a.
I/O Creole ak Plasman
Seksyon sa a pa aplikab pou nwayo IP sa a.

Simulation

Pou jwenn enfòmasyon konplè sou konpozan simulation Vivado®, ansanm ak enfòmasyon sou itilizasyon zouti twazyèm pati ki sipòte yo, gade Gid Itilizatè Vivado Design Suite: Simulation lojik (UG900).

Sentèz ak Aplikasyon
Pou plis detay sou sentèz ak aplikasyon, gade Gid Itilizatè Vivado Design Suite: Designing with IP (UG896).

Debogaj

Anèks sa a gen ladan detay sou resous ki disponib sou Xilinx® Support websit ak zouti debogaj. Si IP a mande pou yon kle lisans, kle a dwe verifye. Zouti konsepsyon Vivado® yo gen plizyè pòs lisans pou pòtay IP ki gen lisans atravè koule a. Si chèk lisans la reyisi, IP a ka kontinye jenerasyon. Sinon, jenerasyon sispann ak yon erè. Zouti sa yo fè respekte pwen kontwòl lisans yo:

Vivado Sentèz

Aplikasyon Vivado
write_bitstream (kòmand Tcl)

ENPÒTAN! Nivo lisans IP yo inyore nan baraj yo. Tès la konfime yon lisans valab egziste. Li pa tcheke nivo lisans IP.

Jwenn èd sou Xilinx.com

Pou ede nan pwosesis la konsepsyon ak debug lè w ap itilize nwayo a, Xilinx Support web paj gen resous kle tankou dokimantasyon pwodwi, nòt lage, dosye repons, enfòmasyon sou pwoblèm li te ye, ak lyen pou jwenn plis sipò pou pwodwi. Fowòm Kominote Xilinx yo disponib tou kote manm yo ka aprann, patisipe, pataje, epi poze kesyon sou solisyon Xilinx yo.

Dokimantasyon
Gid pwodwi sa a se dokiman prensipal ki asosye ak nwayo a. Gid sa a, ansanm ak dokiman ki gen rapò ak tout pwodwi ki ede nan pwosesis konsepsyon an, ou ka jwenn sou Xilinx Support. web paj oswa lè w itilize Xilinx® Documentation Navigator. Telechaje Xilinx Dokimantasyon Navigatè nan paj Telechaje yo. Pou plis enfòmasyon sou zouti sa a ak karakteristik ki disponib yo, louvri èd sou entènèt la apre enstalasyon an.

Dosye Repons yo
Dosye Repons yo genyen enfòmasyon sou pwoblèm yo rankontre souvan, enfòmasyon itil sou fason pou rezoud pwoblèm sa yo, ak nenpòt pwoblèm li te ye ak yon pwodwi Xilinx. Dosye Repons yo kreye epi konsève chak jou pou asire itilizatè yo gen aksè a enfòmasyon ki pi egzak ki disponib. Dosye Repons pou nwayo sa a ka jwenn lè w itilize bwat Sipò pou rechèch la sou sipò prensipal Xilinx la web paj. Pou maksimize rezilta rechèch ou a, sèvi ak mo kle tankou:

Non pwodwi
Mesaj zouti (yo)
Rezime pwoblèm nan rankontre

Yon rechèch filtre disponib apre rezilta yo retounen pou plis vize rezilta yo.

Sipò teknik
Xilinx bay sipò teknik nan fowòm kominotè Xilinx pou pwodwi LogiCORE™ IP sa a lè yo itilize jan sa dekri nan dokiman sou pwodwi a. Xilinx pa ka garanti distribisyon, fonksyonalite, oswa sipò si ou fè nenpòt nan bagay sa yo:

Aplike solisyon an nan aparèy ki pa defini nan dokiman an.

Customize solisyon an pi lwen pase sa yo pèmèt nan dokiman an pwodwi.
Chanje nenpòt seksyon nan konsepsyon ki make PA MODIFIE.

Pou poze kesyon, ale nan Fowòm Kominote Xilinx yo.

Lòt Resous ak Avi Legal

Resous Xilinx
Pou resous sipò tankou Repons, Dokimantasyon, Telechaje, ak Fowòm, gade Xilinx Support.

Dokimantasyon Navigatè ak Design Hubs
Xilinx® Documentation Navigator (DocNav) bay aksè a dokiman Xilinx, videyo, ak resous sipò, ke ou ka filtre ak rechèch pou jwenn enfòmasyon. Pou ouvri DocNav:

• Soti nan Vivado® IDE, chwazi Èd → Dokimantasyon ak Tutorial.
• Sou Windows, chwazi Start → Tout Pwogram → Xilinx Design Tools → DocNav.
• Nan èd memwa Linux, antre docnav.

Xilinx Design Hubs bay lyen ki mennen nan dokiman ki òganize pa travay konsepsyon ak lòt sijè, ke ou ka itilize pou aprann konsèp kle yo epi adrese kesyon yo poze souvan. Pou jwenn aksè nan Design Hubs yo:

Nan DocNav, klike sou Design Hubs yo View tab.
Sou Xilinx la websit, gade paj Design Hubs la.

Nòt: Pou plis enfòmasyon sou DocNav, gade paj Documentation Navigator sou Xilinx la websit.

Referans
Dokiman sa yo bay materyèl siplemantè itil ak gid sa a:

Gid itilizatè Vivado Design Suite: Programmation ak debogaj (UG908)

Gid itilizatè Vivado Design Suite: Konsepsyon ak IP (UG896)
Gid Itilizatè Vivado Design Suite: Konsepsyon sous-sistèm IP lè l sèvi avèk IP Integrator (UG994)
Gid itilizatè Vivado Design Suite: Kòmanse (UG910)

Gid itilizatè Vivado Design Suite: Simulation lojik (UG900)
Gid itilizatè Vivado Design Suite: Aplikasyon (UG904)
Gid Migrasyon ISE pou Vivado Design Suite (UG911)

AXI Protocol Checker LogiCORE IP Product Guide (PG101)
AXI4-Stream Pwotokòl Checker LogicORE IP Gid pwodwi (PG145)

Istwa revizyon
Tablo ki anba la a montre istwa revizyon dokiman sa a.

Seksyon	Rezime revizyon
11/23/2020 vèsyon 1.1
Premye lage.	N/A

Tanpri Li: Avi Legal Enpòtan yo
Enfòmasyon yo divilge ou anba a ("Materyèl yo") yo bay sèlman pou seleksyon ak itilizasyon pwodwi Xilinx. Nan limit maksimòm lalwa aplikab pèmèt: (1) Materyèl yo disponib "KÒM YO" epi ak tout defo, Xilinx REMISE TOUT GARANTI AK KONDISYON, EXPRESS, IMPLICITE, OSWA LEGAL, ENKLI MEN PA LIMITE A GARANTI MERCHANTABILITE, NON. - INFRACTION, OSWA APTITE POU NENPÒT OBJEKTIF PARTICULIER; epi (2) Xilinx pa dwe responsab (si se nan kontra oswa nan tort, ki gen ladan neglijans, oswa anba nenpòt lòt teyori responsablite) pou nenpòt pèt oswa domaj nenpòt kalite oswa nati ki gen rapò ak, ki rive anba, oswa an koneksyon avèk, Materyèl yo. (ki gen ladan itilizasyon Materyèl yo), ki gen ladan nenpòt pèt oswa domaj dirèk, endirèk, espesyal, ensidan oswa konsekan (tankou pèt done, pwofi, bòn volonte, oswa nenpòt kalite pèt oswa domaj sibi kòm rezilta nenpòt aksyon pote pa yon twazyèm pati) menm si domaj oswa pèt sa yo te rezonab prevwa oswa Xilinx te avize sou posibilite pou menm bagay la.

Xilinx pa sipoze okenn obligasyon pou korije nenpòt erè ki nan Materyèl yo oswa pou fè w konnen mizajou nan Materyèl yo oswa nan espesifikasyon pwodwi yo. Ou pa gen dwa repwodui, modifye, distribye, oswa montre piblikman Materyèl yo san konsantman alekri alavans. Sèten pwodwi yo sijè a tèm ak kondisyon nan garanti limite Xilinx a, tanpri al gade nan kondisyon Xilinx pou vann ki ka viewed nan https://www.xilinx.com/legal.htm#tos; Nwayo IP yo ka sijè a garanti ak kondisyon sipò ki genyen nan yon lisans ba ou pa Xilinx. Pwodwi Xilinx yo pa fèt oswa gen entansyon pou yo pa san danje oswa pou yo itilize nan nenpòt aplikasyon ki mande pèfòmans ki san danje; ou asime sèl risk ak responsablite pou itilize pwodwi Xilinx nan aplikasyon kritik sa yo, tanpri al gade nan Kondisyon Vann Xilinx a ki ka viewed nan https://www.xilinx.com/legal.htm#tos.
Dokiman sa a gen enfòmasyon preliminè epi li ka chanje san avètisman. Enfòmasyon yo bay nan la a gen rapò ak pwodwi ak/oswa sèvis ki poko disponib pou vann, epi yo bay sèlman pou rezon enfòmasyon epi yo pa gen entansyon, oswa yo dwe entèprete, kòm yon òf pou vann oswa tantativ komèsyalizasyon nan pwodwi yo ak/oswa sèvis yo refere yo. isit la.

APLIKASYON OTOMOTISMAN LIJ Responsab
PWODWI OTOMOTISÈ (IDANTIFYE AK "XA" NAN NIMEWO PATIS LA) PA GEN GARANTI POU ITILIZE NAN DEPLWAJMAN AIRBAG OSWA POU ITILIZE NAN APLIKASYON KI AFFEKTE KONTWÒL YON MACHIN ("APLIKASYON SEKIRITE") SÒF SI GEN KONSEPSYON SEKIRITE OSWA KANP. AK ISO 26262 ESTANDA SEKIRITE OTOMOTISÈ ("SEKIRITE DESIGN"). KLIYAN YO DWE, AVAN YO ITILIZE OSWA DISTRIBUE NENPÒT SISTÈM KI ENKÒPRE PWODWI, ABYEN TEST SISTÈM SA YO POU SEKIRITE. ITILIZASYON PWODWI NAN YON APLIKASYON SEKIRITE SAN YON DESIGN SEKIRITE SE KONPlètman SOU RISK KLIYAN AN, SIJÈ SÈLMAN A LWA AK RÈGLEMAN APLIKAB KI GOUVÈ LIMITAYON SOU RESPONSABILITE PWODWI.
Copyright 2020 Xilinx, Inc. Xilinx, logo Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, ak lòt mak deziyen ki enkli ladan l yo se mak Xilinx nan Etazini ak lòt peyi. Tout lòt mak komèsyal yo se pwopriyete mèt respektif yo.PG357 (v1.1) 23 novanm 2020, ILA ak AXI4-Stream Interface v1.1
Telechaje PDF: Xilinx AXI4-Stream Gid pou analize lojik entegre

Referans

Manyèl itilizatè