Panduan Penganalisis Logika Terintegrasi Xilinx AXI4-Stream

Perkenalan

Integrated Logic Analyzer (ILA) dengan inti Antarmuka AXI4-Stream adalah IP penganalisis logika yang dapat disesuaikan yang dapat digunakan untuk memantau sinyal internal dan antarmuka suatu desain. Inti ILA mencakup banyak fitur canggih dari penganalisis logika modern, termasuk persamaan pemicu boolean dan pemicu transisi tepi. Inti ini juga menawarkan kemampuan debugging dan pemantauan antarmuka beserta pemeriksaan protokol untuk AXI dan AXI4-Stream yang dipetakan memori. Karena inti ILA sinkron dengan desain yang dipantau, semua kendala jam desain yang diterapkan pada desain Anda juga diterapkan pada komponen inti ILA. Untuk men-debug antarmuka dalam suatu desain, IP ILA perlu ditambahkan ke desain blok di integrator IP Vivado®. Demikian pula, opsi pemeriksaan protokol AXI4/AXI4-Stream dapat diaktifkan untuk IP ILA di integrator IP. Pelanggaran protokol kemudian dapat ditampilkan dalam bentuk gelombang viewer dari penganalisa logika Vivado.

Fitur

• Jumlah port probe dan lebar probe dapat dipilih pengguna.
• Target penyimpanan yang dapat dipilih pengguna seperti RAM blok dan UltraRAM
• Beberapa port probe dapat digabungkan menjadi satu kondisi pemicu.
• Slot AXI yang dapat dipilih pengguna untuk men-debug antarmuka AXI dalam suatu desain.
• Opsi yang dapat dikonfigurasi untuk antarmuka AXI termasuk jenis antarmuka dan jejak sampkedalamannya.
• Properti data dan pemicu untuk probe.
• Sejumlah pembanding dan lebar untuk setiap probe dan port individual dalam antarmuka.
• Antarmuka pemicu silang masukan/keluaran.
• Pipelining yang dapat dikonfigurasi untuk pemeriksaan masukan.
• Pemeriksaan protokol AXI4-MM dan AXI4-Stream.

Untuk informasi lebih lanjut tentang inti ILA, lihat Panduan Pengguna Vivado Design Suite: Pemrograman dan Debugging (UG908).

Fakta Hak Kekayaan Intelektual

Tabel Fakta IP LogiCORE™
Spesifikasi Inti
Keluarga Perangkat yang Didukung1	ACAP Versal™
Antarmuka Pengguna yang Didukung	Standar IEEE 1149.1 – JTAG
Dilengkapi dengan Inti
Desain Files	Bahasa Indonesia: RTL
Example Desain	Bahasa Indonesia: Verilog
Bangku Uji	Tidak Disediakan
Batasan File	Kendala Desain Xilinx® (XDC)
Model Simulasi	Tidak Disediakan
Driver Perangkat Lunak yang Didukung	Tidak tersedia
Alur Desain yang Teruji2
Entri Desain	Rangkaian Desain Vivado®
Simulasi	Untuk simulator yang didukung, lihat Xilinx Design Tools: Panduan Catatan Rilis.
Sintesis	Sintesis Vivado
Mendukung
Semua Log Perubahan IP Vivado	Log Perubahan IP Master Vivado: 72775
Dukungan Xilinx web halaman
Catatan: 1. Untuk daftar lengkap perangkat yang didukung, lihat katalog IP Vivado®. 2. Untuk versi alat yang didukung, lihat Xilinx Design Tools: Panduan Catatan Rilis.

Lebihview

Menavigasi Konten melalui Proses Desain
Dokumentasi Xilinx® disusun berdasarkan serangkaian proses desain standar untuk membantu Anda menemukan konten yang relevan untuk tugas pengembangan Anda saat ini. Dokumen ini mencakup proses desain berikut:

• Pengembangan Perangkat Keras, IP, dan Platform: Membuat blok IP PL untuk platform perangkat keras, membuat kernel PL, simulasi fungsional subsistem, dan mengevaluasi pengaturan waktu Vivado®, penggunaan sumber daya, dan penutupan daya. Juga melibatkan pengembangan platform perangkat keras untuk integrasi sistem. Topik dalam dokumen ini yang berlaku untuk proses desain ini meliputi:
• Deskripsi Port
• Pencatatan Waktu dan Pengaturan Ulang
• Menyesuaikan dan Menghasilkan Inti

Inti Atasview
Sinyal dan antarmuka dalam desain FPGA dihubungkan ke probe ILA dan slot input. Sinyal dan antarmuka ini, yang masing-masing dihubungkan ke probe dan slot input, adalahampdipimpin pada kecepatan desain dan disimpan menggunakan RAM blok pada chip. Sinyal dan antarmuka dalam desain Versal™ ACAP dihubungkan ke probe ILA dan input slot. Sinyal dan antarmuka yang terpasang ini adalah sampdipimpin pada kecepatan desain menggunakan input clock inti dan disimpan dalam memori RAM blok pada chip. Parameter inti menentukan hal berikut:

• Sejumlah probe (hingga 512) dan lebar probe (1 hingga 1024).
• Sejumlah slot dan opsi antarmuka.
• Jejak sampkedalamannya.
• Properti data dan/atau pemicu untuk probe.
• Jumlah pembanding untuk setiap probe.

Komunikasi dengan inti ILA dilakukan menggunakan contoh AXI Debug Hub yang terhubung ke inti IP Sistem Kontrol, Antarmuka, dan Pemrosesan (CIPS).

Setelah desain dimuat ke dalam Versal ACAP, gunakan perangkat lunak penganalisis logika Vivado® untuk menyiapkan peristiwa pemicu untuk pengukuran ILA. Setelah pemicu terjadi, sampbuffer diisi dan diunggah ke penganalisa logika Vivado. Anda dapat view data ini menggunakan jendela bentuk gelombang. Probe sampFungsionalitas le dan trigger diimplementasikan di wilayah logika terprogram. Memori RAM blok pada chip atau UltraRAM berdasarkan target penyimpanan yang telah Anda pilih selama kustomisasi yang menyimpan data hingga diunggah oleh perangkat lunak. Tidak diperlukan input atau output pengguna untuk memicu kejadian, menangkap data, atau berkomunikasi dengan inti ILA. Inti ILA mampu memantau sinyal tingkat antarmuka, ia dapat menyampaikan informasi tingkat transaksi seperti transaksi yang belum diselesaikan untuk antarmuka AXI4.

Pemicu Pembanding Probe ILA
Setiap masukan probe dihubungkan ke pembanding pemicu yang mampu melakukan berbagai operasi. Pada waktu proses, pembanding dapat diatur untuk melakukan perbandingan = atau !=. Ini termasuk mencocokkan pola level, seperti X0XX101. Ini juga mencakup mendeteksi transisi tepi seperti tepi naik (R), tepi turun (F), salah satu tepi (B), atau tidak ada transisi (N). Pembanding pemicu dapat melakukan perbandingan yang lebih kompleks, termasuk >, <, ≥, dan ≤.

PENTING! Komparator diatur pada waktu berjalan melalui penganalisis logika Vivado®.

Kondisi Pemicu ILA
Kondisi pemicu adalah hasil dari perhitungan Boolean “AND” atau “OR” dari masing-masing hasil pembanding pemicu probe ILA. Dengan menggunakan penganalisis logika Vivado®, Anda memilih apakah akan melakukan “AND” pada probe pembanding pemicu atau “OR” pada probe tersebut. Pengaturan “AND” menyebabkan peristiwa pemicu ketika semua perbandingan probe ILA terpenuhi. Pengaturan “OR” menyebabkan peristiwa pemicu ketika salah satu perbandingan probe ILA terpenuhi. Kondisi pemicu adalah peristiwa pemicu yang digunakan untuk pengukuran jejak ILA.

Aplikasi

Inti ILA dirancang untuk digunakan dalam aplikasi yang memerlukan verifikasi atau debugging menggunakan Vivado®. Gambar berikut menunjukkan penulisan dan pembacaan inti IP CIPS dari pengontrol RAM blok AXI melalui Jaringan pada Chip (NoC) AXI. Inti ILA terhubung ke jaringan antarmuka antara NoC AXI dan pengontrol RAM blok AXI untuk memantau transaksi AXI4 di pengelola perangkat keras.

Lisensi dan Pemesanan
Modul IP Xilinx® LogiCORE™ ini disediakan tanpa biaya tambahan dengan Xilinx Vivado® Design Suite berdasarkan ketentuan Lisensi Pengguna Akhir Xilinx.
Catatan: Untuk memverifikasi bahwa Anda memerlukan lisensi, periksa kolom Lisensi pada Katalog IP. Termasuk berarti lisensi disertakan dengan Vivado® Design Suite; Pembelian berarti Anda harus membeli lisensi untuk menggunakan inti tersebut. Informasi tentang modul IP Xilinx® LogiCORE™ lainnya tersedia di halaman Kekayaan Intelektual Xilinx. Untuk informasi tentang harga dan ketersediaan modul dan alat IP Xilinx LogiCORE lainnya, hubungi perwakilan penjualan Xilinx setempat.

Spesifikasi Produk

Deskripsi Port
Tabel berikut memberikan rincian tentang port dan parameter ILA.
Pelabuhan ILA

Tabel 1: Pelabuhan ILA
Nama Pelabuhan	masukan/keluaran	Keterangan
klik	I	Desain jam yang mencatat semua logika pemicu dan penyimpanan.
menguji [ – 1:0]	I	Input port probe. Nomor port probe berada dalam kisaran 0 sampai 511. Lebar port probe (dilambangkan dengan ) berada dalam kisaran 1 hingga 1024. Anda harus mendeklarasikan port ini sebagai vektor. Untuk port 1-bit, gunakan probe [0:0].
trigonometri_keluar	O	Port trig_out dapat dihasilkan dari kondisi pemicu atau dari port trig_in eksternal. Ada kontrol waktu proses dari Logic Analyzer untuk beralih antara kondisi pemicu dan trig_in untuk menggerakkan trig_out.
trigonometri_dalam	I	Port pemicu input yang digunakan dalam sistem berbasis proses untuk Embedded Cross Trigger. Dapat dihubungkan ke ILA lain untuk membuat pemicu berjenjang.
celah_ Bahasa Indonesia: _	I	Antarmuka slot. Jenis antarmuka dibuat secara dinamis berdasarkan slot_ Bahasa Indonesia: parameter tipe antarmuka. Port-port individual dalam antarmuka tersedia untuk pemantauan di pengelola perangkat keras.
trigonometri_keluar_ack	I	Pengakuan kepada trig_out.
trigonometri_dalam_keadaan_kembali	O	Pengakuan kepada trig_in.
mengatur ulang	I	Jenis Input ILA bila diatur ke 'Interface Monitor', port ini harus menjadi sinyal reset yang sama yang sinkron dengan logika desain yang terpasang pada Slot_ Bahasa Indonesia: _ port inti ILA.
Sumbu S	masukan/keluaran	Port opsional. Digunakan untuk koneksi manual dengan inti AXI Debug Hub saat 'Aktifkan Antarmuka Aliran AXI4 untuk Koneksi Manual ke AXI Debug Hub' dipilih dalam Opsi Lanjutan.
SUMBU M_	masukan/keluaran	Port opsional. Digunakan untuk koneksi manual dengan inti AXI Debug Hub saat 'Aktifkan Antarmuka Aliran AXI4 untuk Koneksi Manual ke AXI Debug Hub' dipilih dalam 'Opsi Lanjutan'.

Tabel 1: Pelabuhan ILA (lanjutan)
Nama Pelabuhan	masukan/keluaran	Keterangan
diset ulang	I	Port opsional. Digunakan untuk koneksi manual dengan inti AXI Debug Hub saat 'Aktifkan Antarmuka Aliran AXI4 untuk Koneksi Manual ke AXI Debug Hub' dipilih dalam 'Opsi Lanjutan'. Port ini harus sinkron dengan port reset AXI Debug Hub.
aku bisa	I	Port opsional. Digunakan untuk koneksi manual dengan inti AXI Debug Hub saat 'Aktifkan Antarmuka Aliran AXI4 untuk Koneksi Manual ke AXI Debug Hub' dipilih dalam 'Opsi Lanjutan'. Port ini harus sinkron dengan port clock AXI Debug Hub.

Parameter ILA

Tabel 2: Parameter ILA
Parameter	Diizinkan Nilai-nilai	Nilai dasar	Keterangan
Nama_Komponen	String dengan A–Z, 0–9, dan _ (garis bawah)	ila_0	Nama komponen yang dipakai.
JUMLAH_PROBE	1–512	1	Jumlah port probe ILA.
C_JENIS_MEMORI	0, 1	0	Target penyimpanan untuk data yang diambil. 0 berhubungan dengan blok RAM dan 1 berhubungan dengan UltraRAM.
C_DATA_KEDALAMAN	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Kedalaman buffer penyimpanan probe. Angka ini menunjukkan jumlah maksimum sampfile yang dapat disimpan pada waktu proses untuk setiap masukan probe.
C_PENELITIAN _LEBAR	1–1024	1	Lebar port probe . Di mana adalah port probe yang memiliki nilai dari 0 hingga 1,023.
C_TRIGOUT_ID	Benar/Salah	PALSU	Mengaktifkan fungsi trig out. Port trig_out dan trig_out_ack digunakan.
C_TRIGIN_ID	Benar/Salah	PALSU	Mengaktifkan fungsi trig in. Port trig_in dan trig_in_ack digunakan.
C_PIPA_MASUK_STAGES	0–6	0	Tambahkan flop ekstra ke port probe. Satu parameter berlaku untuk semua port probe.
SEMUA_PROBE_SAMA_MU	Benar/Salah	BENAR	Hal ini memaksa unit nilai perbandingan yang sama (unit pencocokan) ke semua probe.
C_PENELITIAN _MU_CNT	1–16	1	Jumlah unit Nilai Pembanding (Match) per probe. Ini hanya berlaku jika ALL_PROBE_SAME_MU bernilai FALSE.
C_PENELITIAN _JENIS	DATA dan PEMICU, PEMICU, DATA	DATA dan TRIGGER	Untuk memilih probe yang dipilih untuk menentukan kondisi pemicu atau untuk tujuan penyimpanan data atau keduanya.
C_PEMICU_ADV	Benar/Salah	PALSU	Mengaktifkan opsi pemicu lanjutan. Ini mengaktifkan mesin status pemicu dan Anda dapat menulis urutan pemicu Anda sendiri di Vivado Logic Analyzer.

Tabel 2: Parameter ILA (lanjutan)
Parameter	Diizinkan Nilai-nilai	Nilai dasar	Keterangan
C_NUM_MONITOR_SLOT	Nomor telepon 1-11	1	Jumlah Slot Antarmuka.
Catatan: 1. Jumlah maksimum unit nilai pembanding (pencocokan) dibatasi hingga 1,024. Untuk pemicu dasar (C_ADV_TRIGGER = FALSE), setiap probe memiliki satu unit nilai pembanding (seperti pada versi sebelumnya). Namun untuk opsi pemicu lanjutan (C_ADV_TRIGGER = TRUE), ini berarti probe individual masih dapat memiliki kemungkinan pemilihan jumlah unit nilai pembanding dari satu hingga empat. Namun, semua unit nilai pembanding tidak boleh melebihi 1,024. Ini berarti, jika Anda memerlukan empat unit pembanding per probe, maka Anda hanya diperbolehkan menggunakan 256 probe.

Mendesain dengan Inti

Bagian ini mencakup pedoman dan informasi tambahan untuk memudahkan perancangan dengan inti.

Pencatatan waktu
Port input clk adalah clock yang digunakan oleh inti ILA untuk mendaftarkan nilai probe. Untuk hasil terbaik, sinyal clock tersebut harus sama dengan sinyal clock yang sinkron dengan logika desain yang terpasang pada port probe inti ILA. Saat menghubungkan secara manual dengan AXI Debug Hub, sinyal aclk harus sinkron dengan port input clock AXI Debug Hub.

Mereset
Saat Anda menetapkan Jenis Input ILA ke Monitor Antarmuka, port reset harus berupa sinyal reset yang sama yang sinkron dengan logika desain yang antarmukanya terpasang
celah_ Bahasa Indonesia: _ port inti ILA. Untuk koneksi manual dengan inti AXI Debug Hub, port yang ada harus sinkron dengan port reset inti AXI Debug Hub.

Langkah-Langkah Aliran Desain
Bagian ini menjelaskan tentang penyesuaian dan pembuatan inti, pembatasan inti, serta langkah simulasi, sintesis, dan implementasi yang khusus untuk inti IP ini. Informasi yang lebih terperinci tentang alur desain Vivado® standar dan integrator IP dapat ditemukan dalam panduan pengguna Vivado Design Suite berikut:

• Panduan Pengguna Vivado Design Suite: Mendesain Subsistem IP menggunakan IP Integrator (UG994)
• Panduan Pengguna Vivado Design Suite: Mendesain dengan IP (UG896)
• Panduan Pengguna Vivado Design Suite: Memulai (UG910)
• Panduan Pengguna Vivado Design Suite: Simulasi Logika (UG900)

Menyesuaikan dan Menghasilkan Inti

Bagian ini berisi informasi tentang penggunaan alat Xilinx® untuk menyesuaikan dan membuat inti dalam Vivado® Design Suite. Jika Anda menyesuaikan dan membuat inti dalam integrator IP Vivado, lihat Panduan Pengguna Vivado Design Suite: Mendesain Subsistem IP menggunakan Integrator IP (UG994) untuk informasi terperinci. Integrator IP mungkin menghitung otomatis nilai konfigurasi tertentu saat memvalidasi atau membuat desain. Untuk memeriksa apakah nilai berubah, lihat deskripsi parameter dalam bab ini. view nilai parameter, jalankan perintah validate_bd_design di konsol Tcl. Anda dapat menyesuaikan IP untuk digunakan dalam desain Anda dengan menentukan nilai untuk berbagai parameter yang terkait dengan inti IP menggunakan langkah-langkah berikut:

1.  Pilih IP dari katalog IP.
2.  Klik dua kali IP yang dipilih atau pilih perintah Kustomisasi IP dari bilah alat atau klik kanan menu.

Untuk detailnya, lihat Panduan Pengguna Vivado Design Suite: Mendesain dengan IP (UG896) dan Panduan Pengguna Vivado Design Suite: Memulai (UG910). Gambar dalam bab ini adalah ilustrasi Vivado IDE. Tata letak yang digambarkan di sini mungkin berbeda dari versi saat ini.

Untuk mengakses inti, lakukan hal berikut:

1.  Buka proyek dengan memilih File lalu Buka Proyek atau buat proyek baru dengan memilih File lalu Proyek Baru di Vivado.
2.  Buka katalog IP dan navigasikan ke salah satu taksonomi.
3. Klik dua kali ILA untuk memunculkan nama inti Vivado IDE.

Panel Opsi Umum
Gambar berikut menunjukkan tab Opsi Umum dalam pengaturan Asli yang memungkinkan Anda menentukan opsi:

Gambar berikut menunjukkan tab Opsi Umum dalam pengaturan AXI yang memungkinkan Anda menentukan opsi:

• Nama Komponen: Gunakan kolom teks ini untuk memberikan nama modul unik untuk inti ILA.
• Jenis Input ILA: Opsi ini menentukan jenis antarmuka atau sinyal yang harus di-debug oleh ILA. Saat ini, nilai untuk parameter ini adalah “Native Probes”, “Interface Monitor”, dan “Mixed.”
• Jumlah Probe: Gunakan kolom teks ini untuk memilih jumlah port probe pada inti ILA. Rentang valid yang digunakan dalam Vivado® IDE adalah 1 hingga 64. Jika Anda memerlukan lebih dari 64 port probe, Anda perlu menggunakan alur perintah Tcl untuk membuat inti ILA.
• Sejumlah Slot Antarmuka (hanya tersedia dalam tipe Monitor Antarmuka dan tipe Campuran): Opsi ini memungkinkan Anda memilih jumlah slot antarmuka AXI yang perlu dihubungkan ke ILA.
• Jumlah Komparator yang Sama untuk Semua Port Probe: Jumlah komparator per probe dapat dikonfigurasi pada panel ini. Jumlah komparator yang sama untuk semua probe dapat diaktifkan dengan memilih.

Panel Port Probe
Gambar berikut menunjukkan tab Probe Ports yang memungkinkan Anda menentukan pengaturan:

• Panel Port Probe: Lebar setiap Port Probe dapat dikonfigurasi di Panel Port Probe. Setiap Panel Port Probe memiliki hingga tujuh port.
• Lebar Probe: Lebar setiap Port Probe dapat disebutkan. Rentang yang valid adalah 1 hingga 1024.
• Jumlah Komparator: Opsi ini diaktifkan hanya jika opsi “Jumlah Komparator yang Sama untuk Semua Port Probe” dinonaktifkan. Komparator untuk setiap probe dalam rentang 1 hingga 16 dapat diatur.
• Data dan/atau Pemicu: Jenis probe untuk setiap probe dapat diatur menggunakan opsi ini. Opsi yang valid adalah DATA_and_TRIGGER, DATA dan TRIGGER.
• Opsi Pembanding: Jenis operasi atau perbandingan untuk setiap probe dapat diatur menggunakan opsi ini.

Opsi Antarmuka
Gambar berikut menunjukkan tab Opsi Antarmuka saat Monitor Antarmuka atau Tipe Campuran dipilih untuk tipe masukan ILA:

• Jenis Antarmuka: Vendor, Pustaka, Nama, dan Versi (VLNV) antarmuka yang akan dipantau oleh inti ILA.
• Lebar ID AXI-MM: Memilih lebar ID antarmuka AXI saat slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Lebar Data AXI-MM: Memilih parameter yang sesuai dengan slot_Memilih Lebar Data antarmuka AXI saat slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Lebar Alamat AXI-MM: Memilih lebar Alamat antarmuka AXI saat slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Aktifkan Pemeriksa Protokol AXI-MM/Stream: Mengaktifkan pemeriksa protokol AXI4-MM atau AXI4-Stream untuk slot ketika slot_ jenis antarmuka dikonfigurasi sebagai AXI-MM atau AXI4-Stream, di mana adalah nomor slot.
• Aktifkan Penghitung Pelacakan Transaksi: Mengaktifkan kemampuan pelacakan transaksi AXI4-MM.
• Jumlah Transaksi Baca yang Tertunda: Menentukan jumlah transaksi Baca yang tertunda per ID. Nilainya harus sama dengan atau lebih besar dari jumlah transaksi Baca yang tertunda untuk koneksi tersebut.
• Jumlah Transaksi Penulisan yang Belum Dilakukan: Menentukan jumlah transaksi Penulisan yang belum dilakukan per ID. Nilainya harus sama dengan atau lebih besar dari jumlah transaksi Penulisan yang belum dilakukan untuk koneksi tersebut.
• Pantau sinyal Status APC: Aktifkan pemantauan sinyal status APC untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Konfigurasikan saluran alamat baca AXI sebagai Data: Pilih sinyal saluran alamat baca untuk tujuan penyimpanan data untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Konfigurasikan saluran alamat baca AXI sebagai Pemicu: Pilih sinyal saluran alamat baca untuk menentukan kondisi pemicu untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Konfigurasikan saluran data baca AXI sebagai Data: Pilih sinyal saluran data baca untuk tujuan penyimpanan data untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Konfigurasikan saluran data baca AXI sebagai Pemicu: Pilih sinyal saluran data baca untuk menentukan kondisi pemicu untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Konfigurasikan saluran alamat tulis AXI sebagai Data: Pilih sinyal saluran alamat tulis untuk tujuan penyimpanan data untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Konfigurasikan saluran alamat tulis AXI sebagai Pemicu: Pilih sinyal saluran alamat tulis untuk menentukan kondisi pemicu untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Konfigurasikan saluran data tulis AXI sebagai Data: Pilih sinyal saluran data tulis untuk tujuan penyimpanan data untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Konfigurasikan saluran data tulis AXI sebagai Pemicu: Pilih sinyal saluran data tulis untuk menentukan kondisi pemicu untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Konfigurasikan saluran respons penulisan AXI sebagai Data: Pilih sinyal saluran respons penulisan untuk tujuan penyimpanan data untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Konfigurasikan saluran respons penulisan AXI sebagai Pemicu: Pilih sinyal saluran respons penulisan untuk menentukan kondisi pemicu untuk slot ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-MM, di mana adalah nomor slot.
• Lebar Tdata AXI-Stream: Memilih lebar Tdata antarmuka AXI-Stream saat slot_ jenis antarmuka dikonfigurasi sebagai AXI-Stream, di mana adalah nomor slot.
• Lebar TID AXI-Stream: Memilih lebar TID antarmuka AXI-Stream saat slot_ jenis antarmuka dikonfigurasi sebagai AXI-Stream, di mana adalah nomor slot.
• Lebar TUSER AXI-Stream: Memilih lebar TUSER dari antarmuka AXI-Stream saat slot_ jenis antarmuka dikonfigurasi sebagai AXI-Stream, di mana adalah nomor slot.
• Lebar TDEST AXI-Stream: Memilih lebar TDEST dari antarmuka AXI-Stream saat slot_ jenis antarmuka dikonfigurasi sebagai AXI-Stream, di mana adalah nomor slot.
• Konfigurasikan Sinyal AXIS sebagai Data: Pilih sinyal AXI4-Stream untuk tujuan penyimpanan data untuk slot
  ketika slot_ tipe antarmuka dikonfigurasikan sebagai AXI-Stream di mana adalah nomor slot.
• Konfigurasikan Sinyal AXIS sebagai Pemicu: Pilih sinyal AXI4-Stream untuk menentukan kondisi pemicu untuk slot ketika slot_ jenis antarmuka dikonfigurasi sebagai AXI-Stream, di mana adalah nomor slot.
• Konfigurasikan Slot sebagai Data dan/atau Pemicu: Memilih sinyal slot non-AXI untuk menentukan kondisi pemicu atau untuk tujuan penyimpanan data atau keduanya untuk slot ketika slot_ tipe antarmuka dikonfigurasi sebagai non-AXI, di mana adalah nomor slot.

Opsi Penyimpanan
Gambar berikut menunjukkan tab Opsi Penyimpanan yang memungkinkan Anda memilih jenis target penyimpanan dan kedalaman memori yang akan digunakan:

• Target Penyimpanan: Parameter ini digunakan untuk memilih jenis target penyimpanan dari menu tarik-turun.
• Kedalaman Data: Parameter ini digunakan untuk memilih data yang sesuai.ampkedalaman dari menu tarik-turun.

Opsi Lanjutan
Gambar berikut menunjukkan tab Opsi Lanjutan:

• Aktifkan Antarmuka AXI4-Stream untuk Koneksi Manual ke AXI Debug Hub: Bila diaktifkan, opsi ini memberikan antarmuka AXIS bagi IP untuk terhubung ke AXI Debug Hub.
• Aktifkan Antarmuka Input Pemicu: Centang opsi ini untuk mengaktifkan port input pemicu opsional.
• Aktifkan Antarmuka Keluaran Pemicu: Centang opsi ini untuk mengaktifkan port keluaran pemicu opsional.
• Pipa Masukan Stages: Pilih jumlah register yang ingin Anda tambahkan untuk pemeriksaan guna meningkatkan hasil implementasi. Parameter ini berlaku untuk semua pemeriksaan.
• Pemicu Lanjutan: Centang untuk mengaktifkan urutan pemicu berbasis mesin negara.

Pembuatan Output
Untuk mengetahui detailnya, lihat Panduan Pengguna Vivado Design Suite: Mendesain dengan IP (UG896).

Membatasi Inti

Batasan yang Diperlukan
Inti ILA mencakup XDC file yang berisi batasan jalur palsu yang sesuai untuk mencegah pembatasan berlebihan pada jalur sinkronisasi yang melintasi domain jam. Diharapkan juga bahwa sinyal jam yang terhubung ke port input clk dari inti ILA dibatasi dengan benar dalam desain Anda.

Pemilihan Perangkat, Paket, dan Tingkat Kecepatan
Bagian ini tidak berlaku untuk inti IP ini.

• Frekuensi Jam
  Bagian ini tidak berlaku untuk inti IP ini.
• Manajemen Jam
  Bagian ini tidak berlaku untuk inti IP ini.
• Penempatan Jam
  Bagian ini tidak berlaku untuk inti IP ini.
• Perbankan
  Bagian ini tidak berlaku untuk inti IP ini.
• Penempatan Transceiver
  Bagian ini tidak berlaku untuk inti IP ini.
• Standar dan Penempatan I/O
  Bagian ini tidak berlaku untuk inti IP ini.

Simulasi

Untuk informasi lengkap tentang komponen simulasi Vivado®, serta informasi tentang penggunaan alat pihak ketiga yang didukung, lihat Panduan Pengguna Vivado Design Suite: Simulasi Logika (UG900).

Sintesis dan Implementasi
Untuk detail tentang sintesis dan implementasi, lihat Panduan Pengguna Vivado Design Suite: Mendesain dengan IP (UG896).

Men-debug

Lampiran ini berisi rincian tentang sumber daya yang tersedia di Xilinx® Support websitus dan alat debugging. Jika IP memerlukan kunci lisensi, kunci tersebut harus diverifikasi. Alat desain Vivado® memiliki beberapa titik pemeriksaan lisensi untuk mengendalikan IP berlisensi melalui alur. Jika pemeriksaan lisensi berhasil, IP dapat melanjutkan pembuatan. Jika tidak, pembuatan akan terhenti karena kesalahan. Titik pemeriksaan lisensi diberlakukan oleh alat berikut:

• Sintesis Vivado
• Implementasi Vivido
• tulis_bitstream (perintah Tcl)

PENTING! Tingkat lisensi IP diabaikan di titik pemeriksaan. Pengujian mengonfirmasi adanya lisensi yang valid. Pengujian tidak memeriksa tingkat lisensi IP.

Menemukan Bantuan di Xilinx.com

Untuk membantu dalam proses desain dan debug saat menggunakan inti, Dukungan Xilinx web Halaman ini berisi sumber daya utama seperti dokumentasi produk, catatan rilis, catatan jawaban, informasi tentang masalah yang diketahui, dan tautan untuk mendapatkan dukungan produk lebih lanjut. Forum Komunitas Xilinx juga tersedia di mana para anggota dapat belajar, berpartisipasi, berbagi, dan mengajukan pertanyaan tentang solusi Xilinx.

Dokumentasi
Panduan produk ini adalah dokumen utama yang terkait dengan inti. Panduan ini, beserta dokumentasi yang terkait dengan semua produk yang membantu dalam proses desain, dapat ditemukan di Xilinx Support web halaman atau dengan menggunakan Xilinx® Documentation Navigator. Unduh Xilinx Documentation Navigator dari halaman Unduhan. Untuk informasi lebih lanjut tentang alat ini dan fitur yang tersedia, buka bantuan daring setelah penginstalan.

Catatan Jawaban
Catatan Jawaban mencakup informasi tentang masalah yang sering ditemui, informasi bermanfaat tentang cara mengatasi masalah ini, dan masalah yang diketahui pada produk Xilinx. Catatan Jawaban dibuat dan dikelola setiap hari untuk memastikan bahwa pengguna memiliki akses ke informasi paling akurat yang tersedia. Catatan Jawaban untuk inti ini dapat ditemukan dengan menggunakan kotak Cari Dukungan pada dukungan utama Xilinx web halaman. Untuk memaksimalkan hasil pencarian Anda, gunakan kata kunci seperti:

• Nama Produk
• Pesan alat
• Ringkasan masalah yang dihadapi

Pencarian filter tersedia setelah hasil dikembalikan untuk lebih menargetkan hasil.

Dukungan Teknis
Xilinx menyediakan dukungan teknis di Forum Komunitas Xilinx untuk produk IP LogiCORE™ ini jika digunakan sebagaimana dijelaskan dalam dokumentasi produk. Xilinx tidak dapat menjamin waktu, fungsionalitas, atau dukungan jika Anda melakukan salah satu hal berikut:

• Terapkan solusi pada perangkat yang tidak didefinisikan dalam dokumentasi.
• Sesuaikan solusi melampaui yang diizinkan dalam dokumentasi produk.
• Ubah bagian mana saja dari desain yang berlabel JANGAN UBAH.

Untuk mengajukan pertanyaan, navigasikan ke Forum Komunitas Xilinx.

Sumber Daya Tambahan dan Pemberitahuan Hukum

Sumber Daya Xilinx
Untuk sumber daya dukungan seperti Jawaban, Dokumentasi, Unduhan, dan Forum, lihat Dukungan Xilinx.

Navigator Dokumentasi dan Hub Desain
Xilinx® Documentation Navigator (DocNav) menyediakan akses ke dokumen, video, dan sumber daya dukungan Xilinx, yang dapat Anda saring dan cari untuk menemukan informasi. Untuk membuka DocNav:

• • Dari Vivado® IDE, pilih Bantuan → Dokumentasi dan Tutorial.
  • Pada Windows, pilih Mulai → Semua Program → Xilinx Design Tools → DocNav.
  • Pada prompt perintah Linux, masukkan docnav.

Xilinx Design Hubs menyediakan tautan ke dokumentasi yang disusun berdasarkan tugas desain dan topik lainnya, yang dapat Anda gunakan untuk mempelajari konsep utama dan menjawab pertanyaan yang sering diajukan. Untuk mengakses Design Hubs:

• Di DocNav, klik Hub Desain View tab.
• Di Xilinx websitus, lihat halaman Design Hubs.

Catatan: Untuk informasi lebih lanjut tentang DocNav, lihat halaman Navigator Dokumentasi di Xilinx weblokasi.

Referensi
Dokumen-dokumen ini menyediakan materi tambahan yang berguna untuk panduan ini:

1.  Panduan Pengguna Vivado Design Suite: Pemrograman dan Debugging (UG908)
2. Panduan Pengguna Vivado Design Suite: Mendesain dengan IP (UG896)
3. Panduan Pengguna Vivado Design Suite: Mendesain Subsistem IP menggunakan IP Integrator (UG994)
4. Panduan Pengguna Vivado Design Suite: Memulai (UG910)
5. Panduan Pengguna Vivado Design Suite: Simulasi Logika (UG900)
6. Panduan Pengguna Vivado Design Suite: Implementasi (UG904)
7. Panduan Migrasi dari ISE ke Vivado Design Suite (UG911)
8. Panduan Produk IP LogiCORE Pemeriksa Protokol AXI (PG101)
9. Panduan Produk LogiCORE IP Pemeriksa Protokol AXI4-Stream (PG145)

Riwayat Revisi
Tabel berikut menunjukkan riwayat revisi untuk dokumen ini.

Bagian	Ringkasan Revisi
11 / 23 / 2020 Versi 1.1
Rilis awal.	Tidak tersedia

Harap Baca: Pemberitahuan Hukum Penting
Informasi yang diungkapkan kepada Anda di bawah ini ("Materi") disediakan semata-mata untuk pemilihan dan penggunaan produk Xilinx. Untuk batas maksimum yang diizinkan oleh hukum yang berlaku: (1) Materi disediakan "SEBAGAIMANA ADANYA" dan dengan semua kesalahan, Xilinx dengan ini MENYANGKAL SEMUA JAMINAN DAN KETENTUAN, TERSURAT, TERSIRAT, ATAU BERDASARKAN HUKUM, TERMASUK NAMUN TIDAK TERBATAS PADA JAMINAN DAPAT DIPERDAGANGKAN, TIDAK TERJADINYA PELANGGARAN, ATAU KESESUAIAN UNTUK TUJUAN TERTENTU APA PUN; dan (2) Xilinx tidak bertanggung jawab (baik dalam kontrak atau perbuatan melawan hukum, termasuk kelalaian, atau berdasarkan teori pertanggungjawaban lainnya) atas segala kehilangan atau kerusakan dalam bentuk atau sifat apa pun yang terkait dengan, yang timbul berdasarkan, atau terkait dengan, Materi (termasuk penggunaan Materi oleh Anda), termasuk untuk segala kerugian atau kerusakan langsung, tidak langsung, khusus, insidental, atau konsekuensial (termasuk hilangnya data, keuntungan, niat baik, atau segala jenis kerugian atau kerusakan yang diderita sebagai akibat dari tindakan apa pun yang dilakukan oleh pihak ketiga) meskipun kerusakan atau kerugian tersebut dapat diduga secara wajar atau Xilinx telah diberitahu tentang kemungkinan hal yang sama.

Xilinx tidak berkewajiban untuk memperbaiki kesalahan yang terdapat dalam Materi atau memberi tahu Anda tentang pembaruan Materi atau spesifikasi produk. Anda tidak boleh memperbanyak, mengubah, mendistribusikan, atau menampilkan Materi secara publik tanpa persetujuan tertulis sebelumnya. Produk tertentu tunduk pada syarat dan ketentuan garansi terbatas Xilinx, silakan lihat Ketentuan Penjualan Xilinx yang dapat ditemukan di sini. viewdiedit pada https://www.xilinx.com/legal.htm#tos; Inti IP mungkin tunduk pada ketentuan garansi dan dukungan yang tercantum dalam lisensi yang diberikan kepada Anda oleh Xilinx. Produk Xilinx tidak dirancang atau dimaksudkan untuk aman dari kegagalan atau untuk digunakan dalam aplikasi apa pun yang memerlukan kinerja aman dari kegagalan; Anda menanggung sendiri risiko dan tanggung jawab atas penggunaan produk Xilinx dalam aplikasi penting tersebut, silakan lihat Ketentuan Penjualan Xilinx yang dapat ditemukan di viewdiedit pada https://www.xilinx.com/legal.htm#tos.
Dokumen ini berisi informasi awal dan dapat berubah sewaktu-waktu tanpa pemberitahuan. Informasi yang diberikan di sini terkait dengan produk dan/atau layanan yang belum tersedia untuk dijual, dan diberikan semata-mata untuk tujuan informasi dan tidak dimaksudkan, atau ditafsirkan, sebagai tawaran penjualan atau upaya komersialisasi produk dan/atau layanan yang disebutkan di sini.

SANGGAHAN APLIKASI OTOMOTIF
PRODUK OTOMOTIF (DIIDENTIFIKASI SEBAGAI “XA” PADA NOMOR KOMPONEN) TIDAK DIJAMIN UNTUK DIGUNAKAN DALAM PENERAPAN AIRBAG ATAU UNTUK DIGUNAKAN DALAM APLIKASI YANG MEMPENGARUHI PENGENDALIAN KENDARAAN (“APLIKASI KESELAMATAN”) KECUALI ADA KONSEP KESELAMATAN ATAU FITUR REDUNDANSI YANG SESUAI DENGAN STANDAR KESELAMATAN OTOMOTIF ISO 26262 (“DESAIN KESELAMATAN”). PELANGGAN HARUS, SEBELUM MENGGUNAKAN ATAU MENYALAKAN SISTEM APAPUN YANG MENGGUNAKAN PRODUK, MENGUJI SISTEM TERSEBUT SECARA MENYELURUH UNTUK TUJUAN KESELAMATAN. PENGGUNAAN PRODUK DALAM APLIKASI KESELAMATAN TANPA DESAIN KESELAMATAN SEPENUHNYA MENJADI RISIKO PELANGGAN, HANYA TUNDUK PADA HUKUM DAN PERATURAN YANG BERLAKU YANG MENGATUR BATASAN TANGGUNG JAWAB PRODUK.
Hak cipta 2020 Xilinx, Inc. Xilinx, logo Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq, dan merek dagang lain yang tercantum di sini adalah merek dagang Xilinx di Amerika Serikat dan negara lain. Semua merek dagang lainnya adalah milik pemiliknya masing-masing. PG357 (v1.1) 23 November 2020, ILA dengan Antarmuka AXI4-Stream v1.1
Unduhan PDF: Panduan Penganalisis Logika Terintegrasi Xilinx AXI4-Stream

Referensi

• Panduan Pengguna