Руководство по интегрированному логическому анализатору Xilinx AXI4-Stream

Интегрированный логический анализатор (ILA) с ядром интерфейса AXI4-Stream представляет собой настраиваемый IP-адрес логического анализатора, который можно использовать для мониторинга внутренних сигналов и интерфейсов проекта. Ядро ILA включает в себя множество расширенных функций современных логических анализаторов, в том числе булевы триггерные уравнения и триггеры перехода по фронту. Ядро также предлагает возможности отладки и мониторинга интерфейса, а также проверку протокола для отображаемых в память AXI и AXI4-Stream. Поскольку ядро ILA синхронно с отслеживаемым проектом, все ограничения по часам проекта, применяемые к вашему проекту, также применяются к компонентам ядра ILA. Для отладки интерфейсов в проекте необходимо добавить ILA IP в блочный проект в интеграторе Vivado® IP. Точно так же можно включить опцию проверки протокола AXI4/AXI4-Stream для ILA IP в IP-интеграторе. Нарушения протокола могут быть затем отображены в форме сигнала viewer логического анализатора Vivado.

Функции

Выбираемое пользователем количество портов для датчиков и ширина датчика.

Выбираемые пользователем цели хранения, такие как блочная RAM и UltraRAM
Несколько портов датчиков могут быть объединены в одно условие запуска.

Выбираемые пользователем слоты AXI для отладки интерфейсов AXI в проекте.
Настраиваемые параметры для интерфейсов AXI, включая типы интерфейсов и трассировкуampле глубина.

Свойство данных и запуска для зондов.
Количество компараторов и ширина для каждого датчика и отдельных портов в интерфейсах.

Входные/выходные интерфейсы перекрестного запуска.
Настраиваемая конвейерная обработка входных датчиков.

Проверка протоколов AXI4-MM и AXI4-Stream.

Дополнительные сведения о ядре ILA см. в Руководстве пользователя Vivado Design Suite: Программирование и отладка (UG908).

Факты об ИС

Таблица фактов о LogiCORE™ IP
Основные особенности
Поддерживаемое семейство устройств1	Версал™ ACAP
Поддерживаемые пользовательские интерфейсы	Стандарт IEEE 1149.1 — JTAG
Поставляется с ядром
Дизайн Files	РТЛ
ExampЛе Дизайн	Верилог
Испытательный стенд	Не предоставлено
Ограничения File	Ограничения проектирования Xilinx® (XDC)
Имитационная модель	Не предоставлено
Поддерживаемый программный драйвер	Н/Д
Протестированные процессы проектирования2
Вступление в дизайн	Набор дизайнерских решений Vivado®
Моделирование	Информацию о поддерживаемых симуляторах см. Xilinx Design Tools: Руководство по примечаниям к выпуску.
Синтез	Вивадо Синтез
Поддерживать
Все журналы изменений IP Vivado	Основные журналы изменений IP-адресов Vivado: 72775
Поддержка Xilinx web страница
Примечания: 1. Полный список поддерживаемых устройств см. в каталоге Vivado® IP. 2. Поддерживаемые версии инструментов см. Xilinx Design Tools: Руководство по примечаниям к выпуску.

Надview

Навигация по содержимому по процессу проектирования
Документация Xilinx® организована вокруг набора стандартных процессов проектирования, чтобы помочь вам найти соответствующий контент для вашей текущей задачи разработки. Этот документ охватывает следующие процессы проектирования:

Разработка оборудования, IP и платформы: создание блоков PL IP для аппаратной платформы, создание ядер PL, функциональное моделирование подсистемы и оценка времени Vivado®, использования ресурсов и отключения питания. Также включает в себя разработку аппаратной платформы для системной интеграции. Темы в этом документе, которые относятся к этому процессу проектирования, включают:
Описание портов

Тактирование и сброс
Настройка и создание ядра

Ядро оконченоview
Сигналы и интерфейсы в конструкции FPGA подключаются к входам зонда и слота ILA. Эти сигналы и интерфейсы, подключенные к входам датчика и слота соответственно,ampведутся на расчетных скоростях и хранятся с использованием встроенной блочной ОЗУ. Сигналы и интерфейсы в конструкции Versal™ ACAP подключаются к датчикам ILA и входам разъемов. Эти подключенные сигналы и интерфейсыampведутся на расчетных скоростях, используя вход тактового сигнала ядра, и хранятся во встроенной в микросхему блочной памяти RAM. Основные параметры определяют следующее:

Количество зондов (до 512) и ширина зонда (от 1 до 1024).

Количество слотов и вариантов интерфейса.
След сampле глубина.

Свойство данных и/или запуска для зондов.
Количество компараторов для каждого датчика.

Связь с ядром ILA осуществляется с использованием экземпляра AXI Debug Hub, который подключается к IP-ядру системы управления, интерфейса и обработки (CIPS).

После загрузки проекта в Versal ACAP используйте программное обеспечение логического анализатора Vivado®, чтобы настроить триггерное событие для измерения ILA. После срабатывания триггераampФайловый буфер заполняется и загружается в логический анализатор Vivado. Ты можешь view эти данные с помощью окна сигнала. Зонд сampФункциональность файлов и триггеров реализована в программируемой логической области. Встроенная блочная оперативная память или память UltraRAM в зависимости от цели хранения, которую вы выбрали во время настройки, в которой хранятся данные до тех пор, пока они не будут загружены программным обеспечением. Пользовательский ввод или вывод не требуется для запуска событий, сбора данных или связи с ядром ILA. Ядро ILA способно отслеживать сигналы на уровне интерфейса, оно может передавать информацию на уровне транзакций, например незавершенные транзакции для интерфейсов AXI4.

Компаратор запуска датчика ILA
Вход каждого пробника подключен к триггерному компаратору, способному выполнять различные операции. Во время выполнения компаратор может быть настроен на выполнение сравнения = или !=. Сюда входят соответствующие шаблоны уровней, такие как X0XX101. Он также включает обнаружение переходов фронтов, таких как нарастающий фронт (R), спадающий фронт (F), любой фронт (B) или отсутствие перехода (N). Компаратор запуска может выполнять более сложные сравнения, включая >, <, ≥ и ≤.

ВАЖНЫЙ! Компаратор устанавливается во время работы с помощью логического анализатора Vivado®.

Условия срабатывания ILA
Условие запуска является результатом логического «И» или «ИЛИ» вычисления каждого из результатов компаратора запуска датчика ILA. Используя логический анализатор Vivado®, вы выбираете, следует ли запускать датчики компараторов по схеме «И» или по схеме «ИЛИ». Настройка «И» вызывает событие триггера, когда все сравнения датчиков ILA удовлетворены. Настройка «ИЛИ» вызывает событие триггера, когда выполняется какое-либо сравнение датчиков ILA. Условие запуска — это событие запуска, используемое для измерения трассировки ILA.

Приложения

Ядро ILA предназначено для использования в приложении, требующем проверки или отладки с использованием Vivado®. На следующем рисунке показаны операции записи и чтения IP-ядра CIPS из контроллера оперативной памяти блока AXI через сеть AXI на кристалле (NoC). Ядро ILA подключено к сети интерфейса между AXI NoC и контроллером ОЗУ блока AXI для мониторинга транзакции AXI4 в диспетчере оборудования.

Лицензирование и заказ
Этот IP-модуль Xilinx® LogiCORE™ предоставляется бесплатно вместе с Xilinx Vivado® Design Suite в соответствии с условиями лицензии Xilinx для конечного пользователя.
Примечание: Чтобы убедиться, что вам нужна лицензия, проверьте столбец «Лицензия» в каталоге IP. Включено означает, что лицензия включена в состав Vivado® Design Suite; Покупка означает, что вам необходимо приобрести лицензию для использования ядра. Информация о других IP-модулях Xilinx® LogiCORE™ доступна на странице интеллектуальной собственности Xilinx. Для получения информации о ценах и доступности других IP-модулей и инструментов Xilinx LogiCORE обратитесь к местному торговому представителю Xilinx.

Спецификация продукта

Описание портов
В следующих таблицах приведены подробные сведения о портах и параметрах ILA.
Порты ИЛА

Таблица 1: Порты ИЛА
Имя порта	Ввод/вывод	Описание
цлк	I	Разработайте часы, которые синхронизируют всю логику запуска и хранения.
зонд [ – 1:0]	I	Вход порта датчика. Номер порта зонда находится в диапазоне от 0 до 511. Ширина порта зонда (обозначается ) находится в диапазоне от 1 до 1024. Вы должны объявить этот порт как вектор. Для 1-битного порта используйте probe [0:0].
триггер_выход	O	Порт trig_out может быть сгенерирован либо из условия триггера, либо из внешнего порта trig_in. Логический анализатор управляет временем выполнения для переключения между условием триггера и триг_входом для управления триг_выходом.
триггер_вход	I	Входной порт триггера, используемый в системе, основанной на процессах, для встроенного перекрестного триггера. Может быть подключен к другому ILA для создания каскадного триггера.
слот_ _	I	Интерфейс слота. Тип интерфейса создается динамически на основе слота_ _ параметр типа интерфейса. Отдельные порты внутри интерфейсов доступны для мониторинга в диспетчере оборудования.
trig_out_ack	I	Подтверждение для trig_out.
триг_ин_ак	O	Подтверждение для trig_in.
сбросить	I	Тип входа ILA, если установлено значение «Монитор интерфейса», этот порт должен быть тем же сигналом сброса, который синхронен с логикой проекта, подключенной к Slot_ _ порты ядра ILA.
S_AXIS	Ввод/вывод	Дополнительный порт. Используется для ручного подключения к ядру AXI Debug Hub, когда в дополнительных параметрах выбран параметр «Включить интерфейс AXI4-Stream для ручного подключения к AXI Debug Hub».
M_AXIS	Ввод/вывод	Дополнительный порт. Используется для ручного подключения к ядру AXI Debug Hub, когда в «Дополнительных параметрах» выбран параметр «Включить интерфейс AXI4-Stream для ручного подключения к AXI Debug Hub».

Таблица 1: Порты ИЛА (продолжение)
Имя порта	Ввод/вывод	Описание
установлены	I	Дополнительный порт. Используется для ручного подключения к ядру AXI Debug Hub, когда в «Дополнительных параметрах» выбран параметр «Включить интерфейс AXI4-Stream для ручного подключения к AXI Debug Hub». Этот порт должен быть синхронизирован с портом сброса AXI Debug Hub.
подтверждение	I	Дополнительный порт. Используется для ручного подключения к ядру AXI Debug Hub, когда в «Дополнительных параметрах» выбран параметр «Включить интерфейс AXI4-Stream для ручного подключения к AXI Debug Hub». Этот порт должен быть синхронизирован с тактовым портом AXI Debug Hub.

Параметры ИЛА

Таблица 2: Параметры ИЛА
Параметр	Допустимо Ценности	Значения по умолчанию	Описание
Имя_компонента	Строка с A–Z, 0–9 и _ (подчеркивание)	ila_0	Имя создаваемого компонента.
C_NUM_OF_PROBES	1–512	1	Количество портов датчика ILA.
C_MEMORY_TYPE	0, 1	0	Целевое хранилище для захваченных данных. 0 соответствует блочной RAM, а 1 соответствует UltraRAM.
C_DATA_DEPTH	1,024, 2,048, 4,096, 8,192, 16,384, 32,768, 65,536, 131,072	1,024	Глубина буфера хранения зонда. Это число представляет собой максимальное количество sampфайлы, которые могут быть сохранены во время выполнения для каждого входа зонда.
C_PROBE _ШИРИНА	1–1024	1	Ширина порта зонда . Где порт зонда, имеющий значение от 0 до 1,023.
C_TRIGOUT_EN	Правда/Ложь	ЛОЖЬ	Включает функцию триггера. Используются порты trig_out и trig_out_ack.
C_TRIGIN_EN	Правда/Ложь	ЛОЖЬ	Включает функцию триггера. Используются порты trig_in и trig_in_ack.
C_INPUT_PIPE_STAGES	0–6	0	Добавьте дополнительные флопы в порты зонда. Один параметр применяется ко всем портам датчиков.
ALL_PROBE_SAME_MU	Правда/Ложь	истинный	Это приводит к тому, что для всех зондов используются одни и те же единицы сравнения (единицы сопоставления).
C_PROBE _MU_CNT	1–16	1	Количество единиц сравнения (соответствия) на датчик. Это допустимо, только если ALL_PROBE_SAME_MU имеет значение FALSE.
C_PROBE _ТИП	ДАННЫЕ и ТРИГГЕР, ТРИГГЕР, ДАННЫЕ	ДАННЫЕ и ТРИГГЕР	Чтобы выбрать выбранный зонд для указания условия срабатывания или для хранения данных, или для того и другого.
C_ADV_TRIGGER	Правда/Ложь	ЛОЖЬ	Включает опцию предварительного запуска. Это активирует конечный автомат триггера, и вы можете написать свою собственную последовательность триггеров в Vivado Logic Analyzer.

Таблица 2: Параметры ИЛА (продолжение)
Параметр	Допустимо Ценности	Значения по умолчанию	Описание
C_NUM_MONITOR_SLOTS	1-11	1	Количество интерфейсных слотов.
Примечания: 1. Максимальное количество единиц сравнения (соответствия) ограничено 1,024 единицами. Для базового триггера (C_ADV_TRIGGER = FALSE) у каждого зонда есть одна единица сравниваемого значения (как и в более ранней версии). Но для параметра предварительного запуска (C_ADV_TRIGGER = TRUE) это означает, что отдельные датчики могут по-прежнему иметь возможность выбора количества единиц сравнения значений от одного до четырех. Но все единицы сравнения не должны превышать 1,024 единиц. Это означает, что если вам нужно четыре блока сравнения на датчик, вы можете использовать только 256 датчиков.

Проектирование с ядром

Этот раздел включает в себя рекомендации и дополнительную информацию для облегчения проектирования с помощью ядра.

Клокинг
Входной порт clk — это часы, используемые ядром ILA для регистрации значений датчика. Для достижения наилучших результатов это должен быть тот же тактовый сигнал, который синхронен с логикой проекта, подключенной к портам зонда ядра ILA. При ручном подключении к AXI Debug Hub сигнал подтверждения должен быть синхронизирован с входным портом часов AXI Debug Hub.

Сбросы
Когда вы устанавливаете тип ввода ILA на монитор интерфейса, порт сброса должен быть тем же сигналом сброса, который синхронен с логикой проекта, интерфейс которой подключен к
слот_ _ порт ядра ILA. Для ручного подключения к ядру AXI Debug Hub текущий порт должен быть синхронным с портом сброса ядра AXI Debug Hub.

Шаги проектирования
В этом разделе описывается настройка и создание ядра, ограничение ядра, а также этапы моделирования, синтеза и реализации, характерные для этого ядра IP. Более подробную информацию о стандартных процессах проектирования Vivado® и интеграторе IP можно найти в следующих руководствах пользователя Vivado Design Suite:

Руководство пользователя Vivado Design Suite: Проектирование IP-подсистем с помощью IP Integrator (UG994)
Руководство пользователя Vivado Design Suite: проектирование с использованием IP (UG896)
Руководство пользователя Vivado Design Suite: Начало работы (UG910)
Руководство пользователя Vivado Design Suite: логическое моделирование (UG900)

Настройка и создание ядра

Этот раздел содержит информацию об использовании инструментов Xilinx® для настройки и создания ядра в Vivado® Design Suite. Если вы настраиваете и создаете ядро в Vivado IP integrator, см. подробную информацию в Руководстве пользователя Vivado Design Suite: Проектирование IP-подсистем с помощью IP Integrator (UG994). Интегратор IP может автоматически вычислять определенные значения конфигурации при проверке или создании проекта. Чтобы проверить, изменяются ли значения, см. описание параметра в этой главе. К view значение параметра, запустите команду validate_bd_design в консоли Tcl. Вы можете настроить IP для использования в своем проекте, указав значения для различных параметров, связанных с ядром IP, выполнив следующие шаги:

Выберите IP из каталога IP.
Дважды щелкните выбранный IP-адрес или выберите команду «Настроить IP» на панели инструментов или щелкните правой кнопкой мыши меню.

Дополнительные сведения см. в Руководстве пользователя Vivado Design Suite: Проектирование с использованием IP (UG896) и Руководстве пользователя Vivado Design Suite: Начало работы (UG910). Рисунки в этой главе являются иллюстрациями Vivado IDE. Изображенный здесь макет может отличаться от текущей версии.

Чтобы получить доступ к ядру, выполните следующие действия:

Откройте проект, выбрав File затем откройте проект или создайте новый проект, выбрав File затем Новый проект в Вивадо.
Откройте каталог IP и перейдите к любой из таксономий.

Дважды щелкните ILA, чтобы открыть имя ядра Vivado IDE.

Панель общих параметров
На следующем рисунке показана вкладка «Общие параметры» в настройке «Собственный», которая позволяет указать параметры:

На следующем рисунке показана вкладка «Общие параметры» в настройке AXI, которая позволяет указать параметры:

Имя компонента: Используйте это текстовое поле, чтобы указать уникальное имя модуля для ядра ILA.

ILA Input Type: Эта опция указывает, какой тип интерфейса или сигнала ILA должен отлаживать. В настоящее время для этого параметра используются следующие значения: «Собственные датчики», «Монитор интерфейса» и «Смешанный».
Количество датчиков: Используйте это текстовое поле, чтобы выбрать количество портов датчиков на ядре ILA. Допустимый диапазон, используемый в Vivado® IDE, составляет от 1 до 64. Если вам нужно более 64 портов зонда, вам нужно использовать поток команд Tcl для создания ядра ILA.
Количество слотов интерфейса (доступно только для типа «Монитор интерфейса» и «Смешанный тип»): этот параметр позволяет выбрать количество слотов интерфейса AXI, которые необходимо подключить к ILA.

Одинаковое количество компараторов для всех портов датчиков: на этой панели можно настроить количество компараторов на один датчик. При выборе можно включить одинаковое количество компараторов для всех датчиков.

Панели портов датчиков
На следующем рисунке показана вкладка Probe Ports, на которой можно указать параметры:

Панель порта датчика: ширина каждого порта датчика может быть настроена на панелях порта датчика. Каждая панель портов датчиков имеет до семи портов.
Ширина зонда: можно указать ширину каждого порта зонда. Допустимый диапазон: от 1 до 1024.
Количество компараторов: этот параметр доступен только в том случае, если параметр «Одинаковое количество компараторов для всех портов датчиков» отключен. Компаратор для каждого датчика может быть установлен в диапазоне от 1 до 16.

Данные и/или триггер: с помощью этой опции можно установить тип датчика для каждого датчика. Допустимые варианты: DATA_and_TRIGGER, DATA и TRIGGER.
Опции компаратора: с помощью этой опции можно установить тип операции или сравнения для каждого датчика.

Параметры интерфейса
На следующем рисунке показана вкладка «Параметры интерфейса», когда для типа ввода ILA выбран «Монитор интерфейса» или «Смешанный тип»:

Тип интерфейса: поставщик, библиотека, имя и версия (VLNV) интерфейса, который будет контролироваться ядром ILA.
Ширина идентификатора AXI-MM: выбирает ширину идентификатора интерфейса AXI, когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.

Ширина данных AXI-MM: выбирает параметры, соответствующие слоту_Выбирает ширину данных интерфейса AXI, когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.
Ширина адреса AXI-MM: выбирает ширину адреса интерфейса AXI, когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.
Включить проверку протокола AXI-MM/Stream: включает проверку протокола AXI4-MM или AXI4-Stream для слота. когда слот_ тип интерфейса настроен как AXI-MM или AXI4-Stream, где это номер слота.

Включить счетчики отслеживания транзакций: включает возможность отслеживания транзакций AXI4-MM.
Количество незавершенных транзакций чтения: указывает количество незавершенных транзакций чтения на идентификатор. Значение должно быть равно или больше, чем количество незавершенных транзакций чтения для этого соединения.
Количество незавершенных транзакций записи: указывает количество незавершенных транзакций записи на идентификатор. Значение должно быть равно или больше, чем количество незавершенных транзакций записи для этого соединения.

Мониторинг сигналов состояния APC: включение мониторинга сигналов состояния APC для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.
Настройте канал адреса чтения AXI как данные: выберите сигналы канала адреса чтения для хранения данных для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.
Настройте канал адреса чтения AXI в качестве триггера: выберите сигналы канала адреса чтения для указания условия запуска для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.

Настройте канал данных чтения AXI как данные: выберите сигналы канала чтения данных для целей хранения данных для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.
Настройте канал данных чтения AXI как триггер: выберите сигналы канала чтения данных для указания условий запуска для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.
Настройте канал адреса записи AXI как данные: выберите сигналы канала адреса записи для хранения данных для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.

Настройте канал адреса записи AXI в качестве триггера: выберите сигналы канала адреса записи для указания условий запуска для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.
Настройте канал данных записи AXI как данные: выберите сигналы канала записи данных для целей хранения данных для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.
Настройте канал данных записи AXI как триггер: выберите сигналы канала записи данных для указания условия запуска для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.

Настройте канал ответа записи AXI как данные: выберите сигналы канала ответа записи для целей хранения данных для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.
Настройте канал ответа на запись AXI в качестве триггера: выберите сигналы канала ответа на запись для указания условия запуска для слота. когда слот_ тип интерфейса настроен как AXI-MM, где это номер слота.
Ширина Tdata AXI-Stream: выбирает ширину Tdata интерфейса AXI-Stream, когда слот_ тип интерфейса настроен как AXI-Stream, где это номер слота.

Ширина TID AXI-Stream: выбирает ширину TID интерфейса AXI-Stream, когда слот_ тип интерфейса настроен как AXI-Stream, где это номер слота.
Ширина TUSER AXI-Stream: выбирает ширину TUSER интерфейса AXI-Stream, когда слот_ тип интерфейса настроен как AXI-Stream, где это номер слота.
Ширина TDEST AXI-Stream: выбирает ширину TDEST интерфейса AXI-Stream, когда слот_ тип интерфейса настроен как AXI-Stream, где это номер слота.

Настройте сигналы AXIS как данные: выберите сигналы AXI4-Stream для хранения данных для слота.
когда слот_ тип интерфейса настроен как AXI-Stream, где это номер слота.
Настроить сигналы AXIS в качестве триггера: выберите сигналы AXI4-Stream для указания условия триггера для слота. когда слот_ тип интерфейса настроен как AXI-Stream, где это номер слота.
Настроить слот как данные и/или триггер: выбор сигналов слота, отличного от AXI, для указания условия запуска или для хранения данных, или для того и другого для слота. когда слот_ тип интерфейса настроен как не-AXI, где это номер слота.

Варианты хранения
На следующем рисунке показана вкладка «Параметры хранилища», которая позволяет выбрать тип целевого хранилища и глубину используемой памяти:

Целевое хранилище: этот параметр используется для выбора типа целевого хранилища из раскрывающегося меню.

Глубина данных: этот параметр используется для выбораample depth из выпадающего меню.

Расширенные параметры
На следующем рисунке показана вкладка «Дополнительные параметры»:

Включить интерфейс AXI4-Stream для ручного подключения к отладочному концентратору AXI: если этот параметр включен, этот параметр предоставляет интерфейс AXIS для IP-адреса для подключения к отладочному концентратору AXI.
Включить интерфейс триггерного входа: установите этот флажок, чтобы включить дополнительный входной порт триггера.
Включить интерфейс вывода триггера: установите этот флажок, чтобы включить дополнительный порт вывода триггера.

Входная труба Stages: выберите количество регистров, которые вы хотите добавить для зонда, чтобы улучшить результаты реализации. Этот параметр применяется ко всем датчикам.
Расширенный триггер: установите этот флажок, чтобы включить последовательность триггеров на основе конечного автомата.

Генерация выходных данных
Подробнее см. в Руководстве пользователя Vivado Design Suite: Проектирование с использованием IP (UG896).

Ограничение ядра

Требуемые ограничения
Ядро ILA включает в себя XDC file который содержит соответствующие ложные ограничения пути, чтобы предотвратить чрезмерное ограничение путей синхронизации, пересекающих домен часов. Также ожидается, что тактовый сигнал, подключенный к входному порту clk ядра ILA, правильно ограничен в вашем проекте.

Выбор устройства, пакета и класса скорости
Этот раздел неприменим для этого ядра IP.

Тактовые частоты
Этот раздел неприменим для этого ядра IP.

Управление часами
Этот раздел неприменим для этого ядра IP.
Размещение часов
Этот раздел неприменим для этого ядра IP.
Банковское дело
Этот раздел неприменим для этого ядра IP.

Размещение приемопередатчика
Этот раздел неприменим для этого ядра IP.
Стандарт ввода/вывода и размещение
Этот раздел неприменим для этого ядра IP.

Моделирование

Полную информацию о компонентах моделирования Vivado®, а также информацию об использовании поддерживаемых сторонних инструментов см. в Руководстве пользователя Vivado Design Suite: Логическое моделирование (UG900).

Синтез и реализация
Подробнее о синтезе и реализации см. в Руководстве пользователя Vivado Design Suite: Проектирование с использованием IP (UG896).

Отладка

В этом приложении содержится подробная информация о ресурсах, доступных на Xilinx® Support. webсайт и средства отладки. Если для IP-адреса требуется лицензионный ключ, ключ необходимо проверить. Инструменты проектирования Vivado® имеют несколько контрольных точек лицензии для пропуска лицензированной интеллектуальной собственности в потоке. Если проверка лицензии прошла успешно, генерация IP может быть продолжена. В противном случае генерация останавливается с ошибкой. Контрольные точки лицензии реализуются с помощью следующих инструментов:

Вивадо Синтез

Реализация Вивадо
write_bitstream (команда Tcl)

ВАЖНЫЙ! Уровень лицензии IP игнорируется на контрольных точках. Тест подтверждает наличие действительной лицензии. Он не проверяет уровень лицензии IP.

Поиск помощи на Xilinx.com

Чтобы помочь в процессе проектирования и отладки при использовании ядра, Xilinx Support web Страница содержит ключевые ресурсы, такие как документация по продукту, заметки о выпуске, записи ответов, информация об известных проблемах и ссылки для получения дополнительной поддержки продукта. Форумы сообщества Xilinx также доступны, где участники могут учиться, участвовать, делиться и задавать вопросы о решениях Xilinx.

Документация
Это руководство по продукту является основным документом, связанным с ядром. Это руководство вместе с документацией по всем продуктам, помогающим в процессе проектирования, можно найти на странице поддержки Xilinx. web странице или с помощью Xilinx® Documentation Navigator. Загрузите Xilinx Documentation Navigator со страницы «Загрузки». Для получения дополнительных сведений об этом инструменте и доступных функциях откройте интерактивную справку после установки.

Записи ответов
Записи ответов содержат информацию о часто встречающихся проблемах, полезную информацию о том, как решить эти проблемы, и любые известные проблемы с продуктом Xilinx. Записи ответов создаются и поддерживаются ежедневно, чтобы пользователи имели доступ к самой точной доступной информации. Записи ответов для этого ядра можно найти с помощью поля «Поиск в поддержке» на главной странице поддержки Xilinx. web страница. Чтобы максимизировать результаты поиска, используйте такие ключевые слова, как:

Название продукта
Сообщения инструмента
Краткое описание возникшей проблемы

Поиск с фильтром доступен после возврата результатов для дальнейшего нацеливания на результаты.

Техническая поддержка
Xilinx предоставляет техническую поддержку на форумах сообщества Xilinx для этого продукта LogiCORE™ IP при использовании, как описано в документации по продукту. Xilinx не может гарантировать сроки, функциональность или поддержку, если вы выполните одно из следующих действий:

Реализуйте решение на устройствах, которые не определены в документации.

Настройте решение сверх разрешенного в документации по продукту.
Измените любой раздел дизайна с пометкой НЕ ИЗМЕНЯТЬ.

Чтобы задать вопросы, перейдите на форумы сообщества Xilinx.

Дополнительные ресурсы и юридические уведомления

Ресурсы Xilinx
Ресурсы поддержки, такие как ответы, документация, файлы для загрузки и форумы, см. в разделе Поддержка Xilinx.

Навигатор документации и центры дизайна
Xilinx® Documentation Navigator (DocNav) предоставляет доступ к документам, видео и ресурсам поддержки Xilinx, которые вы можете фильтровать и искать для поиска информации. Чтобы открыть DocNav:

• В среде Vivado® IDE выберите «Справка» → «Документация и учебные пособия».
• В Windows выберите Пуск → Все программы → Xilinx Design Tools → DocNav.
• В командной строке Linux введите docnav.

Xilinx Design Hubs предоставляет ссылки на документацию, упорядоченную по задачам проектирования и другим темам, которую вы можете использовать для изучения ключевых концепций и ответов на часто задаваемые вопросы. Чтобы получить доступ к центрам дизайна:

В DocNav нажмите Центры проектирования View вкладка.
На Xilinx webсайт, см. страницу Design Hubs.

Примечание: Для получения дополнительной информации о DocNav см. страницу Documentation Navigator на веб-сайте Xilinx. webсайт.

Ссылки
Эти документы содержат дополнительные материалы, полезные для этого руководства:

Руководство пользователя Vivado Design Suite: программирование и отладка (UG908)

Руководство пользователя Vivado Design Suite: проектирование с использованием IP (UG896)
Руководство пользователя Vivado Design Suite: Проектирование IP-подсистем с помощью IP Integrator (UG994)
Руководство пользователя Vivado Design Suite: Начало работы (UG910)

Руководство пользователя Vivado Design Suite: логическое моделирование (UG900)
Руководство пользователя Vivado Design Suite: Реализация (UG904)
Руководство по переходу с ISE на Vivado Design Suite (UG911)

Руководство по продукту LogiCORE IP для проверки протокола AXI (PG101)
Руководство по продукту LogiCORE IP для проверки протокола AXI4-Stream (PG145)

История изменений
В следующей таблице показана история изменений для этого документа.

Раздел	Сводка изменений
11 / 23 / 2020 Версия 1.1
Первоначальный выпуск.	Н/Д

Пожалуйста, прочитайте: Важные юридические уведомления
Информация, раскрываемая вам по настоящему Соглашению («Материалы»), предоставляется исключительно для выбора и использования продуктов Xilinx. В максимальной степени, разрешенной применимым законодательством: (1) Материалы предоставляются «КАК ЕСТЬ» и со всеми ошибками, Xilinx настоящим ОТКАЗЫВАЕТСЯ ОТ ВСЕХ ГАРАНТИЙ И УСЛОВИЙ, ЯВНЫХ, ПОДРАЗУМЕВАЕМЫХ ИЛИ ЗАКОННЫХ, ВКЛЮЧАЯ, ПОМИМО ПРОЧЕГО, ГАРАНТИИ КОММЕРЧЕСКОЙ ПРИГОДНОСТИ, НЕ -НАРУШЕНИЕ ПРАВ ИЛИ ПРИГОДНОСТЬ ДЛЯ ЛЮБОЙ КОНКРЕТНОЙ ЦЕЛИ; и (2) Xilinx не несет ответственности (будь то по договору или гражданскому правонарушению, включая небрежность, или по любой другой теории ответственности) за любые убытки или ущерб любого рода или характера, связанные с Материалами или возникающие в связи с ними. (включая использование вами Материалов), в том числе за любые прямые, непрямые, специальные, случайные или косвенные убытки или ущерб (включая потерю данных, прибыли, репутации или любые виды убытков или ущерба, понесенные в результате любого действия, предпринятого третьей стороной), даже если такой ущерб или убыток можно было разумно предвидеть или Xilinx была уведомлена о такой возможности.

Xilinx не берет на себя обязательств исправлять какие-либо ошибки, содержащиеся в Материалах, или уведомлять вас об обновлениях Материалов или спецификаций продукта. Вы не можете воспроизводить, изменять, распространять или публично демонстрировать Материалы без предварительного письменного согласия. На некоторые продукты распространяются положения и условия ограниченной гарантии Xilinx. Пожалуйста, ознакомьтесь с Условиями продажи Xilinx, которые могут быть viewред. в https://www.xilinx.com/legal.htm#tos; На IP-ядра могут распространяться гарантия и условия поддержки, содержащиеся в лицензии, выданной вам компанией Xilinx. Продукты Xilinx не спроектированы и не предназначены для обеспечения отказоустойчивости или использования в любых приложениях, требующих отказоустойчивости; вы принимаете на себя исключительный риск и ответственность за использование продуктов Xilinx в таких важных приложениях, см. Условия продажи Xilinx, которые могут быть viewред. в https://www.xilinx.com/legal.htm#tos.
Этот документ содержит предварительную информацию и может быть изменен без предварительного уведомления. Информация, представленная в настоящем документе, относится к продуктам и/или услугам, еще не доступным для продажи, и предоставляется исключительно в информационных целях и не предназначена и не должна рассматриваться как предложение о продаже или попытка коммерциализации продуктов и/или услуг, о которых идет речь. здесь.

АВТОМОБИЛЬНЫЕ ПРИЛОЖЕНИЯ ОТКАЗ ОТ ОТВЕТСТВЕННОСТИ
АВТОМОБИЛЬНАЯ ПРОДУКЦИЯ (ОБОЗНАЧЕННАЯ «XA» В НОМЕРЕ ДЕТАЛИ) НЕ ПРЕДОСТАВЛЯЕТСЯ ГАРАНТИЕЙ ДЛЯ ИСПОЛЬЗОВАНИЯ ДЛЯ РАЗВЕРТЫВАНИЯ ПОДУШЕК БЕЗОПАСНОСТИ ИЛИ ДЛЯ ИСПОЛЬЗОВАНИЯ В ПРИЛОЖЕНИЯХ, ВЛИЯЮЩИХ НА УПРАВЛЕНИЕ ТРАНСПОРТНЫМ СРЕДСТВОМ («ПРИЛОЖЕНИЕ БЕЗОПАСНОСТИ»), ЕСЛИ НЕ СООТВЕТСТВУЕТ КОНЦЕПЦИЯ БЕЗОПАСНОСТИ ИЛИ ФУНКЦИЯ ИЗБЫТОЧНОСТИ СО СТАНДАРТОМ АВТОМОБИЛЬНОЙ БЕЗОПАСНОСТИ ISO 26262 («КОНСТРУКЦИЯ БЕЗОПАСНОСТИ»). ПОТРЕБИТЕЛИ ДОЛЖНЫ ПЕРЕД ИСПОЛЬЗОВАНИЕМ ИЛИ РАСПРОСТРАНЕНИЕМ ЛЮБЫХ СИСТЕМ, СОДЕРЖАЩИХ ПРОДУКТЫ, ТЩАТЕЛЬНО ИСПЫТАТЬ ТАКИЕ СИСТЕМЫ В ЦЕЛЯХ БЕЗОПАСНОСТИ. ИСПОЛЬЗОВАНИЕ ПРОДУКТОВ В ОБЛАСТИ БЕЗОПАСНОСТИ БЕЗ ПРОЕКТИРОВАНИЯ БЕЗОПАСНОСТИ ОСУЩЕСТВЛЯЕТСЯ ПОЛНОСТЬЮ НА РИСК ПОКУПАТЕЛЯ С УЧЕТОМ ТОЛЬКО ПРИМЕНИМЫХ ЗАКОНОВ И НОРМ, РЕГУЛИРУЮЩИХ ОГРАНИЧЕНИЯ ОТВЕТСТВЕННОСТИ ЗА ПРОДУКЦИЮ.
Copyright Xilinx, Inc., 2020. Xilinx, логотип Xilinx, Alveo, Artix, Kintex, Spartan, Versal, Virtex, Vivado, Zynq и другие обозначенные бренды, упомянутые в настоящем документе, являются товарными знаками Xilinx в США и других странах. Все остальные товарные знаки являются собственностью соответствующих владельцев. PG357 (v1.1) 23 ноября 2020 г., ILA с AXI4-Stream Interface v1.1
PDF скачать: Руководство по интегрированному логическому анализатору Xilinx AXI4-Stream

Ссылки

Руководство пользователя