интел АН 837 смернице за дизајн за ХДМИ ФПГА ИП
Смернице за дизајн ХДМИ Интел® ФПГА ИП
Смернице за дизајн вам помажу да имплементирате Интел ФПГА ИП ИП-ове високе дефиниције мултимедијалног интерфејса (ХДМИ) користећи ФПГА уређаје. Ове смернице олакшавају дизајн плоча за ХДМИ Интел® ФПГА ИП видео интерфејсе.
- ХДМИ Интел ФПГА ИП Упутство за употребу
- АН 745: Смернице за дизајн Интел ФПГА ДисплаиПорт интерфејса
Смернице за дизајн ХДМИ Интел ФПГА ИП
ХДМИ Интел ФПГА интерфејс има пренос података са минималним диференцијалним сигналом (ТМДС) и канале такта. Интерфејс такође има Асоцијацију за стандарде видео електронике (ВЕСА) Дисплаи Дата Цханнел (ДДЦ). ТМДС канали преносе видео, аудио и помоћне податке. ДДЦ је заснован на И2Ц протоколу. ХДМИ Интел ФПГА ИП језгро користи ДДЦ за читање проширених података за идентификацију екрана (ЕДИД) и размену информација о конфигурацији и статусу између ХДМИ извора и пријемника.
Савети за дизајн ХДМИ Интел ФПГА ИП плоче
Када дизајнирате свој ХДМИ Интел ФПГА ИП систем, размотрите следеће савете за дизајн плоче.
- Не користите више од два виас-а по трагу и избегавајте пречке
- Ускладите импедансу диференцијалног пара са импедансом конектора и склопа кабла (100 ома ±10%)
- Минимизирајте искривљење између и унутар пара да бисте испунили захтев за искривљење ТМДС сигнала
- Избегавајте усмеравање диференцијалног пара преко процепа у доњој равни
- Користите стандардне праксе пројектовања ПЦБ-а велике брзине
- Користите мењаче нивоа да бисте испунили електричну усаглашеност и на ТКС и РКС
- Користите робусне каблове, као што је Цат2 кабл за ХДМИ 2.0
Шематски дијаграми
Битец шематски дијаграми у датим везама илуструју топологију за Интел ФПГА развојне плоче. Коришћење ХДМИ 2.0 топологије везе захтева да испуните електричну усаглашеност од 3.3 В. Да бисте испунили 3.3 В усаглашеност на Интел ФПГА уређајима, потребно је да користите мењач нивоа. Користите ДЦ-цоуплед редривер или ретимер као мењач нивоа за предајник и пријемник.
Уређаји екстерног произвођача су ТМДС181 и ТДП158РСБТ, оба раде на ДЦ спојеним везама. Потребан вам је одговарајући пулл-уп на ЦЕЦ линијама да бисте осигурали функционалност када радите са другим потрошачким уређајима за даљинско управљање. Битец шематски дијаграми имају ЦТС сертификат. Сертификација је, међутим, специфична за ниво производа. Дизајнерима платформе се саветује да сертификују коначни производ за исправну функционалност.
Повезане информације
- Шематски дијаграм за ХСМЦ ХДМИ ћерку картицу Ревизија 8
- Шематски дијаграм за ФМЦ ХДМИ ћерку картицу Ревизија 11
- Шематски дијаграм за ФМЦ ХДМИ ћерку картицу Ревизија 6
Откривање врућег прикључка (ХПД)
ХПД сигнал зависи од долазног сигнала снаге +5В, нпрampда, ХПД пин се може потврдити само када се детектује +5В сигнал напајања из извора. За повезивање са ФПГА, потребно је да преведете 5В ХПД сигнал у ФПГА И/О волtagе ниво (ВЦЦИО), користећи волtagПреводилац нивоа као што је ТИ ТКСБ0102, који нема интегрисане пулл-уп отпорнике. ХДМИ извор треба да повуче ХПД сигнал тако да може поуздано да разликује плутајући ХПД сигнал и високу јачинуtagе ниво ХПД сигнала. ХДМИ синк +5В Повер сигнал мора бити преведен у ФПГА И/О волtagе ниво (ВЦЦИО). Сигнал мора бити слабо повучен отпорником (10К) да би се разликовао плутајући сигнал снаге +5В када га не покреће ХДМИ извор. ХДМИ извор +5В Повер сигнал има заштиту од прекомерне струје не већу од 0.5А.
ХДМИ Интел ФПГА ИП Дисплаи Дата Цханнел (ДДЦ)
ХДМИ Интел ФПГА ИП ДДЦ је заснован на И2Ц сигналима (СЦЛ и СДА) и захтевају отпорнике за повлачење. За повезивање са Интел ФПГА, потребно је да преведете ниво сигнала од 5В СЦЛ и СДА у ФПГА И/О волtagе ниво (ВЦЦИО) користећи волtagПреводилац нивоа, као што је ТИ ТКСС0102 који се користи у Битец ХДМИ 2.0 ћерки картици. ТИ ТКСС0102 волtagУређај за претварање нивоа интегрише унутрашње отпорнике за повлачење тако да нису потребни уграђени отпорници за повлачење.
Историја ревизија документа за АН 837: Смернице за дизајн ХДМИ Интел ФПГА ИП
| Верзија документа | Промене |
| 2019.01.28 |
|
| Датум | Версион | Промене |
| јануара 2018 | 2018.01.22 | Првобитно издање.
Напомена: Овај документ садржи смернице за дизајн ХДМИ Интел ФПГА које су уклоњене из АН 745: Смернице за дизајн за ДисплаиПорт и ХДМИ интерфејсе и преименоване у АН 745: Смернице за дизајн за Интел ФПГА ДисплаиПорт интерфејс. |
Интел Цорпоратион. Сва права задржана. Интел, Интел лого и друге Интел ознаке су заштитни знаци Интел Цорпоратион или њених подружница. Интел гарантује перформансе својих ФПГА и полупроводничких производа у складу са тренутним спецификацијама у складу са Интеловом стандардном гаранцијом, али задржава право да изврши измене било којег производа и услуге у било ком тренутку без обавештења. Интел не преузима никакву одговорност или одговорност која произилази из примене или коришћења било које информације, производа или услуге описане овде осим ако је Интел изричито пристао у писаној форми. Интеловим клијентима се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било коју објављену информацију и пре него што наруче производе или услуге.
Друга имена и брендови могу се сматрати власништвом других.
ИД: 683677
верзија: 2019-01-28
Документи / Ресурси
 |
интел АН 837 смернице за дизајн за ХДМИ ФПГА ИП [пдф] Упутство за кориснике Смернице за дизајн АН 837 за ХДМИ ФПГА ИП, АН 837, Смернице за дизајн за ХДМИ ФПГА ИП, Смернице за ХДМИ ФПГА ИП, ХДМИ ФПГА ИП |
