Ф-Тиле ДисплаиПорт ФПГА ИП дизајн Екample
Упутство за употребу

Ф-Тиле ДисплаиПорт ФПГА ИП дизајн Екample

Ажурирано за Интел® Куартус® Приме Десигн Суите: 22.2 ИП верзија: 21.0.1

ДисплаиПорт Интел ФПГА ИП Десигн Екampле Водич за брзи почетак

ДисплаиПорт Интел® Ф-тиле уређаји имају симулацију тестне плоче и хардверски дизајн који подржава компилацију и тестирање хардвера ФПГА ИП дизајн екampлес за Интел Агилек™
ДисплаиПорт Интел ФПГА ИП нуди следећи дизајн нпрampлес:

• ДисплаиПорт ССТ паралелна петља без модула Пикел Цлоцк Рецовери (ПЦР)
• ДисплаиПорт ССТ паралелна петља са АКСИС видео интерфејсом

Када генеришете дизајн прampле, уређивач параметара аутоматски креира fileНеопходан је за симулацију, компајлирање и тестирање дизајна у хардверу.
Слика 1. Развој СtagesПовезане информације

• ДисплаиПорт Интел ФПГА ИП Упутство за употребу
• Прелазак на Интел Куартус Приме Про Едитион

Интел Цорпоратион. Сва права задржана. Интел, Интел лого и друге Интел ознаке су заштитни знаци Интел Цорпоратион или њених подружница. Интел гарантује перформансе својих ФПГА и полупроводничких производа у складу са тренутним спецификацијама у складу са Интеловом стандардном гаранцијом, али задржава право да изврши измене било којег производа и услуге у било које време без обавештења. Интел не преузима никакву одговорност или одговорност која произилази из примене или коришћења било које информације, производа или услуге описане овде осим ако је Интел изричито пристао у писаној форми. Интеловим клијентима се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било коју објављену информацију и пре него што наруче производе или услуге.
*Друга имена и брендови могу се сматрати власништвом других.
ИСО 9001:2015 Регистрован
1.1. Структура именика
Слика 2. Структура именика

Табела 1. Дизајн прampле Цомпонентс

Фасцикле	Files
ртл/цоре	дп_цоре.ип
	дп_рк . ип
	дп_тк . ип
ртл/рк_пхи	дп_гкб_рк/ ((ДП ПМА УКС грађевни блок)
	дп_рк_дата_фифо . ип
	рк_топ_пхи . св
ртл/тк_пхи	дп_гкб_рк/ ((ДП ПМА УКС грађевни блок)
	дп_тк_дата_фифо.ип
	дп_тк_дата_фифо.ип

1.2. Хардверски и софтверски захтеви
Интел користи следећи хардвер и софтвер за тестирање дизајна нпрampле:
Хардвер

• Интел Агилек И-Сериес развојни комплет
• ДисплаиПорт Соурце ГПУ
• ДисплаиПорт судопер (монитор)
• Битец ДисплаиПорт ФМЦ ћерка картица Ревизија 8Ц
• ДисплаиПорт каблови

софтвер

• Интел Куартус® Приме
• Синопсис* ВЦС Симулатор

1.3. Генерисање дизајна
Користите ДисплаиПорт Интел ФПГА ИП уређивач параметара у софтверу Интел Куартус Приме да бисте генерисали дизајн нпрampле.
Слика 3. Генерисање тока пројектовања

1.  Изаберите Тоолс ➤ ИП Цаталог и изаберите Интел Агилек Ф-тиле као циљну породицу уређаја.
   Напомена: Дизајн прampле подржава само Интел Агилек Ф-тиле уређаје.
2. У ИП каталогу пронађите и двапут кликните на ДисплаиПорт Интел ФПГА ИП. Појављује се прозор Нова варијација ИП адресе.
3. Наведите назив највишег нивоа за своју прилагођену варијацију ИП адресе. Едитор параметара чува подешавања ИП варијације у а file назван .ип.
4. Изаберите Интел Агилек Ф-тиле уређај у пољу Девице или задржите подразумевани избор софтверског уређаја Интел Куартус Приме.
5. Кликните ОК. Појављује се уређивач параметара.
6. Конфигуришите жељене параметре за ТКС и РКС.
7. Под Десигн Екampна картици, изаберите ДисплаиПорт ССТ Параллел Лоопбацк Витхоут ПЦР.
8. Изаберите Симулатион да генеришете тестбенцх и изаберите Синтхесис да генеришете хардверски дизајн нпрampле. Морате да изаберете најмање једну од ових опција да бисте генерисали дизајн прample fileс. Ако изаберете оба, време генерисања постаје дуже.
9. За Таргет Девелопмент Кит, изаберите Интел Агилек И-Сериес СОЦ Девелопмент Кит. Ово узрокује да се циљни уређај изабран у кораку 4 промени тако да одговара уређају у развојном комплету. За Интел Агилек И-Сериес СОЦ Девелопмент Кит, подразумевани уређај је АГИБ027Р31Б1Е2ВР0.
10. Кликните на Генериши прampле Десигн.

1.4. Симулација дизајна
ДисплаиПорт Интел ФПГА ИП дизајн прampле тестбенцх симулира серијски дизајн петље од ТКС инстанце до РКС инстанце. Интерни модул генератора видео шаблона покреће ДисплаиПорт ТКС инстанцу, а видео излаз РКС инстанце се повезује са ЦРЦ контролорима у тестном столу.
Слика 4. Ток симулације дизајна

1. Идите у фасциклу Синопсис симулатора и изаберите ВЦС.
2. Покрените скрипту за симулацију.
   Извор вцс_сим.сх
3. Скрипта изводи Куартус ТЛГ, компајлира и покреће тестбенцх у симулатору.
4. Анализирајте резултат.
   Успешна симулација се завршава поређењем СРЦ извора и понора.

1.5. Састављање и тестирање дизајна
Слика 5. Компајлирање и симулација дизајнаДа бисте компајлирали и покренули демонстрациони тест на хардверском прampза дизајн, пратите ове кораке:

1. Уверите се да хардвер нпрampгенерација дизајна је завршена.
2. Покрените софтвер Интел Куартус Приме Про Едитион и отворите / куартус/аги_дп_демо.кпф.
3. Кликните Обрада ➤ Покрени компилацију.
4. Након успешне компилације, софтвер Интел Куартус Приме Про Едитион генерише .соф file у вашем наведеном директоријуму.
5. Повежите ДисплаиПорт РКС конектор на Битец ћерки картици на екстерни ДисплаиПорт извор, као што је графичка картица на рачунару.
6. Повежите ДисплаиПорт ТКС конектор на Битец ћерки картици са ДисплаиПорт уређајем, као што је видео анализатор или ПЦ монитор.
7.  Уверите се да су сви прекидачи на развојној плочи у подразумеваном положају.
8. Конфигуришите изабрани Интел Агилек Ф-Тиле уређај на развојној плочи користећи генерисани .соф file (Алатке ➤ Програматор).
9. ДисплаиПорт уређај за пријемник приказује видео генерисан из видео извора.

Повезане информације
Упутство за употребу Интел Агилек И-Сериес ФПГА развојног комплета/
1.5.1. Регенератинг ЕЛФ File
Подразумевано, ЕЛФ file се генерише када генеришете динамички дизајн нпрampле.
Међутим, у неким случајевима морате регенерисати ЕЛФ file ако модификујете софтвер file или регенеришите дп_цоре.ксис file. Регенерисање дп_цоре.ксис file ажурира .сопцинфо file, што захтева да регенеришете ЕЛФ file.

1. Иди на /софтвер и уредите код ако је потребно.
2. Иди на /сцрипт и извршите следећу скрипту за изградњу: изворни буилд_св.сх
   • У оперативном систему Виндовс претражите и отворите Ниос ИИ командну шкољку. У командној љусци Ниос ИИ идите на /сцрипт и извршите изворни буилд_св.сх.
   Напомена: Да бисте извршили скрипту за изградњу на Виндовс 10, вашем систему су потребни Виндовс подсистеми за Линук (ВСЛ). За више информација о корацима инсталације ВСЛ-а, погледајте Ниос ИИ Приручник за програмере софтвера.
   • На Линук-у покрените Платформ Десигнер и отворите Тоолс ➤ Ниос ИИ Цомманд Схелл. У командној љусци Ниос ИИ идите на /сцрипт и извршите изворни буилд_св.сх.
3. Уверите се да је .елф file се генерише у /софтвер/ дп_демо.
4. Преузмите генерисани .елф file у ФПГА без поновног компајлирања .соф file покретањем следеће скрипте: ниос2-довнлоад /софтваре/дп_демо/*.елф
5. Притисните дугме за ресетовање на ФПГА плочи да би нови софтвер ступио на снагу.

1.6. ДисплаиПорт Интел ФПГА ИП Десигн Екampле Параметерс
Табела 2. ДисплаиПорт Интел ФПГА ИП дизајн прampле КСФ ограничење за Интел Агилек Фтиле уређај

КСФ Цонстраинт	Опис
сет_глобал_ассигнмент -наме ВЕРИЛОГ_МАЦРО „__ДИСПЛАИПОРТ_суппорт__=1“	Од Куартуса 22.2 па надаље, ово КСФ ограничење је потребно да би се омогућио ток ДисплаиПорт прилагођеног СРЦ-а (контролор меког ресетовања)

Табела 3. ДисплаиПорт Интел ФПГА ИП дизајн прampле Параметри за Интел Агилек Ф-тиле уређај

Параметар	Валуе	Опис
Доступан дизајн прample
Изаберите Дизајн	•Ниједан •ДисплаиПорт ССТ Параллел Лоопбацк без ПЦР •ДисплаиПорт ССТ паралелна петља са АКСИС видео интерфејсом	Изаберите дизајн нпрampле да се генерише. •Ништа: Без дизајна нпрampле је доступан за тренутни избор параметара. •ДисплаиПорт ССТ Параллел Лоопбацк без ПЦР: Овај дизајн нпрampле показује паралелну повратну петљу од ДисплаиПорт пријемника до ДисплаиПорт извора без модула Пикел Цлоцк Рецовери (ПЦР) када укључите параметар Енабле Видео Инпут Имаге Порт. •ДисплаиПорт ССТ паралелна петља са АКСИС видео интерфејсом: Овај дизајн нпрampле показује паралелну повратну петљу од ДисплаиПорт синкронизације до ДисплаиПорт извора са АКСИС Видео интерфејсом када је Енабле Ацтиве Видео Дата Протоцолс подешен на АКСИС-ВВП Фулл.
Десигн Екample Files
Симулација	Укључено, искључено	Укључите ову опцију да бисте генерисали неопходне fileс за симулациони тестни сто.
Синтеза	Укључено, искључено	Укључите ову опцију да бисте генерисали неопходне fileс за компилацију и хардверски дизајн Интел Куартус Приме.
Генерисани ХДЛ формат
Генерате File Формат	Верилог, ВХДЛ	Изаберите жељени ХДЛ формат за генерисани дизајн нпрample fileсет. Напомена: Ова опција одређује само формат за генерисану ИП адресу највишег нивоа fileс. Сви остали fileс (нпрampле тестбенцхес и највиши ниво fileс за демонстрацију хардвера) су у Верилог ХДЛ формату.
Таргет Девелопмент Кит
Изаберите Боард	•Нема комплета за развој • Интел Агилек И-сериес Девелопмент Кит	Изаберите плочу за циљани дизајн нпрampле.

Параметар	Валуе	Опис
		• Без комплета за развој: Ова опција искључује све хардверске аспекте за дизајн нпрampле. П језгро поставља све доделе пинова на виртуелне пинове. • Интел Агилек И-Сериес ФПГА развојни комплет: Ова опција аутоматски бира циљни уређај пројекта који одговара уређају у овом развојном комплету. Можете да промените циљни уређај користећи параметар Цханге Таргет Девице ако ваша ревизија плоче има другачију варијанту уређаја. ИП језгро поставља све доделе пинова у складу са развојним комплетом. Напомена: Идејни пројекат прampле није функционално верификовано на хардверу у овом издању Куартуса. • Цустом Девелопмент Кит: Ова опција омогућава дизајн нпрampда се тестира на развојном комплету треће стране са Интел ФПГА. Можда ћете морати сами да подесите доделу иглица.
Циљни уређај
Промените циљни уређај	Укључено, искључено	Укључите ову опцију и изаберите жељену варијанту уређаја за развојни комплет.

Параллел Лоопбацк Десигн Екampлес

ДисплаиПорт Интел ФПГА ИП дизајн прampлесови демонстрирају паралелну повратну петљу од ДисплаиПорт РКС инстанце до ДисплаиПорт ТКС инстанце без модула Пикел Цлоцк Рецовери (ПЦР).
Табела 4. ДисплаиПорт Интел ФПГА ИП дизајн прampле за Интел Агилек Ф-тиле уређај

Десигн Екample	Ознака	Дата Рате	Цханнел Моде	Лоопбацк Типе
ДисплаиПорт ССТ паралелна петља без ПЦР-а	ДисплаиПорт ССТ	РБР, ХРБ, ХРБ2, ХБР3	Симплекс	Паралелно без ПЦР
ДисплаиПорт ССТ паралелна петља са АКСИС видео интерфејсом	ДисплаиПорт ССТ	РБР, ХРБ, ХРБ2, ХБР3	Симплекс	Паралелно са АКСИС видео интерфејсом

2.1. Интел Агилек Ф-тиле ДисплаиПорт ССТ паралелни дизајн петље Карактеристике
ССТ паралелни лоопбацк дизајн прampлесови показују пренос једног видео тока од ДисплаиПорт пријемника до ДисплаиПорт извора.
Интел Цорпоратион. Сва права задржана. Интел, Интел лого и друге Интел ознаке су заштитни знаци Интел Цорпоратион или њених подружница. Интел гарантује перформансе својих ФПГА и полупроводничких производа у складу са тренутним спецификацијама у складу са Интеловом стандардном гаранцијом, али задржава право да изврши измене било којег производа и услуге у било које време без обавештења. Интел не преузима никакву одговорност или одговорност која произилази из примене или коришћења било које информације, производа или услуге описане овде осим ако је Интел изричито пристао у писаној форми. Интеловим клијентима се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било коју објављену информацију и пре него што наруче производе или услуге. *Друга имена и брендови могу се сматрати власништвом других.
ИСО 9001:2015 Регистрован
Слика 6. Интел Агилек Ф-тиле ДисплаиПорт ССТ паралелна петља без ПЦР-а

• У овој варијанти, параметар ДисплаиПорт извора, ТКС_СУППОРТ_ИМ_ЕНАБЛЕ, је укључен и користи се интерфејс видео слике.
• ДисплаиПорт синк прима видео и или аудио стриминг са екстерног видео извора као што је ГПУ и декодира га у паралелни видео интерфејс.
• ДисплаиПорт видео излаз директно покреће ДисплаиПорт изворни видео интерфејс и кодира на главну везу ДисплаиПорт-а пре преноса на монитор.
• ИОПЛЛ покреће и ДисплаиПорт пријемник и изворни видео сат на фиксној фреквенцији.
• Ако је ДисплаиПорт параметар МАКС_ЛИНК_РАТЕ извора конфигурисан на ХБР3, а ПИКСЕЛС_ПЕР_ЦЛОЦК је конфигурисан на Куад, видео такт ради на 300 МХз да би подржао брзину од 8Кп30 пиксела (1188/4 = 297 МХз).

Слика 7. Интел Агилек Ф-тиле ДисплаиПорт ССТ Параллел Лоопбацк са АКСИС Видео Интерфејс

• У овој варијанти, ДисплаиПорт параметар извора и понора, изаберите АКСИС-ВВП ФУЛЛ у ОМОГУЋИ АКТИВНЕ ПРОТОКОЛЕ ВИДЕО ПОДАТАКА да бисте омогућили Акис Видео Дата Интерфаце.
• ДисплаиПорт синк прима видео и или аудио стриминг са екстерног видео извора као што је ГПУ и декодира га у паралелни видео интерфејс.
• ДисплаиПорт синк конвертује ток видео података у видео податке осе и покреће интерфејс видео података осе ДисплаиПорт-а преко ВВП бафера видео оквира. ДисплаиПорт Соурце конвертује осе видео податке у ДисплаиПорт главну везу пре преноса на монитор.
• У овој варијанти дизајна постоје три главна видео сата, односно рк/тк_аки4с_цлк, рк_вид_цлк и тк_вид_цлк. аки4с_цлк ради на 300 МХз за оба АКСИС модула у Соурце и Синк. рк_вид_цлк покреће ДП Синк Видео цевовод на 300 МХз (да подржава било коју резолуцију до 8Кп30 4ПИПс), док тк_вид_цлк покреће ДП Соурце Видео цевовод на стварној фреквенцији Пикел Цлоцк (подељено ПИП-овима).
• Ова варијанта дизајна аутоматски конфигурише тк_вид_цлк фреквенцију кроз И2Ц програмирање на уграђени СИ5391Б ОСЦ када дизајн детектује прекидач у резолуцији.
• Ова варијанта дизајна показује само фиксни број резолуција као што је унапред дефинисано у софтверу ДисплаиПорт, наиме:
  — 720п60, РГБ
  — 1080п60, РГБ
  — 4К30, РГБ
  — 4К60, РГБ

2.2. Цлоцкинг Сцхеме
Шема такта илуструје домене такта у ДисплаиПорт Интел ФПГА ИП дизајну нпрampле.
Слика 8. Шема тактирања примопредајника Интел Агилек Ф-тиле ДисплаиПортТабела 5. Сигнали шеме такта

Сат на дијаграму	Опис
СисПЛЛ рефцлк	Ф-плочица системски ПЛЛ референтни такт који може бити било која фреквенција такта која је дељива са ПЛЛ система за ту излазну фреквенцију. У овом дизајну прampле, систем_плл_цлк_линк и рк/тк рефцлк_линк деле исти 150 МХз СисПЛЛ рефцлк.

Сат на дијаграму	Опис
	То мора да буде слободни такт који је повезан са наменског референтног такта примопредајника на порт улазног такта ИП референтних и системских ПЛЛ тактова, пре повезивања одговарајућег излазног порта на ДисплаиПорт Пхи Топ. Напомена: За овај дизајн нпрampда, конфигуришите ГУИ контролера сата Си5391А ОУТ6 на 150 МХз.
систем плл цлк линк	Минимална излазна фреквенција системског ПЛЛ-а која подржава све ДисплаиПорт брзине је 320 МХз. Овај дизајн прampле користи излазну фреквенцију од 900 МХз (највишу) тако да СисПЛЛ рефцлк може да се дели са рк/тк рефцлк_линком који износи 150 МХз.
рк_цдр_рефцлк_линк / тк_плл_рефцлк_линк	Рк ЦДР и Тк ПЛЛ Линк рефцлк који је фиксиран на 150 МХз да би подржао све брзине преноса података ДисплаиПорт-а.
рк_лс_цлкоут / тк_лс_цлкоут	ДисплаиПорт Линк Брзина Сат до такта ДисплаиПорт ИП језгра. Фреквенција је еквивалентна брзини преноса података подељеној са ширином паралелних података. Exampле: Фреквенција = брзина података / ширина података = 8.1Г (ХБР3) / 40 бита = 202.5 ​​МХз

2.3. Симулатион Тестбенцх
Тестна плоча за симулацију симулира ДисплаиПорт ТКС серијски повратни сигнал на РКС.
Слика 9. Блок дијаграм тестног стола за симулацију ФПГА ИП Симплек режима ДисплаиПорт Интел ФПГАТабела 6. Компоненте тестног стола

Компонента	Опис
Видео Паттерн Генератор	Овај генератор производи шаблоне колор трака које можете да конфигуришете. Можете да параметрирате временско подешавање видео формата.
Тестбенцх Цонтрол	Овај блок контролише тест секвенцу симулације и генерише неопходне сигнале стимулуса за ТКС језгро. Контролни блок тестбенцх-а такође чита ЦРЦ вредност и са извора и из пријемника да би направио поређења.
Провера фреквенције сата брзине РКС везе	Ова провера проверава да ли повратна фреквенција такта РКС примопредајника одговара жељеној брзини података.
Провера фреквенције сата брзине ТКС везе	Ова провера проверава да ли повратна фреквенција такта ТКС примопредајника одговара жељеној брзини података.

Пробни сто за симулацију врши следеће провере:
Табела 7. Тестбенцх Верифицатионс

Тест Цритериа	Верификација
• Обука веза при брзини преноса података ХБР3 • Прочитајте ДПЦД регистре да бисте проверили да ли ДП статус поставља и мери фреквенцију брзине везе ТКС и РКС.	Интегрише проверу фреквенције за мерење брзине везе фреквенцијски излаз сата са ТКС и РКС примопредајника.
• Покрените видео шаблон од ТКС до РКС. • Проверите ЦРЦ и за извор и за понор да бисте проверили да ли се поклапају	• Повезује генератор видео шаблона са ДисплаиПорт извором да генерише видео шаблон. • Контрола тестбенцх-а затим очитава и Соурце и Синк ЦРЦ из ДПТКС и ДПРКС регистара и упоређује како би осигурала да су обе вредности ЦРЦ-а идентичне. Напомена: Да бисте били сигурни да је ЦРЦ израчунат, морате омогућити параметар аутоматизације теста Суппорт ЦТС.

Историја ревизија документа за Ф-Тиле ДисплаиПорт Интел ФПГА ИП Десигн Екampле Корисничко упутство

Верзија документа	Интел Куартус Приме верзија	ИП верзија	Промене
2022.09.02	22.	20.0.1	•Промењен наслов документа из ДисплаиПорт Интел Агилек Ф-Тиле ФПГА ИП Десигн Екampле Корисничко упутство за Ф-Тиле ДисплаиПорт Интел ФПГА ИП Десигн Екampле Упутство за употребу. • Омогућен АКСИС Видео Десигн Екampле варијанта. • Уклоњен дизајн са статичном брзином и замењен са Мулти Рате Десигн Екampле. • Уклоњена је напомена у ДисплаиПорт Интел ФПГА ИП Десигн Екampле Водич за брзи почетак који каже да верзија софтвера Интел Куартус Приме 21.4 подржава само Прелиминари Десигн Екampлес. • Заменио фигуру о структури именика исправном фигуром. •Додан одељак Регенерисање ЕЛФ-а File под Састављање и тестирање дизајна. • Ажуриран је одељак Захтеви за хардвер и софтвер да укључи додатни хардвер захтевима.
2021.12.13	21.	20.0.0	Првобитно издање.

Интел Цорпоратион. Сва права задржана. Интел, Интел лого и друге Интел ознаке су заштитни знаци Интел Цорпоратион или њених подружница. Интел гарантује перформансе својих ФПГА и полупроводничких производа у складу са тренутним спецификацијама у складу са Интеловом стандардном гаранцијом, али задржава право да изврши измене било којег производа и услуге у било које време без обавештења. Интел не преузима никакву одговорност или одговорност која произилази из примене или коришћења било које информације, производа или услуге описане овде осим ако је Интел изричито пристао у писаној форми. Интеловим клијентима се саветује да набаве најновију верзију спецификација уређаја пре него што се ослоне на било коју објављену информацију и пре него што наруче производе или услуге.
*Друга имена и брендови могу се сматрати власништвом других.
ИСО 9001:2015 Регистрован

Интернет верзија
Пошаљите повратне информације
УГ-20347
ИД: 709308
Верзија: 2022.09.02

Документи / Ресурси

интел Ф-Тиле ДисплаиПорт ФПГА ИП Десигн Екample [пдф] Упутство за кориснике Ф-Тиле ДисплаиПорт ФПГА ИП дизајн Екampле, Ф-Тиле ДисплаиПорт, ДисплаиПорт, ФПГА ИП Десигн Екampле, ИП Десигн Екampле, УГ-20347, 709308

Референце

• Упутство за употребу