Intel Chip ID FPGA IP Cores

Vsak podprt Intel® FPGA ima edinstven 64-bitni ID čipa. ID čipa Intel FPGA IP jedra vam omogočajo, da preberete ta ID čipa za identifikacijo naprave.

Povezane informacije

• Uvod v jedra IP Intel FPGA
  • Zagotavlja splošne informacije o vseh jedrih IP Intel FPGA, vključno s parametriranjem, generiranjem, nadgradnjo in simulacijo jeder IP.
• Ustvarjanje skripta za namestitev kombiniranega simulatorja
  • Ustvarite simulacijske skripte, ki ne zahtevajo ročnih posodobitev programske opreme ali nadgradenj različic IP.

Podpora za naprave

IP jedra	Podprte naprave
ID čipa Intel Stratix® 10 FPGA IP jedro	Intel Stratix 10
Edinstveni ID čipa Intel Arria® 10 FPGA IP jedro	Intel Arria 10
Edinstveni ID čipa Intel Cyclone® 10 GX FPGA IP jedro	Intel Cyclone 10 GX
Edinstveni ID čipa Intel MAX® 10 FPGA IP	Intel MAX 10
Edinstveni ID čipa Intel FPGA IP jedro	Stratix V Arria V Cyclone V

Povezane informacije

• Edinstveni ID čipa Intel MAX 10 FPGA IP Core

ID čipa Intel Stratix 10 FPGA IP Core

• V tem razdelku je opisano jedro IP čipa Intel Stratix 10 FPGA.

Funkcionalni opis

Signal data_valid se začne nizko v začetnem stanju, ko se podatki ne berejo iz naprave. Po dovajanju impulza od visokega proti nizkemu do vhodnih vrat Readid ID čipa Intel Stratix 10 FPGA IP prebere edinstven ID čipa. Po branju jedro IP potrdi signal data_valid, ki nakazuje, da je edinstvena vrednost ID-ja čipa na izhodnih vratih pripravljena za pridobitev. Operacija se ponovi samo, ko ponastavite jedro IP. Izhodna vrata chip_id[63:0] hranijo vrednost edinstvenega ID-ja čipa, dokler znova ne konfigurirate naprave ali ponastavite jedra IP.

Opomba: Jedra IP ID-ja čipa ne morete simulirati, ker jedro IP prejme odgovor o podatkih ID-ja čipa od SDM. Za potrditev tega jedra IP Intel priporoča, da izvedete oceno strojne opreme.

Pristanišča

Slika 1: ID čipa Intel Stratix 10 FPGA IP jedrna vrata

Tabela 2: ID čipa Intel Stratix 10 FPGA IP Core Ports Opis

Pristanišče	I/O	Velikost (bit)	Opis
clkin	Vnos	1	Dovaja signal ure v blok ID čipa. Največja podprta frekvenca je enakovredna vaši sistemski uri.
ponastaviti	Vnos	1	Sinhronska ponastavitev, ki ponastavi jedro IP. Če želite ponastaviti jedro IP, nastavite signal ponastavitve na visoko raven vsaj 10 ciklov clkin.
podatki_veljavni	Izhod	1	Označuje, da je edinstveni ID čipa pripravljen za priklic. Če je signal nizek, je jedro IP v začetnem stanju ali v teku za nalaganje podatkov iz ID-ja varovalke. Ko jedro IP potrdi signal, so podatki pripravljeni za pridobivanje na izhodnih vratih chip_id[63..0].
chip_id	Izhod	64	Označuje enolični ID čipa glede na njegovo ID lokacijo ustrezne varovalke. Podatki so veljavni šele potem, ko jedro IP potrdi signal data_valid. Vrednost ob vklopu se ponastavi na 0. Izhodna vrata chip_id [63:0] hranijo vrednost edinstvenega ID-ja čipa, dokler znova ne konfigurirate naprave ali ponastavite jedra IP.
readid	Vnos	1	Readid signal se uporablja za branje vrednosti ID iz naprave. Vsakič, ko vrednost signala spremeni vrednost od 1 do 0, jedro IP sproži operacijo branja ID-ja. Ko ga ne uporabljate, ga morate nastaviti na 0. Če želite začeti operacijo branja ID-ja, poganjajte signal visoko za vsaj 3 taktne cikle, nato pa ga potegnite nizko. Jedro IP začne brati vrednost ID-ja čipa.

Dostop do Chip ID Intel Stratix 10 FPGA IP prek Signal Tap

Ko preklopite signal za branje, začne jedro IP čipa Intel Stratix 10 FPGA brati ID čipa iz naprave Intel Stratix 10. Ko je ID čipa pripravljen, jedro ID čipa Intel Stratix 10 FPGA IP potrdi signal data_valid in konča JTAG dostop.

Opomba: Po popolni konfiguraciji čipa dovolite zakasnitev, ki je enaka tCD2UM, preden poskusite prebrati enolični ID čipa. Za vrednost tCD2UM glejte podatkovni list ustrezne naprave.

Ponastavitev ID-ja čipa Intel Stratix 10 FPGA IP Core

Če želite ponastaviti jedro IP, morate potrditi signal za ponastavitev vsaj deset taktov.

Opomba

1. Za naprave Intel Stratix 10 ne ponastavite jedra IP vsaj do tCD2UM po popolni inicializaciji čipa. Za vrednost tCD2UM glejte podatkovni list ustrezne naprave.
2. Za smernice za instanciranje jedra IP se morate obrniti na razdelek Intel Stratix 10 Reset Release IP v uporabniškem priročniku za konfiguracijo Intel Stratix 10.

Povezane informacije

Uporabniški priročnik za konfiguracijo Intel Stratix 10

• Zagotavlja več informacij o Intel Stratix 10 Reset Release IP.

ID čipa Intel FPGA IP Cores

Ta razdelek opisuje naslednja jedra IP

• Edinstveni ID čipa Intel Arria 10 FPGA IP jedro
• Edinstveni ID čipa Intel Cyclone 10 GX FPGA IP jedro
• Edinstveni ID čipa Intel FPGA IP jedro

Funkcionalni opis

Signal data_valid se začne nizko v začetnem stanju, ko se podatki ne berejo iz naprave. Po dovajanju signala ure v vhodna vrata clkin ID jedra Intel FPGA IP prebere edinstven ID čipa. Po branju jedro IP potrdi signal data_valid, ki nakazuje, da je edinstvena vrednost ID-ja čipa na izhodnih vratih pripravljena za pridobitev. Operacija se ponovi samo, ko ponastavite jedro IP. Izhodna vrata chip_id[63:0] hranijo vrednost edinstvenega ID-ja čipa, dokler znova ne konfigurirate naprave ali ponastavite jedra IP.

Opomba: Jedro Intel Chip ID IP nima simulacijskega modela files. Za potrditev tega jedra IP Intel priporoča, da izvedete oceno strojne opreme.

Slika 2: ID čipa Intel FPGA IP Core Ports

Tabela 3: ID čipa Intel FPGA IP Core Ports Opis

Pristanišče	I/O	Velikost (bit)	Opis
clkin	Vnos	1	Dovaja signal ure v blok ID čipa. Največje podprte frekvence so naslednje: • Za Intel Arria 10 in Intel Cyclone 10 GX: 30 MHz. • Za Intel MAX 10, Stratix V, Arria V in Cyclone V: 100 MHz.
ponastaviti	Vnos	1	Sinhronska ponastavitev, ki ponastavi jedro IP. Če želite ponastaviti jedro IP, nastavite signal ponastavitve na visoko raven vsaj 10 ciklov clkin(1). Izhodna vrata chip_id [63:0] hranijo vrednost edinstvenega ID-ja čipa, dokler znova ne konfigurirate naprave ali ponastavite jedra IP.
podatki_veljavni	Izhod	1	Označuje, da je edinstveni ID čipa pripravljen za priklic. Če je signal nizek, je jedro IP v začetnem stanju ali v teku za nalaganje podatkov iz ID-ja varovalke. Ko jedro IP potrdi signal, so podatki pripravljeni za pridobivanje na izhodnih vratih chip_id[63..0].
chip_id	Izhod	64	Označuje enolični ID čipa glede na njegovo ID lokacijo ustrezne varovalke. Podatki so veljavni šele potem, ko jedro IP potrdi signal data_valid. Vrednost ob vklopu se ponastavi na 0.

Dostop do Unique Chip ID Intel Arria 10 FPGA IP in Unique Chip ID Intel Cyclone 10 GX FPGA IP prek Signal Tap

Opomba: ID čipa Intel Arria 10 in Intel Cyclone 10 GX ni dostopen, če imate druge sisteme ali jedra IP, ki dostopajo do JTAG istočasno. Na primerample, Logični analizator Signal Tap II, Komplet orodij za oddajnike, sistemske signale ali sonde in jedro IP krmilnika SmartVID.

Ko preklopite signal za ponastavitev, jedra Unique Chip ID Intel Arria 10 FPGA IP in Unique Chip ID Intel Cyclone 10 GX FPGA IP začnejo brati ID čipa iz naprave Intel Arria 10 ali Intel Cyclone 10 GX. Ko je ID čipa pripravljen, jedra Unique Chip ID Intel Arria 10 FPGA IP in Unique Chip ID Intel Cyclone 10 GX FPGA IP potrdijo signal data_valid in končajo JTAG dostop.

Opomba: Po popolni konfiguraciji čipa dovolite zakasnitev, ki je enaka tCD2UM, preden poskusite prebrati enolični ID čipa. Za vrednost tCD2UM glejte podatkovni list ustrezne naprave.

Ponastavitev ID-ja čipa Intel FPGA IP Core

Če želite ponastaviti jedro IP, morate potrditi signal za ponastavitev vsaj deset taktov. Ko razveljavite signal ponastavitve, jedro IP ponovno prebere edinstven ID čipa iz bloka ID varovalke. Jedro IP potrdi signal data_valid po zaključku operacije.

Opomba: Za naprave Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V in Cyclone V jedra IP ne ponastavite vsaj do tCD2UM po popolni inicializaciji čipa. Za vrednost tCD2UM glejte podatkovni list ustrezne naprave.

ID čipa Intel FPGA IP Cores Arhiv uporabniškega priročnika

Če različica jedra IP ni navedena, velja uporabniški priročnik za prejšnjo različico jedra IP.

Različica IP Core	Uporabniški priročnik
18.1	ID čipa Intel FPGA IP Cores Uporabniški priročnik
18.0	ID čipa Intel FPGA IP Cores Uporabniški priročnik

Zgodovina revizij dokumenta za ID čipa Intel FPGA IP Cores Uporabniški priročnik

Različica dokumenta	Intel Quartus® Osnovna različica	Spremembe
2022.09.26	20.3	Odstranjeno Najboljše prakse projektnega vodenja povezava. Posodobljeno Funkcionalni opis v Chip ID Intel Stratix 10 FPGA IP Core. Posodobljeno Funkcionalni opis v Chip ID Intel FPGA IP Cores.
2020.10.05	20.3	Posodobljen opis clkin in resetports v tabeli: ID čipa Intel FPGA IP Core Ports Opis vključiti podrobnosti Intel MAX 10. Posodobil Ponastavitev ID-ja čipa Intel FPGA IP Core razdelek za vključitev podpore za napravo Intel MAX 10.
2019.05.17	19.1	Posodobil Ponastavitev ID-ja čipa Intel Stratix 10 FPGA IP Core temo, da dodate drugo opombo glede smernic za instanciranje jedra IP.
2019.02.19	18.1	Dodana podpora za naprave Intel MAX 10 v Jedra IP in podprte naprave tabela.
2018.12.24	18.1	Dodano ID čipa Intel FPGA IP Cores Arhiv uporabniškega priročnika razdelek.  Dokument je bil preoblikovan, da bi zagotovil več podrobnosti o zadevnih podprtih napravah.
2018.06.08	18.0	Posodobljen je opis Readid vrat. Posodobljen opis vrat za ponastavitev.
2018.05.07	18.0	Dodana pripravljena vrata za ID čipa Intel Stratix 10 FPGA IP jedro IP.

 

Datum	Različica	Spremembe
december 2017	2017.12.11	Posodobljen naslov dokumenta iz Altera Unique Chip ID IP Core Uporabniški priročnik. Dodano Podpora za naprave razdelek.  Združene in dodane informacije iz Altera Arria 10 Unique Chip ID IP Core Uporabniški priročnik in Uporabniški priročnik za IP Core Stratix 10 Unique Chip ID. Preimenovan v Intel. Posodobljeno Funkcionalni opis. Dodana podpora za naprave Intel Cyclone 10 GX.
maj 2016	2016.05.02	Odstranjene standardne informacije o jedru IP in dodana povezava do priročnika Quartus Prime. Posodobljena opomba o podpori za naprave Arria 10.
september 2014	2014.09.02	• Posodobljen naslov dokumenta, ki odraža novo ime jedra IP »Altera Unique Chip ID«.

Datum	Različica	Spremembe
avgust 2014	2014.08.18	Posodobljeni koraki za parametriranje za starejši urejevalnik parametrov. Dodana opomba, da to jedro IP ne podpira modelov Arria 10.
junij 2014	2014.06.30	Informacije MegaWizard Plug-In Manager so bile zamenjane s katalogom IP. Dodane standardne informacije o nadgradnji jeder IP. Dodane standardne informacije o namestitvi in ​​licenciranju. Odstranjene zastarele informacije o ravni podpore naprave. Podpora za jedrne naprave IP je zdaj na voljo v katalogu IP in urejevalniku parametrov.
september 2013	2013.09.20	Posodobljeno v prebesedilo »Pridobitev ID-ja čipa naprave FPGA« v »Pridobivanje edinstvenega ID-ja čipa naprave FPGA«
maj 2013	1.0	Začetna izdaja.

Pošlji povratne informacije

Dokumenti / Viri

Intel Chip ID FPGA IP Cores [pdf] Uporabniški priročnik ID čipa FPGA IP jedra, ID čipa, FPGA IP jedra, IP jedra

Reference

• Uporabniški priročnik