FPGA IP
Dizajn naprample Používateľská príručka
F-Tile 25G Ethernet Intel®
Aktualizované pre Intel® Quartus®
Prime Design Suite: 22.3
Verzia IP: 1.0.0

Sprievodca rýchlym spustením

F-tile 25G Ethernet Intel FPGA IP pre zariadenia Intel Agilex™ poskytuje schopnosť vytvárať dizajn napr.amppre vybrané konfigurácie.
Obrázok 1. Dizajn Prample Použitie

Adresárová štruktúra

Obrázok 2. 25G Ethernet Intel FPGA IP Design Prample Adresárová štruktúra

• Simulácia files (testbench len pre simuláciu) sa nachádzajú vample_dir>/example_testbench.
• Dizajn len pre kompiláciu naprample sa nachádza vample_dir>/ compilation_test_design.
• Hardvérová konfigurácia a test files (dizajn naprample v hardvéri) sa nachádzajú vample_dir>/hardware_test_design.

Tabuľka 1. Adresár a File Popisy

File Mená	Popis
eth_ex_25g.qpf	Projekt Intel Quartus® Prime file.
eth_ex_25g.qsf	Nastavenia projektu Intel Quartus Prime file.
eth_ex_25g.sdc	Obmedzenia návrhu Synopsys file. Toto môžete skopírovať a upraviť file pre váš vlastný dizajn jadra 25GbE Intel FPGA IP.
eth_ex_25g.v	Špičkový dizajn Verilog HDL example file. Jednokanálový dizajn využíva Verilog file.
obyčajný/	Dizajn hardvéru naprample podporu files.
hwtest/main.tcl	Hlavné file pre prístup k systémovej konzole.

Generovanie dizajnu Prample

Obrázok 4. Example Karta Návrh v editore IP parametrov F-tile 25G Ethernet Intel FPGA

Podľa týchto krokov vygenerujte hardvérový dizajn naprample a testbench:

1. V Intel Quartus Prime Pro Edition kliknite na File ➤ New Project Wizard na vytvorenie nového projektu Quartus Prime, príp File ➤ Otvorte projekt, aby ste otvorili existujúci projekt Quartus Prime. Sprievodca vás vyzve na zadanie zariadenia.
2. V katalógu IP nájdite a vyberte 25G Ethernet Intel FPGA IP pre Agilex. Zobrazí sa okno Nová variácia IP.
3. Zadajte názov najvyššej úrovne pre variáciu adresy IP a kliknite na tlačidlo OK. Editor parametrov pridá .ip najvyššej úrovne file automaticky do aktuálneho projektu. Ak sa zobrazí výzva na manuálne pridanie súboru .ip file do projektu kliknite na Projekt ➤ Pridať/Odstrániť Files v Project pridať file.
4. V softvéri Intel Quartus Prime Pro Edition musíte vybrať konkrétne zariadenie Intel Agilex v poli Device alebo ponechať predvolené zariadenie, ktoré softvér Intel Quartus Prime navrhuje.
   Poznámka: Dizajn hardvéru naprample prepíše výber zariadením na cieľovej doske. Cieľovú dosku určíte z ponuky dizajnu naprample možnosti v Example karta Dizajn.
5. Kliknite na tlačidlo OK. Zobrazí sa editor parametrov.
6. Na karte IP zadajte parametre pre variáciu jadra adresy IP.
7. Na Example Záložka Dizajn, naprample Dizajn Files, vyberte možnosť Simulácia na vygenerovanie testovacej plochy a vyberte možnosť Syntéza na vygenerovanie hardvérového dizajnu naprample. Iba Verilog HDL files sú generované.
   Poznámka: Funkčné jadro VHDL IP nie je k dispozícii. Špecifikujte iba Verilog HDL pre dizajn jadra IP, naprample.
8. Pre Target Development Kit vyberte súpravu Agilex I-series Transceiver-SoC Dev Kit
9. Kliknite na Generate Example tlačidlo Dizajn. Výber Example Zobrazí sa okno Design Directory.
10. Ak chcete upraviť dizajn naprampcestu k adresáru alebo názov zo zobrazených predvolených hodnôt (alt_e25_f_0_example_design), prejdite na novú cestu a zadajte nový dizajn naprampnázov adresára (ample_dir>).
11. Kliknite na tlačidlo OK.

1.2.1. Dizajn naprample Parametre
Tabuľka 2. Parametre v Prample Dizajn Tab

Parameter	Popis
Example Dizajn	Dostupné naprample pre nastavenia parametrov IP. Len jednokanálový naprample design je podporovaný pre túto IP.
Example Dizajn Files	The filegenerovať pre inú fázu vývoja. • Simulácia—generuje potrebné files na simuláciu exampdizajn. • Synthesis—generuje syntézu files. Použite tieto files na zostavenie návrhu v softvéri Intel Quartus Prime Pro Edition na testovanie hardvéru a vykonanie statickej analýzy časovania.
Generovať File Formátovať	Formát RTL files pre simuláciu – Verilog.
Vyberte dosku	Podporovaný hardvér pre implementáciu návrhu. Keď vyberiete vývojovú dosku Intel FPGA, použite zariadenie AGIB027R31B1E2VRO ako cieľové zariadenie pre návrh napr.ample generácie. Súprava Agilex I-series Transceiver-SoC Dev Kit: Táto možnosť vám umožňuje otestovať dizajn naprample na vybranej vývojovej súprave Intel FPGA IP. Táto možnosť automaticky vyberie cieľové zariadenie AGIB027R31B1E2VRO. Ak má vaša revízia dosky iný stupeň zariadenia, môžete zmeniť cieľové zariadenie. Žiadne: Táto možnosť vylučuje hardvérové ​​aspekty dizajnu naprample.

1.3. Generovanie dlaždice Files

Generovanie Support-Logic je predsyntetický krok, ktorý sa používa na generovanie súvisiace s dlaždicami filesú potrebné pre simuláciu a návrh hardvéru. Generovanie dlaždíc je potrebné pre všetkých
Simulácie dizajnu na báze F-dlaždíc. Tento krok musíte dokončiť pred simuláciou.

1. V príkazovom riadku prejdite do priečinka compilation_test_design vo vašom exampdizajn: cd /návrh_testu_kompilácie.
2. Spustite nasledujúci príkaz: quartus_tlg alt_eth_25g

1.4. Simulácia F-tile 25G Ethernet Intel FPGA IP Design 
Example Testbench
Návrh môžete skompilovať a simulovať spustením simulačného skriptu z príkazového riadka.

1. V príkazovom riadku zmeňte pracovný adresár simulujúci testbench: cdample_dir>/ex_25g/sim.
2. Spustite simuláciu nastavenia IP:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabuľka 3. Kroky na simuláciu Testbench

Simulátor	Pokyny
VCS*	Do príkazového riadka napíšte sh run_vcs.sh
QuestaSim*	Do príkazového riadka napíšte vsim -do run_vsim.do -logfile vsim.log Ak uprednostňujete simuláciu bez vyvolania grafického používateľského rozhrania QuestaSim, zadajte vsim -c -do run_vsim.do -logfile vsim.log
Kadencia -Xcelium*	Do príkazového riadku napíšte sh run_xcelium.sh

Úspešná simulácia končí nasledujúcou správou:
Simulácia prebehla úspešne. alebo Testbench dokončený.
Po úspešnom dokončení môžete analyzovať výsledky.
1.5. Kompilácia a konfigurácia dizajnu Príkladample v hardvéri
Editor základných parametrov 25G Ethernet Intel FPGA IP vám umožňuje zostaviť a nakonfigurovať dizajn naprample na cieľovej vývojovej súprave.

Na zostavenie a konfiguráciu dizajnu naprample na hardvéri, postupujte podľa týchto krokov:

1. Spustite softvér Intel Quartus Prime Pro Edition a výberom položky Processing ➤ Start Compilation skompilujte návrh.
2. Po vygenerovaní objektu SRAM file .sof, podľa týchto krokov naprogramujte dizajn hardvéru naprample na zariadení Intel Agilex:
   a. V ponuke Nástroje kliknite na položku Programátor.
   b. V Programátore kliknite na Nastavenie hardvéru.
   c. Vyberte programovacie zariadenie.
   d. Vyberte a pridajte dosku Intel Agilex do relácie Intel Quartus Prime Pro Edition.
   e. Uistite sa, že režim je nastavený na JTAG.
   f. Vyberte zariadenie Intel Agilex a kliknite na Pridať zariadenie. Zobrazí sa programátor
   blokovú schému prepojení medzi zariadeniami na vašej doske.
   g. V riadku s vaším .sof začiarknite políčko pre .sof.
   h. Začiarknite políčko v stĺpci Program/Konfigurovať.
   i. Kliknite na tlačidlo Štart.

1.6. Testovanie hardvérového dizajnu F-tile 25G Ethernet Intel FPGA IP Example
Po kompilácii F-tile 25G Ethernet Intel FPGA IP core design exampAk ho nakonfigurujete na svojom zariadení Intel Agilex, môžete použiť System Console na naprogramovanie jadra IP.
Ak chcete zapnúť systémovú konzolu a otestovať dizajn hardvéru, naprample, postupujte podľa týchto krokov:

1. V softvéri Intel Quartus Prime Pro Edition vyberte Nástroje ➤ Systém
   Nástroje na ladenie ➤ Systémová konzola na spustenie systémovej konzoly.
2. Na paneli Tcl Console napíšte cd hwtest, aby ste zmenili adresár na / hardware_test_design/hwtest.
3. Napíšte source main.tcl na otvorenie pripojenia k JTAG majster.

Postupujte podľa skúšobného postupu v časti Testovanie hardvéru v dizajne naprample a sledujte výsledky testu v konzole systému.

F-dlaždice 25G Ethernet Design Prample pre zariadenia Intel Agilex

Dizajn F-tile 25G Ethernet naprample demonštruje ethernetové riešenie pre zariadenia Intel Agilex využívajúce jadro 25G Ethernet Intel FPGA IP.
Vytvorte dizajn naprample z Example Karta Návrh editora parametrov 25G Ethernet Intel FPGA IP. Môžete sa tiež rozhodnúť vytvoriť dizajn s alebo bez
funkcia Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Vlastnosti

• Podporuje jeden ethernetový kanál pracujúci na 25G.
• Generuje dizajn napramps funkciou RS-FEC.
• Poskytuje testovací a simulačný skript.
• Instantuje referenčné F-Tile a systémové PLL hodiny Intel FPGA IP na základe konfigurácie IP.

2.2. Hardvérové ​​a softvérové ​​požiadavky
Intel používa nasledujúci hardvér a softvér na testovanie dizajnu naprample v systéme Linux:

• Softvér Intel Quartus Prime Pro Edition.
• Simulátor Siemens* EDA QuestaSim, Synopsys* VCS a Cadence Xcelium.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) na testovanie hardvéru.

2.3. Popis funkcie
Dizajn F-tile 25G Ethernet naprample pozostáva z variantu jadra MAC+PCS+PMA. Nasledujúce blokové diagramy zobrazujú konštrukčné komponenty a signály najvyššej úrovne variantu jadra MAC+PCS+PMA v dizajne F-tile 25G Ethernet example.
Obrázok 5. Bloková schéma – dizajn F-dlaždice 25G Ethernet Prample (variant jadra MAC+PCS+PMA)

2.3.1. Dizajnové komponenty
Tabuľka 4. Dizajnové komponenty

Komponent	Popis
F-dlaždica 25G Ethernet Intel FPGA IP	Pozostáva z MAC, PCS a transceiveru PHY s nasledujúcou konfiguráciou: • Základný variant: MAC+PCS+PMA • Povoliť riadenie toku: Voliteľné • Povoliť generovanie chyby spojenia: Voliteľné • Povoliť prechod preambuly: Voliteľné • Povoliť zhromažďovanie štatistík: Voliteľné • Povoliť počítadlá štatistík MAC: Voliteľné • Referenčná frekvencia hodín: 156.25 Pre dizajn naprampPomocou funkcie RS-FEC sa konfiguruje nasledujúci dodatočný parameter: • Povoliť RS-FEC: Voliteľné
Referenčné hodiny F-Tile a systémové hodiny PLL Intel FPGA IP	Nastavenia editora parametrov F-Tile Reference a System PLL Clocks Intel FPGA IP sú v súlade s požiadavkami F-tile 25G Ethernet Intel FPGA IP. Ak vygenerujete dizajn naprample pomocou Generovať prample Dizajn v editore parametrov IP sa automaticky vytvorí inštancia IP. Ak si vytvoríte vlastný dizajn naprample, musíte manuálne vytvoriť inštanciu tejto IP a pripojiť všetky I/O porty. Informácie o tejto IP nájdete na Používateľská príručka pre architektúru F-Tile a PMA a FEC Direct PHY IP.
Logika klienta	Pozostáva z: • Generátor prevádzky, ktorý generuje nárazové pakety do 25G Ethernet Intel FPGA IP jadra na prenos. • Traffic Monitor, ktorý monitoruje burst pakety, ktoré prichádzajú z 25G Ethernet Intel FPGA IP jadra.
Zdroj a sonda	Zdrojové signály a signály sondy vrátane vstupného signálu resetovania systému, ktorý môžete použiť na ladenie.

Súvisiace informácie
Používateľská príručka pre architektúru F-Tile a PMA a FEC Direct PHY IP

Simulácia

Testbench odosiela prevádzku cez jadro IP, pričom využíva stranu prenosu a prijímania jadra IP.
2.4.1. Testbench
Obrázok 6. Bloková schéma F-dlaždice 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Tabuľka 5. Komponenty Testbench

Komponent	Popis
Testované zariadenie (DUT)	Jadro Intel FPGA IP 25G Ethernet.
Generátor paketov Ethernet a Monitor paketov	• Generátor paketov generuje rámce a prenáša ich do DUT. • Packet Monitor monitoruje dátové cesty TX a RX a zobrazuje snímky v konzole simulátora.
Referenčné hodiny F-Tile a systémové hodiny PLL Intel FPGA IP	Generuje transceiver a systémové referenčné hodiny PLL.

2.4.2. Návrh simulácie Prample Components
Tabuľka 6. Dizajn 25G Ethernet F-dlaždice Prample Testbench File Popisy

File Meno	Popis
Testbench a simulácia Files
basic_avl_tb_top.v	Testbench najvyššej úrovne file. Testbench vytvára inštanciu DUT, vykonáva konfiguráciu Avalon® s mapovaním pamäte na konštrukčných komponentoch a klientskej logike a odosiela a prijíma pakety do alebo z 25G Ethernet Intel FPGA IP.
Testbench skripty
pokračovanie…

File Meno	Popis
run_vsim.do	Skript ModelSim na spustenie testovacej plochy.
run_vcs.sh	Skript Synopsys VCS na spustenie testovacej plochy.
run_xcelium.sh	Skript Cadence Xcelium na spustenie testovacej plochy.

2.4.3. Testovacia situácia
Simulačný testovací prípad vykonáva tieto akcie:

1. Instantuje F-tile 25G Ethernet Intel FPGA IP a F-Tile referenčné a systémové PLL hodiny Intel FPGA IP.
2. Čaká, kým sa hodiny RX a signál stavu PHY ustália.
3. Vytlačí stav PHY.
4. Odošle a prijme 10 platných údajov.
5. Analyzuje výsledky. Úspešná testovacia plocha zobrazí „Testovacia plocha je dokončená.“.

Nasledujúce sampVýstup súboru ilustruje úspešný priebeh testu simulácie:

Kompilácia

Postupujte podľa postupu v časti Kompilácia a konfigurácia návrhu Example v Hardvéri na kompiláciu a konfiguráciu návrhu naprample vo vybranom hardvéri.
Využitie zdrojov a Fmax môžete odhadnúť pomocou dizajnu iba pre kompiláciu naprample. Svoj návrh môžete skompilovať pomocou príkazu Spustiť kompiláciu na
Ponuka Spracovanie v softvéri Intel Quartus Prime Pro Edition. Úspešná kompilácia vygeneruje súhrn zostavy zostavy.
Ďalšie informácie nájdete v časti Design Compilation v používateľskej príručke Intel Quartus Prime Pro Edition.
Súvisiace informácie

• Kompilácia a konfigurácia dizajnu Príkladample v Hardvér na strane 7
• Kompilácia dizajnu v užívateľskej príručke Intel Quartus Prime Pro Edition

2.6. Testovanie hardvéru
V hardvérovom prevedení naprampMôžete naprogramovať jadro IP v režime internej sériovej slučky a generovať prevádzku na strane vysielania, ktorá sa vracia späť cez prijímaciu stranu.
Postupujte podľa postupu na poskytnutom odkaze na súvisiace informácie a otestujte dizajn naprample vo vybranom hardvéri.
Súvisiace informácie
Testovanie F-tile 25G Ethernet Intel FPGA IP Hardware Design Example na strane 8
2.6.1. Skúšobný postup
Podľa týchto krokov otestujte dizajn naprample v hardvéri:

1. Pred spustením testovania hardvéru pre tento dizajn naprample, musíte resetovať systém:
   a. Kliknite na Tools ➤ In-System Sources & Probes Editor tool pre predvolené GUI zdroja a sondy.
   b. Prepnite signál resetovania systému (Zdroj[3:0]) zo 7 na 8, aby ste použili resety, a vráťte signál resetovania systému späť na 7, čím sa systém uvoľní zo stavu resetovania.
   c. Monitorujte signály sondy a uistite sa, že stav je platný.
2. V systémovej konzole prejdite do priečinka hwtest a spustite príkaz: source main.tcl na výber súboru JTAG majster. Štandardne je prvý JTAG majster na JTAG je vybraný reťazec. Ak chcete vybrať JTAG master pre zariadenia Intel Agilex, spustite tento príkaz: set_jtag <number of appropriate JTAG majster>. Naprample: set_jtag 1.
3. Spustite nasledujúce príkazy v systémovej konzole a spustite test sériovej slučky:

Tabuľka 7. Parametre príkazu

Parameter	Popis	Example Použitie
chkphy_status	Zobrazuje frekvenciu hodín a stav uzamknutia PHY.	% chkphy_status 0 # Skontrolujte stav odkazu 0
chkmac_stats	Zobrazuje hodnoty v počítadlách štatistík MAC.	% chkmac_stats 0 # Kontroluje počítadlo štatistík mac odkazu 0
clear_all_stats	Vymaže počítadlá základnej štatistiky IP.	% clear_all_stats 0 # Vymaže štatistické počítadlo odkazu 0
start_gen	Spustí generátor paketov.	% start_gen 0 # Začať generovanie paketov na linke 0
stop_gen	Zastaví generátor paketov.	% stop_gen 0 # Zastaviť generovanie paketov na linke 0
loop_on	Zapne internú sériovú slučku.	% loop_on 0 # Zapnite internú spätnú slučku na linke 0
loop_off	Vypne internú sériovú slučku.	% loop_off 0 # Vypnite internú spätnú slučku na linke 0
reg_read	Vráti hodnotu základného registra IP at .	% reg_read 0x402 # Čítanie registra IP CSR na adrese 402 odkazu 0
reg_write	Píše do základného registra IP na adrese .	% reg_write 0x401 0x1 # Zapíšte 0x1 do registra CSR na adresu IP na adrese 401 odkazu 0

a. Zadajte loop_on na zapnutie režimu internej sériovej slučky.
b. Zadajte chkphy_status na kontrolu stavu PHY. Stavy TXCLK, RXCLK a RX by mali mať pre stabilné prepojenie rovnaké hodnoty ako sú uvedené nižšie:

c. Napíšte clear_all_stats na vymazanie štatistických registrov TX a RX.
d. Napíšte start_gen na spustenie generovania paketov.
e. Zadajte stop_gen zastaviť generovanie paketov.
f. Napíšte chkmac_stats na čítanie štatistických počítadiel TX a RX. Uistite sa, že:
i. Vysielané paketové rámce sa zhodujú s prijatými paketovými rámcami.
ii. Neprijímajú sa žiadne chybové rámce.
g. Zadajte loop_off na vypnutie internej sériovej slučky.
Obrázok 7. Sample Testovací výstup – počítadlá štatistík TX a RX

História revízií dokumentu pre F-tile 25G Ethernet FPGA IP Design Prample Používateľská príručka

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
2022.10.14	22.3	1.0.0	Prvotné uvoľnenie.

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, s výnimkou prípadov, keď to spoločnosť Intel výslovne písomne ​​odsúhlasí. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadení skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb. *Iné názvy a značky môžu byť majetkom iných.
ISO
9001:2015
Registrovaný

Online verzia
Odoslať spätnú väzbu
ID: 750200
Verzia: 2022.10.14

Dokumenty / zdroje

intel F-Tile 25G Ethernet FPGA IP Design Prample [pdf] Používateľská príručka F-Tile 25G Ethernet FPGA IP Design Prample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Prample, 750200

Referencie

• Používateľská príručka