F-Tile DisplayPort FPGA IP dizajn Prample
Používateľská príručka

F-Tile DisplayPort FPGA IP dizajn Prample

Aktualizované pre Intel® Quartus® Prime Design Suite: 22.2 Verzia IP: 21.0.1

DisplayPort Intel FPGA IP Design Example Príručka rýchleho spustenia

Zariadenia DisplayPort Intel® F-tile obsahujú simulačný testovací stôl a hardvérový dizajn, ktorý podporuje kompiláciu a testovanie hardvéru FPGA IP design examppre Intel Agilex™
DisplayPort Intel FPGA IP ponúka nasledujúci dizajn napramples:

• Paralelná spätná väzba DisplayPort SST bez modulu Pixel Clock Recovery (PCR).
• Paralelná slučka DisplayPort SST s rozhraním AXIS Video Interface

Keď vytvoríte dizajn naprample, editor parametrov automaticky vytvorí fileJe potrebné simulovať, kompilovať a testovať dizajn v hardvéri.
Obrázok 1. Vývoj StagesSúvisiace informácie

• DisplayPort Intel FPGA IP Užívateľská príručka
• Prechod na Intel Quartus Prime Pro Edition

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, pokiaľ to nie je výslovne písomne ​​dohodnuté spoločnosťou Intel. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadenia skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.
*Iné názvy a značky môžu byť majetkom iných.
Registrované podľa ISO 9001:2015
1.1. Adresárová štruktúra
Obrázok 2. Štruktúra adresára

Tabuľka 1. Dizajn Prample Components

Priečinky	Files
rtl/core	dp_core.ip
	dp_rx . IP
	dp_tx . IP
rtl/rx_phy	dp_gxb_rx/ ((stavebný blok UX PMA DP)
	dp_rx_data_fifo . IP
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((stavebný blok UX PMA DP)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardvérové ​​a softvérové ​​požiadavky
Intel používa nasledujúci hardvér a softvér na testovanie dizajnu naprample:
Hardvér

• Vývojová súprava Intel Agilex I-Series
• Zdroj GPU DisplayPort
• DisplayPort drez (monitor)
• Dcérska karta Bitec DisplayPort FMC Revision 8C
• Káble DisplayPort

softvér

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Generovanie dizajnu
Pomocou editora parametrov DisplayPort Intel FPGA IP v softvéri Intel Quartus Prime vygenerujte návrh naprample.
Obrázok 3. Generovanie návrhového toku

1.  Vyberte položku Nástroje ➤ Katalóg IP a ako skupinu cieľových zariadení vyberte položku Intel Agilex F-tile.
   Poznámka: Dizajn napramppodporuje iba zariadenia Intel Agilex F-tile.
2. V katalógu IP nájdite a dvakrát kliknite na DisplayPort Intel FPGA IP. Zobrazí sa okno Nová variácia IP.
3. Zadajte názov najvyššej úrovne pre vlastnú variáciu adresy IP. Editor parametrov uloží nastavenia variácie IP do a file pomenovaný .ip.
4. Vyberte zariadenie Intel Agilex F-tile v poli Device alebo ponechajte predvolený výber softvérového zariadenia Intel Quartus Prime.
5. Kliknite na tlačidlo OK. Zobrazí sa editor parametrov.
6. Nakonfigurujte požadované parametre pre TX aj RX.
7. Pod Design Exampna karte vyberte DisplayPort SST Parallel Loopback Without PCR.
8. Vyberte Simulácia na vygenerovanie testovacej plochy a vyberte Syntéza na vygenerovanie hardvérového dizajnu naprample. Ak chcete vytvoriť návrh, musíte vybrať aspoň jednu z týchto možnostíample files. Ak vyberiete obe, čas generovania sa predĺži.
9. Pre Target Development Kit vyberte Intel Agilex I-Series SOC Development Kit. To spôsobí, že sa cieľové zariadenie vybrané v kroku 4 zmení tak, aby zodpovedalo zariadeniu vo vývojovej súprave. Pre vývojovú súpravu Intel Agilex I-Series SOC Development Kit je predvolené zariadenie AGIB027R31B1E2VR0.
10. Kliknite na Generate Example Design.

1.4. Simulácia dizajnu
Dizajn DisplayPort Intel FPGA IP example testbench simuluje dizajn sériovej slučky z inštancie TX do inštancie RX. Interný modul generátora obrazového vzoru riadi inštanciu DisplayPort TX a výstup videa inštancie RX sa pripája k kontrolérom CRC v testovacej lavici.
Obrázok 4. Návrh simulácie toku

1. Prejdite do priečinka Synopsys simulator a vyberte VCS.
2. Spustite simulačný skript.
   Zdroj vcs_sim.sh
3. Skript vykoná Quartus TLG, skompiluje a spustí testovaciu plochu v simulátore.
4. Analyzujte výsledok.
   Úspešná simulácia končí porovnaním Source a Sink SRC.

1.5. Kompilácia a testovanie dizajnu
Obrázok 5. Kompilácia a simulácia návrhuNa zostavenie a spustenie demonštračného testu na hardvéri naprample design, postupujte podľa týchto krokov:

1. Zabezpečte hardvér naprampgenerácia dizajnu je dokončená.
2. Spustite softvér Intel Quartus Prime Pro Edition a otvorte ho / quartus/agi_dp_demo.qpf.
3. Kliknite na Spracovanie ➤ Spustiť kompiláciu.
4. Po úspešnej kompilácii softvér Intel Quartus Prime Pro Edition vygeneruje súbor .sof file vo vašom zadanom adresári.
5. Pripojte konektor DisplayPort RX na dcérskej karte Bitec k externému zdroju DisplayPort, ako je napríklad grafická karta v počítači.
6. Pripojte konektor DisplayPort TX na dcérskej karte Bitec k zariadeniu DisplayPort, ako je napríklad video analyzátor alebo PC monitor.
7.  Uistite sa, že všetky prepínače na vývojovej doske sú v predvolenej polohe.
8. Nakonfigurujte vybrané zariadenie Intel Agilex F-Tile na vývojovej doske pomocou vygenerovaného súboru .sof file (Nástroje ➤ Programátor ).
9. Zariadenie DisplayPort zobrazuje video generované zo zdroja videa.

Súvisiace informácie
Používateľská príručka vývojovej súpravy Intel Agilex I-Series FPGA/
1.5.1. Regenerujúci ELF File
Štandardne je to ELF file sa generuje pri generovaní dynamického návrhu naprample.
V niektorých prípadoch však musíte ELF regenerovať file ak upravíte softvér file alebo vygenerujte súbor dp_core.qsys file. Regenerácia súboru dp_core.qsys file aktualizuje súbor .sopcinfo file, čo od vás vyžaduje regeneráciu ELFA file.

1. Ísť do /softvér a v prípade potreby upravte kód.
2. Ísť do /script a spustite nasledujúci zostavovací skript: source build_sw.sh
   • V systéme Windows vyhľadajte a otvorte príkazové prostredie Nios II. V príkazovom shellu Nios II prejdite na /script a spustite zdroj build_sw.sh.
   Poznámka: Na spustenie zostavovacieho skriptu v systéme Windows 10 váš systém vyžaduje podsystémy Windows pre Linux (WSL). Ďalšie informácie o krokoch inštalácie WSL nájdete v príručke pre vývojárov softvéru Nios II.
   • V systéme Linux spustite Platform Designer a otvorte Tools ➤ Nios II Command Shell. V príkazovom shellu Nios II prejdite na /script a spustite zdroj build_sw.sh.
3. Uistite sa, že .škriatok file sa generuje v /softvér/ dp_demo.
4. Stiahnite si vygenerovaný .elf file do FPGA bez rekompilácie .sof file spustením nasledujúceho skriptu: nios2-download /software/dp_demo/*.elf
5. Stlačte tlačidlo reset na doske FPGA, aby sa nový softvér prejavil.

1.6. DisplayPort Intel FPGA IP Design Example Parametre
Tabuľka 2. DisplayPort Intel FPGA IP Design Prample Obmedzenie QSF pre Intel Agilex Ftile Device

Obmedzenie QSF	Popis
set_global_assignment -name VERILOG_MACRO „__DISPLAYPORT_support__=1“	Od Quartus 22.2 a vyššie je toto obmedzenie QSF potrebné na aktiváciu vlastného toku SRC (Soft Reset Controller) DisplayPort

Tabuľka 3. DisplayPort Intel FPGA IP Design Prample Parametre pre zariadenie Intel Agilex F-tile Device

Parameter	Hodnota	Popis
Dostupné prevedenie naprample
Vyberte položku Dizajn	•Žiadne • Parallel Loopback DisplayPort SST bez PCR • Parallel Loopback DisplayPort SST s AXIS Video Interface	Vyberte dizajn naprample sa vygeneruje. •Žiadne: Žiadny dizajn naprample je k dispozícii pre aktuálny výber parametrov. •DisplayPort SST Parallel Loopback bez PCR: Tento dizajn naprample demonštruje paralelnú spätnú slučku z konektora DisplayPort na zdroj DisplayPort bez modulu Pixel Clock Recovery (PCR), keď zapnete parameter Enable Video Input Image Port. • Parallel Loopback DisplayPort SST s AXIS Video Interface: Tento dizajn naprample demonštruje paralelnú spätnú slučku z konektora DisplayPort na zdroj DisplayPort s rozhraním AXIS Video, keď je možnosť Enable Active Video Data Protocols nastavená na AXIS-VVP Full.
Dizajn naprample Files
Simulácia	Zapnuté, Vypnuté	Zapnutím tejto možnosti vytvoríte potrebné files pre simulačný testovací stôl.
Syntéza	Zapnuté, Vypnuté	Zapnutím tejto možnosti vytvoríte potrebné files pre kompiláciu Intel Quartus Prime a dizajn hardvéru.
Generovaný formát HDL
Generovať File Formátovať	Verilog, VHDL	Vyberte si preferovaný HDL formát pre vygenerovaný dizajn naprample filenastaviť. Poznámka: Táto možnosť určuje iba formát vygenerovanej IP najvyššej úrovne files. Všetky ostatné files (naprample testbenches a najvyššej úrovne files pre demonštráciu hardvéru) sú vo formáte Verilog HDL.
Target Development Kit
Vyberte dosku	•Žiadna vývojová súprava •Intel Agilex I-Series Vývojová súprava	Vyberte dosku pre cielený dizajn naprample.

Parameter	Hodnota	Popis
		•No Development Kit: Táto možnosť vylučuje všetky hardvérové ​​aspekty dizajnu, naprample. Jadro P nastaví všetky priradenia pinov na virtuálne piny. •Intel Agilex I-Series FPGA Development Kit: Táto možnosť automaticky vyberie cieľové zariadenie projektu tak, aby sa zhodovalo so zariadením na tejto vývojovej súprave. Cieľové zariadenie môžete zmeniť pomocou parametra Zmeniť cieľové zariadenie, ak má vaša revízia dosky iný variant zariadenia. IP jadro nastavuje všetky priradenia pinov podľa vývojového kitu. Poznámka: Predbežný návrh naprampSúbor nie je funkčne overený na hardvéri v tomto vydaní Quartus. •Custom Development Kit: Táto možnosť umožňuje návrh naprample byť testovaný na vývojovej súprave tretej strany s Intel FPGA. Možno budete musieť nastaviť priradenia pinov sami.
Cieľové zariadenie
Zmeniť cieľové zariadenie	Zapnuté, Vypnuté	Zapnite túto možnosť a vyberte preferovaný variant zariadenia pre vývojovú súpravu.

Parallel Loopback Design Examples

Dizajn DisplayPort Intel FPGA IP exampdemonštrujú paralelnú spätnú slučku z inštancie DisplayPort RX do inštancie DisplayPort TX bez modulu Pixel Clock Recovery (PCR).
Tabuľka 4. DisplayPort Intel FPGA IP Design Prample pre Intel Agilex F-tile Device

Dizajn naprample	Označenie	Rýchlosť prenosu dát	Režim kanála	Typ spätnej slučky
Paralelná slučka DisplayPort SST bez PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplexné	Paralelné bez PCR
Paralelná slučka DisplayPort SST s rozhraním AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplexné	Paralelne s AXIS Video Interface

2.1. Dizajn paralelnej slučky DisplayPort SST Intel Agilex F-tile Vlastnosti
Dizajn paralelnej slučky SST naprampTieto súbory demonštrujú prenos jedného video streamu z DisplayPort do zdroja DisplayPort.
Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, s výnimkou prípadov, keď to spoločnosť Intel výslovne písomne ​​odsúhlasí. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadení skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb. *Iné názvy a značky môžu byť majetkom iných.
Registrované podľa ISO 9001:2015
Obrázok 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback bez PCR

• V tomto variante je parameter zdroja DisplayPort, TX_SUPPORT_IM_ENABLE, zapnutý a používa sa rozhranie obrazu videa.
• Sink DisplayPort prijíma video a/alebo audio streaming z externého zdroja videa, ako je GPU, a dekóduje ho do paralelného video rozhrania.
• Výstupný video výstup DisplayPort priamo riadi zdrojové video rozhranie DisplayPort a pred prenosom do monitora sa zakóduje do hlavného prepojenia DisplayPort.
• IOPLL riadi zobrazovacie hodiny DisplayPort aj zdrojové video hodiny na pevnej frekvencii.
• Ak je parameter MAX_LINK_RATE DisplayPort a zdroja nakonfigurovaný na HBR3 a PIXELS_PER_CLOCK je nakonfigurovaný na Quad, hodiny videa bežia na frekvencii 300 MHz a podporujú rýchlosť pixelov 8Kp30 (1188/4 = 297 MHz).

Obrázok 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback s AXIS Video Rozhranie

• V tomto variante, parameter DisplayPort source and sink, zvoľte AXIS-VVP FULL v ENABLE ACTIVE VIDEO DATA PROTOCOLS, aby ste povolili Axis Video Data Interface.
• Sink DisplayPort prijíma video a/alebo audio streaming z externého zdroja videa, ako je GPU, a dekóduje ho do paralelného video rozhrania.
• DisplayPort Sink konvertuje video dátový tok na osové video dáta a riadi rozhranie DisplayPort zdrojovej osi video dát cez VVP Video Frame Buffer. DisplayPort Source konvertuje video dáta osi na hlavné prepojenie DisplayPort pred prenosom do monitora.
• V tomto variante dizajnu sú tri hlavné video hodiny, a to rx/tx_axi4s_clk, rx_vid_clk a tx_vid_clk. axi4s_clk beží na frekvencii 300 MHz pre oba moduly AXIS v Source aj Sink. rx_vid_clk prevádzkuje DP Sink Video pipeline na 300 MHz (na podporu akéhokoľvek rozlíšenia až do 8Kp30 4PIPs), zatiaľ čo tx_vid_clk prevádzkuje DP Source Video pipeline pri skutočnej frekvencii Pixel Clock (delenej PIP).
• Tento variant dizajnu automaticky konfiguruje frekvenciu tx_vid_clk prostredníctvom programovania I2C na zabudovaný SI5391B OSC, keď dizajn deteguje prepínač v rozlíšení.
• Tento variant dizajnu iba demonštruje pevný počet rozlíšení, ako je preddefinované v softvéri DisplayPort, konkrétne:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Schéma taktovania
Schéma taktovania znázorňuje časové domény v dizajne DisplayPort Intel FPGA IP example.
Obrázok 8. Schéma taktovania DisplayPort transceivera Intel Agilex F-tileTabuľka 5. Signály schémy taktovania

Hodiny v diagrame	Popis
SysPLL refclk	Referenčné hodiny F-tile System PLL, čo môže byť ľubovoľná hodinová frekvencia, ktorá je deliteľná systémovou PLL pre túto výstupnú frekvenciu. V tomto dizajne naprample, system_pll_clk_link a rx/tx refclk_link zdieľajú rovnaký 150 MHz SysPLL refclk.

Hodiny v diagrame	Popis
	Musí to byť hodiny s voľným chodom, ktoré sú pripojené z vyhradeného referenčného hodinového kolíka transceivera k portu vstupných hodín referenčného a systémového PLL Clock IP pred pripojením zodpovedajúceho výstupného portu k DisplayPort Phy Top. Poznámka: Pre tento dizajn naprample, nakonfigurujte GUI ovládača hodín Si5391A OUT6 na 150 MHz.
system pll clk odkaz	Minimálna výstupná frekvencia System PLL na podporu všetkých frekvencií DisplayPort je 320 MHz. Tento dizajn naprample používa 900 MHz (najvyššiu) výstupnú frekvenciu, takže SysPLL refclk možno zdieľať s rx/tx refclk_link, čo je 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR a Tx PLL Link refclk, ktorý bol nastavený na 150 MHz, aby podporoval všetky prenosové rýchlosti DisplayPort.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock na taktovanie jadra DisplayPort IP. Frekvencia ekvivalentná rýchlosti prenosu dát vydelená šírkou paralelných dát. Example: Frekvencia = rýchlosť prenosu dát / šírka dát = 8.1 G (HBR3) / 40 bitov = 202.5 ​​MHz

2.3. Simulačný testovací stôl
Simulačná testovacia plocha simuluje sériovú slučku DisplayPort TX na RX.
Obrázok 9. Bloková schéma testovacej skúšobnej stolice na simuláciu jednoduchého režimu DisplayPort Intel FPGA IPTabuľka 6. Komponenty Testbench

Komponent	Popis
Generátor video vzorov	Tento generátor vytvára vzory farebných pruhov, ktoré môžete nakonfigurovať. Časovanie formátu videa môžete parametrizovať.
Ovládanie testovacej lavice	Tento blok riadi testovaciu sekvenciu simulácie a generuje potrebné stimulačné signály do jadra TX. Riadiaci blok testbench tiež načítava hodnotu CRC zo zdroja aj zo snímača na porovnanie.
Kontrola frekvencie hodín RX Link Speed	Táto kontrola overuje, či obnovená hodinová frekvencia prijímača RX zodpovedá požadovanej rýchlosti prenosu dát.
Kontrola frekvencie hodín TX Link Speed	Táto kontrola overuje, či obnovená hodinová frekvencia TX transceivera zodpovedá požadovanej rýchlosti prenosu dát.

Simulačný testovací stôl vykonáva nasledujúce overenia:
Tabuľka 7. Overenia testbench

Testovacie kritériá	Overenie
• Školenie prepojenia pri rýchlosti prenosu dát HBR3 • Prečítajte si registre DPCD a skontrolujte, či stav DP nastavuje a meria frekvenciu TX aj RX Link Speed.	Integruje frekvenčnú kontrolu na meranie rýchlosti spojenia výstup frekvencie hodín z TX a RX transceivera.
• Spustite video vzor z TX do RX. • Overte CRC pre zdroj aj drez a skontrolujte, či sa zhodujú	• Pripája generátor obrazca videa k zdroju DisplayPort na generovanie obrazca. • Ovládanie Testbench ďalej načíta Source a Sink CRC z registrov DPTX a DPRX a porovná, aby sa zabezpečilo, že obe hodnoty CRC sú identické. Poznámka: Ak chcete zabezpečiť, aby sa vypočítal CRC, musíte povoliť parameter Automatizácia testu podpory CTS.

História revízií dokumentu pre F-Tile DisplayPort Intel FPGA IP Design Example Používateľská príručka

Verzia dokumentu	Verzia Intel Quartus Prime	Verzia IP	Zmeny
2022.09.02	22.	20.0.1	•Zmenený názov dokumentu z DisplayPort Intel Agilex F-Tile FPGA IP Design Example Používateľská príručka k F-Tile DisplayPort Intel FPGA IP Design Example Používateľská príručka. •Povolené AXIS Video Design Example variant. •Odstránený dizajn Static Rate a nahradený Multi Rate Design Example. •Odstránená poznámka v DisplayPort Intel FPGA IP Design Example Príručka rýchleho spustenia, ktorá hovorí, že verzia softvéru Intel Quartus Prime 21.4 podporuje iba Preliminary Design Examples. •Nahradil obrázok Directory Structure správnym obrázkom. •Pridaná sekcia Regenerating ELF File v časti Kompilácia a testovanie dizajnu. •Aktualizovala časť Hardvérové ​​a softvérové ​​požiadavky, aby zahŕňala ďalší hardvér požiadavky.
2021.12.13	21.	20.0.0	Prvotné uvoľnenie.

Intel Corporation. Všetky práva vyhradené. Intel, logo Intel a ďalšie značky Intel sú ochranné známky spoločnosti Intel Corporation alebo jej dcérskych spoločností. Spoločnosť Intel zaručuje výkon svojich FPGA a polovodičových produktov podľa aktuálnych špecifikácií v súlade so štandardnou zárukou spoločnosti Intel, ale vyhradzuje si právo kedykoľvek bez upozornenia zmeniť akékoľvek produkty a služby. Spoločnosť Intel nepreberá žiadnu zodpovednosť ani zodpovednosť vyplývajúcu z aplikácie alebo používania akýchkoľvek informácií, produktov alebo služieb opísaných v tomto dokumente, pokiaľ to nie je výslovne písomne ​​dohodnuté spoločnosťou Intel. Zákazníkom spoločnosti Intel sa odporúča získať najnovšiu verziu špecifikácií zariadenia skôr, ako sa budú spoliehať na akékoľvek zverejnené informácie a pred zadaním objednávky produktov alebo služieb.
*Iné názvy a značky môžu byť majetkom iných.
Registrované podľa ISO 9001:2015

Online verzia
Odoslať spätnú väzbu
UG-20347
ID: 709308
Verzia: 2022.09.02

Dokumenty / zdroje

intel F-Tile DisplayPort FPGA IP Design Prample [pdf] Používateľská príručka F-Tile DisplayPort FPGA IP dizajn Prample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Prample, IP Design Prample, UG-20347, 709308

Referencie

• Používateľská príručka