ПЛИС IP
Дизайн ExampРуководство пользователя
F-Tile 25G Ethernet Intel®
Обновлено для Intel® Quartus®
Люкс Prime Design: 22.3
IP-версия: 1.0.0
Краткое руководство пользователя
F-tile 25G Ethernet Intel FPGA IP для устройств Intel Agilex™ обеспечивает возможность создания проекта exampфайлы для выбранных конфигураций.
Рис. 1. Исполнение Exampле Использование
Структура каталогов
Рис. 2. 25G Ethernet Intel FPGA IP Design ExampСтруктура каталогов
- Симуляция files (стенд только для моделирования) расположены вample_dir>/example_testbench.
- Дизайн только для компиляции exampле находится вample_dir>/compile_test_design.
- Аппаратная конфигурация и тест files (дизайн example в оборудовании) находятся вample_dir>/hardware_test_design.
Таблица 1. Справочник и File Описания
| File Имена | Описание |
| eth_ex_25g.qpf | Проект Intel Quartus® Prime file. |
| eth_ex_25g.qsf | Настройки проекта Intel Quartus Prime file. |
| eth_ex_25g.sdc | Ограничения дизайна Synopsys file. Вы можете скопировать и изменить это file для собственного проекта IP-ядра Intel FPGA 25GbE. |
| eth_ex_25g.v | Верхний уровень дизайна Verilog HDL example file. Одноканальный дизайн использует Verilog file. |
| общий/ | Аппаратный дизайн exampподдержка le files. |
| hwtest/main.tcl | Основной file для доступа к системной консоли. |
Генерация проекта Example
Рисунок 4. ExampВкладка «Проект» в редакторе IP-параметров F-tile 25G Ethernet Intel FPGA
Выполните следующие шаги, чтобы сгенерировать проект оборудования exampфайл и тестовый стенд:
- В Intel Quartus Prime Pro Edition нажмите File ➤ Мастер создания нового проекта для создания нового проекта Quartus Prime или File ➤ Открыть проект, чтобы открыть существующий проект Quartus Prime. Мастер предложит вам указать устройство.
- В каталоге IP найдите и выберите 25G Ethernet Intel FPGA IP для Agilex. Появится окно Новый вариант IP.
- Укажите имя верхнего уровня для вашего варианта IP и нажмите OK. Редактор параметров добавляет .ip верхнего уровня file к текущему проекту автоматически. Если вам будет предложено вручную добавить .ip file в проект, выберите «Проект» ➤ «Добавить/удалить». Files в Project, чтобы добавить file.
- В программном обеспечении Intel Quartus Prime Pro Edition необходимо выбрать конкретное устройство Intel Agilex в поле «Устройство» или оставить устройство по умолчанию, предлагаемое программным обеспечением Intel Quartus Prime.
Примечание: Аппаратный дизайн example перезаписывает выбор устройством на целевой плате. Вы указываете целевую плату из меню дизайна example варианты в Exampвкладка «Дизайн». - Нажмите «ОК». Появится редактор параметров.
- На вкладке IP укажите параметры для вашего варианта IP-ядра.
- На бывшемampвкладка «Дизайн», для ExampЛе Дизайн Files, выберите параметр «Симуляция», чтобы создать тестовый стенд, и выберите параметр «Синтез», чтобы создать дизайн аппаратного обеспечения exampле. Только Верилог HDL fileгенерируются.
Примечание: Функциональное IP-ядро VHDL недоступно. Укажите только Verilog HDL для вашего проекта ядра IP exampле. - В качестве целевого комплекта разработки выберите комплект разработчика Agilex I-series Transceiver-SoC Dev Kit.
- Нажмите «Создать пример».ampКнопка «Дизайн». Избранный бывшийampПоявится окно Design Directory.
- Если вы хотите изменить дизайн exampпуть или имя каталога файла из отображаемых значений по умолчанию (alt_e25_f_0_example_design), перейдите к новому пути и введите новый дизайн exampимя каталога файла (ample_dir>).
- Нажмите ОК.
1.2.1. Исполнение Exampле Параметры
Таблица 2. Параметры в Exampвкладка «Дизайн»
| Параметр | Описание |
| ExampЛе Дизайн | ДоступноampФайлы для настройки параметров IP. Только одноканальный exampДизайн файла поддерживается для этого IP. |
| ExampЛе Дизайн Files | The files генерировать для разных фаз разработки. • Моделирование — создает необходимые files для имитации эксampдизайн. • Синтез — генерирует синтез fileс. Используйте эти files для компиляции проекта в программном обеспечении Intel Quartus Prime Pro Edition для тестирования оборудования и выполнения статического временного анализа. |
| Генерировать File Формат | Формат RTL files для моделирования — Verilog. |
| Выберите доску | Поддерживаемое оборудование для реализации проекта. При выборе отладочной платы Intel FPGA используйте устройство AGIB027R31B1E2VRO в качестве целевого устройства для разработки exampпоколение. Комплект разработчика Agilex I-series Transceiver-SoC: эта опция позволяет протестировать конструкцию на практике.ampфайл на выбранном наборе средств разработки Intel FPGA IP. Этот параметр автоматически выбирает целевое устройство AGIB027R31B1E2VRO. Если версия вашей платы имеет другой класс устройства, вы можете изменить целевое устройство. Никто: Этот вариант исключает аппаратные аспекты для конструкции exampле. |
1.3. Создание тайла Files
Генерация поддерживающей логики — это этап предварительного синтеза, используемый для создания fileтребуется для моделирования и проектирования оборудования. Генерация тайла требуется для всех
Моделирование дизайна на основе F-плитки. Вы должны выполнить этот шаг перед симуляцией.
- В командной строке перейдите в папкуcompile_test_design в вашем exampдизайн: компакт-диск / компиляция_тест_дизайн.
- Выполните следующую команду: quartus_tlg alt_eth_25g
1.4. Моделирование дизайна F-tile 25G Ethernet Intel FPGA IP
ExampЛе Тестбенч
Вы можете скомпилировать и смоделировать проект, запустив сценарий моделирования из командной строки.
- В командной строке измените рабочий каталог, имитирующий тестовую среду: cdample_dir>/ex_25g/sim.
- Запустите симуляцию настройки IP: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf
Таблица 3. Шаги для имитации тестового стенда
| Симулятор | Инструкции |
| ВКС* | В командной строке введите sh run_vcs.sh |
| КвестаСим* | В командной строке введите vsim -do run_vsim.do -logfile всим.лог Если вы предпочитаете моделировать, не вызывая графический интерфейс QuestaSim, введите vsim -c -do run_vsim.do -logfile всим.лог |
| Каденс-Xcelium* | В командной строке введите sh run_xcelium.sh |
Успешное моделирование заканчивается следующим сообщением:
Симуляция пройдена. или Тестовый стенд завершен.
После успешного завершения можно проанализировать результаты.
1.5. Компиляция и настройка Design Exampле в оборудовании
Редактор параметров IP-ядра 25G Ethernet Intel FPGA позволяет компилировать и настраивать проект exampушли на целевой комплект разработки.
Чтобы скомпилировать и настроить образец проектаample на оборудовании, выполните следующие действия:
- Запустите программное обеспечение Intel Quartus Prime Pro Edition и выберите «Обработка» ➤ «Начать компиляцию», чтобы скомпилировать проект.
- После создания объекта SRAM file .sof, выполните следующие действия, чтобы запрограммировать дизайн аппаратного обеспечения exampфайл на устройстве Intel Agilex:
а. В меню Сервис выберите Программатор.
б. В программаторе нажмите «Настройка оборудования».
в. Выберите устройство программирования.
д. Выберите и добавьте плату Intel Agilex в сеанс Intel Quartus Prime Pro Edition.
е. Убедитесь, что режим установлен на JTAG.
ф. Выберите устройство Intel Agilex и нажмите «Добавить устройство». Программатор отображает
блок-схема соединений между устройствами на вашей плате.
г. В строке с вашим .sof установите флажок для .sof.
час Установите флажок в столбце Program/Configure.
я. Щелкните Пуск.
1.6. Тестирование F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
После того, как вы скомпилируете проект IP-ядра F-tile 25G Ethernet Intel FPGA example и настроить его на своем устройстве Intel Agilex, вы можете использовать системную консоль для программирования ядра IP.
Чтобы включить системную консоль и протестировать конструкцию оборудования exampле, выполните следующие действия:
- В программном обеспечении Intel Quartus Prime Pro Edition выберите «Инструменты» ➤ «Система».
Средства отладки ➤ Системная консоль, чтобы запустить системную консоль. - В панели Tcl Console введите cd hwtest, чтобы изменить каталог на / hardware_test_design/hwtest.
- Введите source main.tcl, чтобы открыть соединение с сервером J.TAG владелец.
Следуйте процедуре тестирования, описанной в разделе «Тестирование оборудования».ample и наблюдайте за результатами теста в системной консоли.
Конструкция F-tile 25G Ethernet Exampфайл для устройств Intel Agilex
Конструкция F-tile 25G Ethernet example демонстрирует решение Ethernet для устройств Intel Agilex, использующее IP-ядро Intel FPGA 25G Ethernet.
Генерировать дизайн exampле от бывшегоample Вкладка Design редактора IP-параметров 25G Ethernet Intel FPGA. Вы также можете выбрать создание дизайна с или без
функция прямого исправления ошибок Рида-Соломона (RS-FEC).
2.1. Особенности
- Поддерживает один канал Ethernet, работающий на скорости 25G.
- Генерирует дизайн example с функцией RS-FEC.
- Предоставляет испытательный стенд и сценарий моделирования.
- Создает эталон F-Tile и системный PLL Clocks Intel FPGA IP на основе IP-конфигурации.
2.2. Аппаратные и программные требования
Корпорация Intel использует следующее аппаратное и программное обеспечение для тестирования конструкции example в системе Linux:
- Программное обеспечение Intel Quartus Prime Pro Edition.
- Siemens* EDA QuestaSim, Synopsys* VCS и симулятор Cadence Xcelium.
- Комплект разработчика Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) для тестирования оборудования.
2.3. Функциональное описание
Конструкция F-tile 25G Ethernet exampФайл состоит из основного варианта MAC+PCS+PMA. На следующих блок-схемах показаны компоненты проекта и сигналы верхнего уровня варианта ядра MAC+PCS+PMA в проекте F-tile 25G Ethernet exampле.
Рисунок 5. Блок-схема — конструкция F-tile 25G Ethernet Example (основной вариант MAC+PCS+PMA)
2.3.1. Компоненты дизайна
Таблица 4. Компоненты дизайна
| Компонент | Описание |
| F-tile 25G Ethernet Intel FPGA IP | Состоит из MAC, PCS и трансивера PHY со следующей конфигурацией: • Основной вариант: MAC+PCS+PMA • Включить управление потоком: Необязательный • Включить генерацию ошибок канала: Необязательный • Включить сквозную передачу преамбулы: Необязательный • Включить сбор статистики: Необязательный • Включить счетчики статистики MAC: Необязательный • Опорная тактовая частота: 156.25 Для дизайна эксampВ файле с функцией RS-FEC настраивается следующий дополнительный параметр: • Включить RS-FEC: Необязательный |
| Эталон F-Tile и системные PLL Clocks Intel FPGA IP | Настройки редактора параметров F-Tile Reference и System PLL Clocks Intel FPGA IP соответствуют требованиям F-tile 25G Ethernet Intel FPGA IP. Если вы создаете дизайн exampле используя Сгенерировать примерampЛе Дизайн в редакторе параметров IP, IP-адрес создается автоматически. Если вы создаете свой собственный дизайн example, вы должны вручную создать экземпляр этого IP-адреса и подключить все порты ввода-вывода. Информацию об этом IP см. Руководство пользователя F-Tile Architecture и PMA и FEC Direct PHY IP. |
| Логика клиента | Состоит из: • Генератор трафика, который генерирует пакетные пакеты для IP-ядра 25G Ethernet Intel FPGA для передачи. • Монитор трафика, который отслеживает пакетные пакеты, поступающие от IP-ядра 25G Ethernet Intel FPGA. |
| Источник и зонд | Сигналы источника и зонда, включая входной сигнал сброса системы, который можно использовать для отладки. |
Сопутствующая информация
Руководство пользователя F-Tile Architecture и PMA и FEC Direct PHY IP
Моделирование
Тестовый стенд отправляет трафик через IP-ядро, проверяя передающую и принимающую стороны IP-ядра.
2.4.1. Испытательный стенд
Рис. 6. Блок-схема F-tile 25G Ethernet Intel FPGA IP Design Exampиспытательный стенд для моделирования
Таблица 5. Компоненты испытательного стенда
| Компонент | Описание |
| Тестируемое устройство (DUT) | IP-ядро 25G Ethernet Intel FPGA. |
| Генератор пакетов Ethernet и монитор пакетов | • Генератор пакетов генерирует кадры и передает их на ИУ. • Packet Monitor отслеживает пути передачи данных TX и RX и отображает кадры в консоли симулятора. |
| Эталон F-Tile и системные PLL Clocks Intel FPGA IP | Генерирует опорные часы приемопередатчика и системы PLL. |
2.4.2. Моделирование дизайна ExampКомпоненты
Табл. 6. Конструкция F-tile 25G Ethernet ExampЛе Тестбенч File Описания
| File Имя | Описание |
| Тестовый стенд и моделирование Files | |
| Basic_avl_tb_top.v | Тестовый стенд верхнего уровня file. Тестовый стенд создает экземпляр DUT, выполняет конфигурацию Avalon® с отображением памяти для компонентов проекта и клиентской логики, а также отправляет и получает пакеты в или из 25G Ethernet Intel FPGA IP. |
| Скрипты тестового стенда | |
| продолжение… | |
| File Имя | Описание |
| run_vsim.do | Скрипт ModelSim для запуска тестового стенда. |
| run_vcs.sh | Сценарий Synopsys VCS для запуска тестового стенда. |
| run_xcelium.sh | Сценарий Cadence Xcelium для запуска тестового стенда. |
2.4.3. Прецедент
Тестовый пример моделирования выполняет следующие действия:
- Создает экземпляр F-tile 25G Ethernet Intel FPGA IP и F-Tile Reference и System PLL Clocks Intel FPGA IP.
- Ожидает установления часов RX и сигнала состояния PHY.
- Выводит состояние PHY.
- Отправляет и получает 10 допустимых данных.
- Анализирует результаты. Успешный тестовый стенд отображает «Тестовый стенд завершен».
Следующие сampВывод файла иллюстрирует успешный тестовый прогон симуляции:
Компиляция
Следуйте процедуре, описанной в разделе Компиляция и настройка Design Ex.ampфайл в аппаратном обеспечении для компиляции и настройки проекта example в выбранном оборудовании.
Вы можете оценить использование ресурсов и Fmax, используя схему только для компиляции.ampле. Вы можете скомпилировать свой дизайн с помощью команды Start Compilation на
Меню обработки в программе Intel Quartus Prime Pro Edition. В случае успешной компиляции создается сводка отчета о компиляции.
Дополнительные сведения см. в разделе «Компиляция проекта» в Руководстве пользователя Intel Quartus Prime Pro Edition.
Сопутствующая информация
- Компиляция и настройка Design Example в Аппаратное обеспечение на стр. 7
- Компиляция дизайна в Intel Quartus Prime Pro Edition Руководство пользователя
2.6. Тестирование оборудования
В аппаратном дизайне example, вы можете запрограммировать IP-ядро в режиме внутреннего последовательного шлейфа и генерировать трафик на передающей стороне, который будет проходить через принимающую сторону.
Следуйте процедуре по предоставленной ссылке на соответствующую информацию, чтобы протестировать конструкцию example в выбранном оборудовании.
Сопутствующая информация
Тестирование F-tile 25G Ethernet Intel FPGA IP Hardware Design Example на странице 8
2.6.1. Процедура испытаний
Выполните следующие действия, чтобы протестировать конструкцию exampле в оборудовании:
- Прежде чем запускать аппаратное тестирование для этой конструкции, см.ample, вы должны перезагрузить систему:
а. Выберите «Инструменты» ➤ «Внутрисистемный редактор источников и зондов», чтобы выбрать графический интерфейс источника и зонда по умолчанию.
б. Переключите сигнал сброса системы (Источник[3:0]) с 7 на 8, чтобы применить сбросы, и верните сигнал сброса системы обратно на 7, чтобы вывести систему из состояния сброса.
в. Контролируйте сигналы зонда и убедитесь, что статус действителен. - В системной консоли перейдите в папку hwtest и выполните команду: source main.tcl, чтобы выбрать JTAG мастер. По умолчанию первый JTAG мастер на JTAG выбрана цепь. Чтобы выбрать JTAG master для устройств Intel Agilex, выполните следующую команду: set_jtag <количество соответствующих JTAG мастер>. Бывшийampфайл: set_jtag 1.
- Выполните следующие команды в системной консоли, чтобы запустить последовательный тест замыкания на себя:
Таблица 7. Параметры команды
| Параметр | Описание | Exampле Использование |
| chkphy_status | Отображает тактовую частоту и состояние блокировки PHY. | % chkphy_status 0 # Проверить статус ссылки 0 |
| chkmac_stats | Отображает значения счетчиков статистики MAC. | % chkmac_stats 0 # Проверяет счетчик статистики Mac по ссылке 0 |
| clear_all_stats | Очищает счетчики статистики ядра IP. | %clear_all_stats 0 # Очищает счетчик статистики ссылки 0 |
| start_gen | Запускает генератор пакетов. | % start_gen 0 # Начать генерацию пакетов по ссылке 0 |
| стоп_ген | Останавливает генератор пакетов. | %stop_gen 0 # Остановить генерацию пакетов на канале 0 |
| loop_on | Включает внутренний последовательный шлейф. | % loop_on 0 # Включить внутреннюю петлю на ссылке 0 |
| loop_off | Отключает внутренний последовательный шлейф. | % loop_off 0 # Отключить внутреннюю петлю на ссылке 0 |
| reg_read | Возвращает значение основного регистра IP в . | % reg_read 0x402 # Чтение регистра IP CSR по адресу 402 ссылки 0 |
| reg_write | Пишет в основной регистр IP по адресу . | % reg_write 0x401 0x1 # Запись 0x1 в рабочий регистр IP CSR по адресу 401 ссылки 0 |
а. Введите loop_on для включения режима внутреннего последовательного шлейфа.
б. Введите chkphy_status для проверки состояния PHY. Статусы TXCLK, RXCLK и RX должны иметь одинаковые значения, показанные ниже, для стабильной связи:
в. Введите clear_all_stats для очистки регистров статистики TX и RX.
д. Введите start_gen чтобы начать генерацию пакетов.
е. Введите стоп_ген остановить генерацию пакетов.
ф. Введите chkmac_stats для чтения счетчиков статистики TX и RX. Убедись в том, что:
я. Кадры переданных пакетов совпадают с кадрами полученных пакетов.
II. Кадры ошибок не принимаются.
грамм. Введите loop_off чтобы отключить внутреннюю последовательную петлю.
Рисунок 7. Sample Тестовый вывод — счетчики статистики TX и RX
 |
 |
История изменений документа для F-tile 25G Ethernet FPGA IP Design ExampРуководство пользователя
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
| 2022.10.14 | 22.3 | 1.0.0 | Первоначальный выпуск. |
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги. *Другие названия и торговые марки могут быть заявлены как собственность других лиц.
ИСО
9001:2015
Зарегистрирован
Онлайн версия
Отправить отзыв
ИД: 750200
Версия: 2022.10.14
Документы/Ресурсы
 |
Intel F-Tile 25G Ethernet FPGA IP-дизайн Example [pdf] Руководство пользователя F-Tile 25G Ethernet FPGA IP-дизайн Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Exampле, IP Design Exampле, 750200 |
