F-Tile DisplayPort FPGA IP-дизайн Example
Руководство пользователя
F-Tile DisplayPort FPGA IP-дизайн Example
Обновлено для Intel® Quartus® Prime Design Suite: 22.2 Версия IP: 21.0.1
DisplayPort Intel FPGA IP Design Example Краткое руководство
Устройства DisplayPort Intel® F-tile оснащены имитационным тестовым стендом и аппаратной конструкцией, которая поддерживает компиляцию и тестирование аппаратного обеспечения.ampфайлы для Intel Agilex™
DisplayPort Intel FPGA IP предлагает следующую конструкцию exampле:
- Параллельная петля DisplayPort SST без модуля восстановления тактовой частоты пикселей (PCR)
- Параллельная петля DisplayPort SST с видеоинтерфейсом AXIS
Когда вы создаете пример дизайнаample, редактор параметров автоматически создает fileЭто необходимо для моделирования, компиляции и тестирования проекта на аппаратном уровне.
Рисунок 1. Развитие Stages
Сопутствующая информация
- Руководство пользователя DisplayPort Intel FPGA IP
- Переход на Intel Quartus Prime Pro Edition
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги.
*Другие названия и бренды могут быть заявлены как собственность других лиц.
Сертификат ISO 9001: 2015
1.1. Структура каталогов
Рисунок 2. Структура каталогов
Таблица 1. Исполнение ExampКомпоненты
| Папки | Files |
| rtl/ядро | dp_core.ip |
| dp_rx . IP | |
| dp_tx . IP | |
| rtl/rx_phy | dp_gxb_rx/ ((строительный блок DP PMA UX) |
| dp_rx_data_fifo . IP | |
| rx_top_phy . св | |
| rtl/tx_phy | dp_gxb_rx/ ((строительный блок DP PMA UX) |
| dp_tx_data_fifo.ip | |
| dp_tx_data_fifo.ip |
1.2. Аппаратные и программные требования
Корпорация Intel использует следующее аппаратное и программное обеспечение для тестирования конструкции exampль:
Аппаратное обеспечение
- Комплект для разработки Intel Agilex серии I
- Исходный графический процессор DisplayPort
- Приемник DisplayPort (монитор)
- Дочерняя карта Bitec DisplayPort FMC, версия 8C
- Кабели DisplayPort
Программное обеспечение
- Intel Quartus® Prime
- Synopsys* Симулятор VCS
1.3. Генерация дизайна
Используйте редактор IP-параметров DisplayPort Intel FPGA в программном обеспечении Intel Quartus Prime для создания проекта exampле.
Рисунок 3. Генерация процесса проектирования
- Выберите «Инструменты» ➤ «Каталог IP» и выберите Intel Agilex F-tile в качестве целевого семейства устройств.
Примечание: Дизайн эксample поддерживает только устройства Intel Agilex F-tile. - В каталоге IP найдите и дважды щелкните DisplayPort Intel FPGA IP. Появится окно Новый вариант IP.
- Укажите имя верхнего уровня для своего индивидуального варианта IP. Редактор параметров сохраняет настройки вариантов IP в file названный .ip.
- Выберите устройство Intel Agilex F-tile в поле «Устройство» или оставьте выбор программного устройства Intel Quartus Prime по умолчанию.
- Нажмите «ОК». Появится редактор параметров.
- Настройте нужные параметры для TX и RX.
- Под дизайн ExampНа вкладке выберите DisplayPort SST Parallel Loopback Without PCR.
- Выберите «Симуляция», чтобы сгенерировать испытательный стенд, и выберите «Синтез», чтобы сгенерировать проект аппаратного обеспечения, например.ampле. Вы должны выбрать хотя бы одну из этих опций, чтобы сгенерировать дизайн example fileс. Если вы выберете оба, время генерации увеличится.
- Для Target Development Kit выберите Intel Agilex I-Series SOC Development Kit. Это приводит к тому, что целевое устройство, выбранное на шаге 4, изменяется в соответствии с устройством в наборе разработки. Для набора Intel Agilex I SOC Development Kit по умолчанию используется устройство AGIB027R31B1E2VR0.
- Нажмите «Создать пример».ampЛе Дизайн.
1.4. Моделирование дизайна
IP-дизайн DisplayPort Intel FPGA exampТестовый стенд имитирует схему последовательной обратной связи от экземпляра TX к экземпляру RX. Внутренний модуль генератора видео шаблонов управляет экземпляром DisplayPort TX, а видеовыход экземпляра RX подключается к средствам проверки CRC в тестовом стенде.
Рис. 4. Процесс моделирования проектирования
- Перейдите в папку симулятора Synopsys и выберите VCS.
- Запустите сценарий моделирования.
Источник vcs_sim.sh - Скрипт выполняет Quartus TLG, компилирует и запускает тестбенч в симуляторе.
- Проанализируйте результат.
Успешная симуляция заканчивается сравнением SRC источника и приемника.
1.5. Компиляция и тестирование дизайна
Рис. 5. Компиляция и моделирование проекта
Скомпилировать и запустить демонстрационный тест на оборудовании example дизайн, выполните следующие действия:
- Убедитесь, что аппаратное обеспечение exampГенерация дизайна завершена.
- Запустите программное обеспечение Intel Quartus Prime Pro Edition и откройте /quartus/agi_dp_demo.qpf.
- Щелкните «Обработка» ➤ «Начать компиляцию».
- После успешной компиляции программное обеспечение Intel Quartus Prime Pro Edition создает файл .sof file в указанном вами каталоге.
- Подключите разъем DisplayPort RX на дочерней карте Bitec к внешнему источнику DisplayPort, например к графической карте на ПК.
- Подключите разъем DisplayPort TX на дочерней плате Bitec к устройству-приемнику DisplayPort, например видеоанализатору или монитору ПК.
- Убедитесь, что все переключатели на макетной плате находятся в положении по умолчанию.
- Настройте выбранное устройство Intel Agilex F-Tile на макетной плате, используя сгенерированный .sof file (Инструменты ➤ Программатор ).
- Устройство приемника DisplayPort отображает видео, созданное из источника видео.
Сопутствующая информация
Руководство пользователя комплекта для разработки ПЛИС Intel Agilex серии I/
1.5.1. Восстанавливающий ЭЛЬФ File
По умолчанию ЭЛЬФ file генерируется при создании динамического дизайна exampле.
Однако в некоторых случаях вам необходимо перегенерировать ELF. file если вы модифицируете программное обеспечение file или перегенерируйте dp_core.qsys file. Регенерация dp_core.qsys file обновляет .sopcinfo file, что требует от вас регенерации ELF file.
- Перейти к /software и при необходимости отредактируйте код.
- Перейти к /script и выполните следующий скрипт сборки: source build_sw.sh
• В Windows найдите и откройте командную оболочку Nios II. В командной оболочке Nios II перейдите к /script и запустите исходный файл build_sw.sh.
Примечание: Для выполнения скрипта сборки в Windows 10 вашей системе требуются подсистемы Windows для Linux (WSL). Для получения дополнительной информации об этапах установки WSL обратитесь к Руководству разработчика программного обеспечения Nios II.
• В Linux запустите Platform Designer и откройте Tools ➤ Nios II Command Shell. В командной оболочке Nios II перейдите к /script и запустите исходный файл build_sw.sh. - Убедитесь, что .elf file генерируется в /программное обеспечение/ dp_demo.
- Загрузите сгенерированный .elf file в FPGA без перекомпиляции .sof file запустив следующий скрипт: nios2-download /программное обеспечение/dp_demo/*.elf
- Нажмите кнопку сброса на плате FPGA, чтобы новое программное обеспечение вступило в силу.
1.6. DisplayPort Intel FPGA IP Design Exampле Параметры
Таблица 2. DisplayPort Intel FPGA IP Design ExampОграничение QSF для устройства Intel Agilex Ftile
| Ограничение QSF |
Описание |
| set_global_assignment -имя VERILOG_MACRO «__DISPLAYPORT_support__=1» |
Начиная с Quartus 22.2, это ограничение QSF необходимо для включения пользовательского потока SRC (контроллера мягкого сброса) DisplayPort. |
Таблица 3. DisplayPort Intel FPGA IP Design Example Параметры для устройства Intel Agilex F-tile
| Параметр | Ценить | Описание |
| Доступный дизайн Example | ||
| Выберите дизайн | •Никто • Параллельная петля DisplayPort SST без PCR • Параллельная петля DisplayPort SST с видеоинтерфейсом AXIS |
Выберите дизайн exampфайл, который нужно сгенерировать. • Нет: без дизайнаampФайл доступен для выбора текущего параметра. • Параллельная петля DisplayPort SST без PCR.ampФайл демонстрирует параллельную петлю от приемника DisplayPort к источнику DisplayPort без модуля восстановления тактовой частоты пикселей (PCR) при включении параметра Enable Video Input Image Port. • Параллельная петля DisplayPort SST с видеоинтерфейсом AXIS.ampФайл демонстрирует параллельную петлю от приемника DisplayPort к источнику DisplayPort с интерфейсом AXIS Video, когда для параметра «Включить активные протоколы видеоданных» установлено значение AXIS-VVP Full. |
| Дизайн Example Files | ||
| Моделирование | Вкл, выкл. | Включите эту опцию, чтобы сгенерировать необходимые files для стенда моделирования. |
| Синтез | Вкл, выкл. | Включите эту опцию, чтобы сгенерировать необходимые files для компиляции Intel Quartus Prime и проектирования оборудования. |
| Сгенерированный формат HDL | ||
| Генерировать File Формат | Верилог, VHDL | Выберите предпочитаемый формат HDL для сгенерированного проекта example fileнабор. Примечание. Этот параметр определяет только формат сгенерированного IP-адреса верхнего уровня. fileс. Все остальные fileс (например, эксample testbenchs и верхний уровень files для демонстрации оборудования) представлены в формате Verilog HDL. |
| Целевой набор для разработки | ||
| Выберите доску | • Нет комплекта разработки • Intel Agilex серии I Комплект разработчика |
Выберите плату для целевого дизайна exampле. |
| Параметр | Ценить | Описание |
| • Без комплекта разработки: этот вариант исключает все аспекты аппаратного обеспечения для проекта ex.ampле. Ядро P устанавливает все назначения контактов для виртуальных контактов. • Комплект разработчика Intel Agilex I-Series FPGA: этот параметр автоматически выбирает целевое устройство проекта в соответствии с устройством в этом комплекте разработчика. Вы можете изменить целевое устройство с помощью параметра Change Target Device, если версия вашей платы имеет другой вариант устройства. IP-ядро устанавливает все назначения контактов в соответствии с комплектом разработки. Примечание. Предварительный проект ExampВ этом выпуске Quartus файл не проверен на работоспособность на оборудовании. • Custom Development Kit: эта опция позволяетampфайл для тестирования на стороннем комплекте разработки с Intel FPGA. Возможно, вам придется установить назначение контактов самостоятельно. |
||
| Целевое устройство | ||
| Изменить целевое устройство | Вкл, выкл. | Включите этот параметр и выберите предпочтительный вариант устройства для комплекта разработки. |
Параллельный петлевой дизайн Exampле
IP-дизайн DisplayPort Intel FPGA exampФайлы демонстрируют параллельную петлю от экземпляра DisplayPort RX к экземпляру DisplayPort TX без модуля восстановления тактовой частоты пикселей (PCR).
Таблица 4. DisplayPort Intel FPGA IP Design Example для устройства Intel Agilex F-tile
| Дизайн Example | Обозначение | Скорость передачи данных | Канальный режим | Тип петли |
| Параллельная петля DisplayPort SST без PCR | DisplayPort Спец. | РБР, ХРБ, ХРБ2, ХБР3 | Симплекс | Параллельно без ПЦР |
| Параллельная петля DisplayPort SST с видеоинтерфейсом AXIS | DisplayPort Спец. | РБР, ХРБ, ХРБ2, ХБР3 | Симплекс | Параллельно с видеоинтерфейсом AXIS |
2.1. Intel Agilex F-tile DisplayPort SST с параллельным шлейфом Функции
Параллельная петлевая конструкция SST exampФайлы демонстрируют передачу одного видеопотока из приемника DisplayPort в источник DisplayPort.
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги. *Другие названия и торговые марки могут быть заявлены как собственность других лиц.
Сертификат ISO 9001: 2015
Рис. 6. Параллельная петля Intel Agilex F-tile DisplayPort SST без PCR
- В этом варианте параметр источника DisplayPort, TX_SUPPORT_IM_ENABLE, включен и используется интерфейс видеоизображения.
- Приемник DisplayPort получает потоковое видео и/или аудио от внешнего источника видео, например графического процессора, и декодирует его в параллельный видеоинтерфейс.
- Видеовыход приемника DisplayPort напрямую управляет исходным видеоинтерфейсом DisplayPort и кодирует основной канал DisplayPort перед передачей на монитор.
- IOPLL управляет тактами приемника и источника видеосигнала DisplayPort с фиксированной частотой.
- Если параметр MAX_LINK_RATE приемника и источника DisplayPort настроен на HBR3, а PIXELS_PER_CLOCK настроен на Quad, видеотактовая частота работает на частоте 300 МГц для поддержки скорости пикселей 8Kp30 (1188/4 = 297 МГц).
Рис. 7. Параллельная петля Intel Agilex F-tile DisplayPort SST с видео AXIS Интерфейс
- В этом варианте для параметра источника и приемника DisplayPort выберите AXIS-VVP FULL в ENABLE ACTIVE VIDEO DATA PROTOCOLS, чтобы включить интерфейс видеоданных Axis.
- Приемник DisplayPort получает потоковое видео и/или аудио от внешнего источника видео, например графического процессора, и декодирует его в параллельный видеоинтерфейс.
- Приемник DisplayPort преобразует поток видеоданных в видеоданные оси и управляет интерфейсом видеоданных оси источника DisplayPort через буфер видеокадров VVP. Источник DisplayPort преобразует видеоданные оси в основной канал DisplayPort перед передачей на монитор.
- В этом варианте конструкции есть три основных видеотактовых генератора, а именно rx/tx_axi4s_clk, rx_vid_clk и tx_vid_clk. axi4s_clk работает на частоте 300 МГц для обоих модулей AXIS в источниках и приемниках. rx_vid_clk запускает конвейер DP Sink Video на частоте 300 МГц (для поддержки любого разрешения до 8Kp30 4PIP), а tx_vid_clk запускает конвейер DP Source Video на фактической частоте Pixel Clock (деленной на PIP).
- Этот вариант конструкции автоматически настраивает частоту tx_vid_clk посредством программирования I2C для встроенного OSC SI5391B, когда конструкция обнаруживает переключение разрешения.
- Этот вариант дизайна демонстрирует только фиксированное количество разрешений, предопределенное в программном обеспечении DisplayPort, а именно:
— 720p60, RGB
— 1080p60, RGB
— 4K30, RGB
— 4K60, RGB
2.2. Схема синхронизации
Схема тактирования иллюстрирует домены тактирования в дизайне DisplayPort Intel FPGA IP exampле.
Рис. 8. Схема тактирования трансивера Intel Agilex F-tile DisplayPort
Таблица 5. Сигналы схемы тактирования
| Часы на схеме |
Описание |
| Рефклк SysPLL | Опорный такт системы PLL F-плитки, который может быть любой тактовой частотой, которая делится на системную PLL для этой выходной частоты. В этом дизайне бывшийample, system_pll_clk_link и rx/tx refclk_link совместно используют один и тот же 150-МГц SysPLL refclk. |
| Часы на схеме | Описание |
| Это должны быть свободные часы, которые подключаются от выделенного контакта эталонных часов приемопередатчика к входному порту часов эталонного и системного PLL Clocks IP перед подключением соответствующего выходного порта к DisplayPort Phy Top. Примечание. Для этой конструкции example, настройте Clock Controller GUI Si5391A OUT6 на 150 МГц. |
|
| системная ссылка clk | Минимальная выходная частота системы PLL для поддержки всех скоростей DisplayPort составляет 320 МГц. Этот дизайн бывшийample использует выходную частоту 900 МГц (самая высокая), так что refclk SysPLL может совместно использоваться с rx/tx refclk_link, который составляет 150 МГц. |
| rx_cdr_refclk_link / tx_pll_refclk_link | Rx CDR и Tx PLL Link refclk с фиксированной частотой 150 МГц для поддержки всех скоростей передачи данных DisplayPort. |
| rx_ls_clkout / tx_ls_clkout | DisplayPort Link Speed Clock для синхронизации IP-ядра DisplayPort. Частота, эквивалентная скорости передачи данных, делится на ширину параллельных данных. Exampль: Частота = скорость передачи данных / ширина данных = 8.1 Гбит/с (HBR3) / 40 бит = 202.5 МГц |
2.3. Стенд моделирования
Стенд моделирования имитирует последовательную петлю DisplayPort TX на RX.
Рис. 9. Блок-схема испытательного стенда моделирования симуляционного режима IP DisplayPort Intel FPGA IP
Таблица 6. Компоненты испытательного стенда
| Компонент | Описание |
| Генератор видео шаблонов | Этот генератор создает шаблоны цветных полос, которые вы можете настроить. Вы можете настроить синхронизацию формата видео. |
| Контроль испытательного стенда | Этот блок управляет тестовой последовательностью моделирования и генерирует необходимые стимулирующие сигналы для ядра TX. Блок управления тестовым стендом также считывает значение CRC как из источника, так и из приемника для сравнения. |
| Проверка тактовой частоты RX Link Speed | Эта программа проверки проверяет, соответствует ли восстановленная тактовая частота приемопередатчика RX требуемой скорости передачи данных. |
| Проверка тактовой частоты скорости канала TX | Эта программа проверки проверяет, соответствует ли восстановленная тактовая частота приемопередатчика TX желаемой скорости передачи данных. |
Стенд моделирования выполняет следующие проверки:
Таблица 7. Тестовые проверки
| Критерии теста |
Проверка |
| • Обучение связи со скоростью передачи данных HBR3 • Прочтите регистры DPCD, чтобы проверить, устанавливает ли состояние DP и измеряет ли скорость передачи и скорости канала приема. |
Интегрирует средство проверки частоты для измерения скорости соединения. тактовая частота, выдаваемая приемопередатчиком TX и RX. |
| • Запустить шаблон видео от TX к RX. • Проверьте CRC для источника и приемника, чтобы убедиться, что они совпадают. |
• Подключает генератор видеошаблона к источнику DisplayPort для создания видеошаблона. • Затем средство управления тестовым стендом считывает CRC источника и приемника из регистров DPTX и DPRX и сравнивает их, чтобы убедиться, что оба значения CRC идентичны. Примечание. Чтобы обеспечить вычисление CRC, необходимо включить параметр автоматизации тестирования Support CTS. |
История изменений документа для F-Tile DisplayPort Intel FPGA IP Design ExampРуководство пользователя
| Версия документа | Версия Intel Quartus Prime | IP-версия | Изменения |
| 2022.09.02 | 22. | 20.0.1 | • Изменено название документа с DisplayPort Intel Agilex F-Tile FPGA IP Design Ex.ample Руководство пользователя по F-Tile DisplayPort Intel FPGA IP Design Exampл Руководство пользователя. • Включен AXIS Video Design Exampле вариант. • Удален дизайн Static Rate и заменен на Multi Rate Design Exampле. • Удалено примечание в DisplayPort Intel FPGA IP Design Ex.ample Краткое руководство, в котором говорится, что версия программного обеспечения Intel Quartus Prime 21.4 поддерживает только Preliminary Design Exampлес. • Заменен рисунок структуры каталогов на правильный рисунок. •Добавлен раздел Регенерация ELF File в разделе Компиляция и тестирование проекта. • Обновлен раздел «Требования к оборудованию и программному обеспечению», чтобы включить дополнительное оборудование. требования. |
| 2021.12.13 | 21. | 20.0.0 | Первоначальный выпуск. |
Корпорация Интел. Все права защищены. Intel, логотип Intel и другие товарные знаки Intel являются товарными знаками корпорации Intel или ее дочерних компаний. Корпорация Intel гарантирует производительность своих FPGA и полупроводниковых продуктов в соответствии с текущими спецификациями в соответствии со стандартной гарантией Intel, но оставляет за собой право вносить изменения в любые продукты и услуги в любое время без предварительного уведомления. Intel не принимает на себя никакой ответственности или обязательств, возникающих в связи с применением или использованием какой-либо информации, продуктов или услуг, описанных в настоящем документе, за исключением случаев, когда это прямо согласовано с корпорацией Intel в письменной форме. Клиентам Intel рекомендуется получить последнюю версию спецификаций устройств, прежде чем полагаться на какую-либо опубликованную информацию и размещать заказы на продукты или услуги.
*Другие названия и бренды могут быть заявлены как собственность других лиц.
Сертификат ISO 9001: 2015
Онлайн версия
Отправить отзыв
УГ-20347
ИД: 709308
Версия: 2022.09.02
Документы/Ресурсы
 |
Intel F-Tile DisplayPort FPGA IP Design Example [pdf] Руководство пользователя F-Tile DisplayPort FPGA IP-дизайн Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Exampле, IP Design Exampле, UG-20347, 709308 |
