FPGA IP
Design Example Gid itilizatè
F-Tile 25G Ethernet Intel®
Mete ajou pou Intel® Quartus®
Premye Design Suite: 22.3
IP vèsyon: 1.0.0

Gid Quick Start

F-mosaïque 25G Ethernet Intel FPGA IP pou aparèy Intel Agilex™ bay kapasite pou jenere konsepsyon ansyen.amples pou konfigirasyon chwazi yo.
Figi 1. Konsepsyon Egzample Itilizasyon

Estrikti Anyè

Figi 2. 25G Ethernet Intel FPGA IP Design Egzample Estrikti Anyè

• Simulation la files (testbanch pou simulation sèlman) yo sitiye nanample_dir>/example_testbench.
• Konpilasyon-sèlman konsepsyon an ansyenample sitiye nanample_dir>/ compilation_test_design.
• Konfigirasyon pyès ki nan konpitè ak tès la files (desen an eksample nan pyès ki nan konpitè) yo sitiye nanample_dir>/hardware_test_design.

Tablo 1. Anyè ak File Deskripsyon

File Non	Deskripsyon
eth_ex_25g.qpf	Pwojè Intel Quartus® Prime file.
eth_ex_25g.qsf	Anviwònman pwojè Intel Quartus Prime file.
eth_ex_25g.sdc	Synopsys Konstriksyon Konstriksyon file. Ou ka kopye epi modifye sa a file pou pwòp 25GbE Intel FPGA IP konsepsyon nwayo ou.
eth_ex_25g.v	Top-nivo Verilog HDL konsepsyon ansyenample file. Konsepsyon sèl-chanèl itilize Verilog file.
komen/	Konsepsyon pyès ki nan konpitè ansyenample sipò files.
hwtest/main.tcl	Prensipal file pou jwenn aksè nan System Console.

Jenere Design Example

Figi 4. Example Design Tab nan F-mosaïque 25G Ethernet Intel FPGA IP Paramèt Editè

Swiv etap sa yo pou jenere konsepsyon pyès ki nan konpitè ansyenample ak testbench:

1. Nan Intel Quartus Prime Pro Edition, klike sou File ➤ Nouvo Project Wizard pou kreye yon nouvo pwojè Quartus Prime, oswa File ➤ Louvri Pwojè pou louvri yon pwojè Quartus Prime ki egziste deja. Sòsye an mande w pou presize yon aparèy.
2. Nan Katalòg IP, lokalize epi chwazi 25G Ethernet Intel FPGA IP pou Agilex. Fenèt New IP Varyasyon an parèt.
3. Espesifye yon non wo nivo pou varyasyon IP ou epi klike sou OK. Editè paramèt la ajoute .ip nan nivo siperyè file nan pwojè aktyèl la otomatikman. Si w ap mande pou w ajoute manyèlman .ip file nan pwojè a, klike sou Pwojè ➤ Ajoute/Retire Files nan Pwojè pou ajoute a file.
4. Nan lojisyèl Intel Quartus Prime Pro Edition, ou dwe chwazi yon aparèy espesifik Intel Agilex nan jaden Aparèy la, oswa kenbe aparèy default lojisyèl Intel Quartus Prime pwopoze a.
   Nòt: Konsepsyon pyès ki nan konpitè ansyenample ranplase seleksyon an ak aparèy la sou tablo sib la. Ou presize tablo sib la nan meni an nan konsepsyon ansyenample opsyon nan Example Design tab.
5. Klike sou OK. Editè paramèt la parèt.
6. Sou tab la IP, presize paramèt yo pou varyasyon debaz IP ou a.
7. Sou Example Design tab, pou egzanpample Design Files, chwazi opsyon Simulation pou jenere banc tès la, epi chwazi opsyon Sentèz pou jenere konsepsyon pyès ki nan konpitè ansyen.ample. Se sèlman Verilog HDL files yo pwodwi.
   Nòt: Yon nwayo IP VHDL fonksyonèl pa disponib. Espesifye Verilog HDL sèlman, pou konsepsyon debaz IP ou eksample.
8. Pou Twous Devlopman Sib, chwazi Agilex I-series Transceiver-SoC Dev Kit
9. Klike sou Jenere Example bouton Design. Chwazi Example Design Directory fenèt parèt.
10. Si ou vle modifye konsepsyon an eksampChemen anyè a oswa non soti nan default yo parèt (alt_e25_f_0_example_design), browse nan nouvo chemen an epi tape nouvo konsepsyon ansyen anampnon anyè le (ample_dir>).
11. Klike sou OK.

1.2.1. Konsepsyon Egzample Paramèt
Tablo 2. Paramèt nan Example Design Tab

Paramèt	Deskripsyon
Example Design	Disponib ansyenample desen pou paramèt paramèt IP yo. Se sèlman yon sèl-chanèl ansyenample konsepsyon sipòte pou IP sa a.
Example Design Files	La files pou jenere pou diferan faz devlòpman. • Simulation — jenere sa ki nesesè files pou simulation ansyen anampkonsepsyon. • Sentèz—jenere sentèz la files. Sèvi ak sa yo files pou konpile konsepsyon an nan lojisyèl Intel Quartus Prime Pro Edition pou tès pyès ki nan konpitè epi fè analiz distribisyon estatik.
Jenere File Fòma	Fòma RTL la files pou simulation-Verilog.
Chwazi Komisyon Konsèy la	Sipòte pyès ki nan konpitè pou aplikasyon konsepsyon. Lè w chwazi yon tablo devlopman Intel FPGA, sèvi ak aparèy AGIB027R31B1E2VRO kòm aparèy sib pou konsepsyon ansyen.ample jenerasyon. Agilex I-series Transceiver-SoC Dev Kit: Opsyon sa a pèmèt ou teste konsepsyon ansyen anample sou twous devlopman Intel FPGA IP chwazi a. Opsyon sa a otomatikman chwazi Aparèy Sib AGIB027R31B1E2VRO. Si revizyon tablo ou an gen yon klas aparèy diferan, ou ka chanje aparèy sib la. Okenn: Opsyon sa a eskli aspè pyès ki nan konpitè pou konsepsyon ansyen anample.

1.3. Jenere mozayik Files

Jenerasyon Sipò-Lojik la se yon etap pre-sentèz yo itilize pou jenere mozayik ki gen rapò files obligatwa pou simulation ak konsepsyon pyès ki nan konpitè. Jenerasyon mozayik la obligatwa pou tout moun
Simulation konsepsyon ki baze sou F-mosaïque. Ou dwe ranpli etap sa a anvan simulation la.

1. Nan èd memwa a, ale nan katab compilation_test_design nan ansyen ou aample konsepsyon: CD /compilation_test_design.
2. Kouri lòd sa a: quartus_tlg alt_eth_25g

1.4. Simulation F-mosaïque 25G Ethernet Intel FPGA IP Design 
Example Testbench
Ou ka konpile ak simulation konsepsyon an pa kouri yon script simulation soti nan èd memwa a.

1. Nan èd memwa kòmandman an, chanje anyè k ap similye tès la: cdample_dir>/ex_25g/sim.
2. Kouri IP konfigirasyon simulation:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tablo 3. Etap pou Simulation Testbench la

Similatè	Enstriksyon yo
VCS*	Nan liy lòd la, tape sh run_vcs.sh
QuestaSim*	Nan liy lòd la, tape vsim -do run_vsim.do -logfile vsim.log Si ou pito fè simulation san yo pa pote entèfas QuestaSim la, tape vsim -c -do run_vsim.do -logfile vsim.log
Kadans -Xcelium*	Nan liy lòd la, tape sh run_xcelium.sh

Yon simulation siksè fini ak mesaj sa a:
Simulation pase. oswa Testbench konplè.
Apre yo fini avèk siksè, ou ka analize rezilta yo.
1.5. Konpile ak konfigirasyon konsepsyon Example nan Materyèl
Editè paramèt debaz 25G Ethernet Intel FPGA IP pèmèt ou konpile ak konfigirasyon konsepsyon ansyen anample sou yon twous devlopman sib.

Pou konpile ak konfigirasyon yon konsepsyon eksampsou pyès ki nan konpitè, swiv etap sa yo:

1. Lanse lojisyèl Intel Quartus Prime Pro Edition epi chwazi Pwosesis ➤ Kòmanse Konpilasyon pou konpile konsepsyon an.
2. Apre ou jenere yon objè SRAM file .sof, swiv etap sa yo pou pwograme konsepsyon pyès ki nan konpitè eksampsou aparèy Intel Agilex la:
   a. Nan meni an Zouti, klike sou Pwogramè.
   b. Nan pwogramè a, klike sou Enstalasyon Materyèl.
   c. Chwazi yon aparèy pwogramasyon.
   d. Chwazi epi ajoute tablo Intel Agilex la nan sesyon Intel Quartus Prime Pro Edition ou a.
   e. Asire w ke Mode mete sou JTAG.
   f. Chwazi aparèy Intel Agilex la epi klike sou Ajoute Aparèy. Pwogramè a parèt
   yon dyagram blòk koneksyon ki genyen ant aparèy yo sou tablo w la.
   g. Nan ranje ki gen .sof ou a, tcheke kaz pou .sof la.
   h. Tcheke kare ki nan kolòn Pwogram/Konfigure.
   mwen. Klike sou Kòmanse.

1.6. Tès F-mosaïque 25G Ethernet Intel FPGA IP Materyèl Design Example
Apre ou fin konpile F-mosaïque 25G Ethernet Intel FPGA IP konsepsyon nwayo ansyenample epi konfigirasyon li sou aparèy Intel Agilex ou a, ou ka itilize System Console pou pwogram nwayo IP la.
Pou vire sou System Console epi teste konsepsyon pyès ki nan konpitè eksample, swiv etap sa yo:

1. Nan lojisyèl Intel Quartus Prime Pro Edition, chwazi Zouti ➤ Sistèm
   Zouti debogaj ➤ System Console pou lanse konsole sistèm lan.
2. Nan fenèt Tcl Console, tape cd hwtest pou chanje anyè a / hardware_test_design/hwtest.
3. Tape sous main.tcl pou louvri yon koneksyon ak JTAG mèt.

Swiv pwosedi tès la nan seksyon Tès Materyèl nan desen an egzanpample epi obsève rezilta tès yo nan System Console.

F-mosaïque 25G Ethernet Design Example pou Aparèy Intel Agilex

F-mosaïque 25G Ethernet konsepsyon eksample demontre yon solisyon Ethernet pou aparèy Intel Agilex lè l sèvi avèk 25G Ethernet Intel FPGA IP nwayo a.
Jenere konsepsyon an eksample soti nan Example Design tab nan editè paramèt 25G Ethernet Intel FPGA IP. Ou ka chwazi tou pou jenere konsepsyon an avèk oswa san
Reed-Solomon Forward Error Correction (RS-FEC) karakteristik la.
2.1. Karakteristik

• Sipòte yon sèl kanal Ethernet opere nan 25G.
• Jenere konsepsyon eksample ak karakteristik RS-FEC.
• Bay tès banc ak script simulation.
• Enstansye F-Tile Referans ak System PLL Clocks Intel FPGA IP ki baze sou konfigirasyon IP.

2.2. Kondisyon pyès ki nan konpitè ak lojisyèl
Intel itilize pyès ki nan konpitè ak lojisyèl sa yo pou teste konsepsyon ansyen anample nan yon sistèm Linux:

• Lojisyèl Intel Quartus Prime Pro Edition.
• Siemens* EDA QuestaSim, Synopsys* VCS, ak Cadence Xcelium similatè.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) pou tès pyès ki nan konpitè.

2.3. Fonksyonèl Deskripsyon
F-mosaïque 25G Ethernet konsepsyon eksample konsiste de MAC + PCS + PMA nwayo variant. Dyagram blòk sa yo montre konpozan konsepsyon yo ak siyal siperyè MAC + PCS + PMA nwayo variant nan konsepsyon F-mosaïque 25G Ethernet ansyen an.ample.
Figi 5. Dyagram blòk—F-mosaïque 25G Ethernet Design Example (MAC+PCS+PMA Nwayo Variant)

2.3.1. Konpozan Design
Tablo 4. Konpozan Design

Eleman	Deskripsyon
F-mosaïque 25G Ethernet Intel FPGA IP	Konsiste de MAC, PCS, ak transceiver PHY, ak konfigirasyon sa a: • Nwayo Variant: MAC+PCS+PMA • Pèmèt kontwòl koule: Si ou vle • Pèmèt jenerasyon fay lyen: Si ou vle • Pèmèt pasaj preambul: Si ou vle • Pèmèt koleksyon estatistik: Si ou vle • Pèmèt kontè estatistik MAC: Si ou vle • Referans revèy frekans: 156.25 Pou konsepsyon an eksample ak karakteristik RS-FEC, paramèt adisyonèl sa yo konfigirasyon: • Pèmèt RS-FEC: Si ou vle
F-Tile Referans ak Sistèm PLL Revèy Intel FPGA IP	Referans F-Tile ak sistèm PLL Clocks Intel FPGA IP paramèt editè paramèt yo aliman ak kondisyon ki nan F-mosaïque 25G Ethernet Intel FPGA IP la. Si ou jenere desen an example itilize Jenere Egzample Design bouton nan editè paramèt IP a, IP a enstanye otomatikman. Si ou kreye pwòp konsepsyon ou example, ou dwe manyèlman enstansye IP sa a epi konekte tout pò I/O. Pou enfòmasyon sou IP sa a, gade nan F-Tile Architecture ak PMA ak FEC Direct PHY IP Itilizatè Gid.
Lojik kliyan	Konsiste de: • Dèlko trafik, ki jenere pake pete nan nwayo IP 25G Ethernet Intel FPGA pou transmisyon. • Siveyans trafik, ki kontwole pake pete ki soti nan nwayo IP 25G Ethernet Intel FPGA.
Sous ak Sonde	Siyal sous ak pwofonde, ki gen ladan siyal opinyon sistèm reset, ke ou ka itilize pou debogaj.

Enfòmasyon ki gen rapò
F-Tile Architecture ak PMA ak FEC Direct PHY IP Itilizatè Gid

Simulation

Bann tès la voye trafik nan nwayo IP la, fè egzèsis bò transmèt ak bò resevwa nan nwayo IP la.
2.4.1. Bann tès
Figi 6. Dyagram blòk F-mosaïque 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Tablo 5. Eleman Testbench

Eleman	Deskripsyon
Aparèy anba tès (DUT)	Nwayo IP 25G Ethernet Intel FPGA.
Dèlko Pake Ethernet ak Monitè Pake	• Dèlko pake jenere ankadreman epi transmèt bay DUT la. • Packet Monitor kontwole TX ak RX datapaths epi montre ankadreman yo nan konsole similatè a.
F-Tile Referans ak Sistèm PLL Revèy Intel FPGA IP	Jenere revèy referans transceiver ak sistèm PLL.

2.4.2. Konsepsyon simulation Egzample konpozan
Tablo 6. F-mosaïque 25G Ethernet Design Egzample Testbench File Deskripsyon

File Non	Deskripsyon
Bann tès ak simulation Files
basic_avl_tb_top.v	Bann tès tèt nivo file. Bann tès la enstansye DUT a, fè konfigirasyon memwa Avalon® sou eleman konsepsyon ak lojik kliyan, epi voye ak resevwa pake nan oswa soti nan 25G Ethernet Intel FPGA IP.
Testbench Scripts
kontinye…

File Non	Deskripsyon
kouri_vsim.do	Script ModelSim pou kouri tès banc la.
run_vcs.sh	Script Synopsys VCS pou kouri tès banc la.
kouri_xcelium.sh	Cadence Xcelium script pou kouri testbench la.

2.4.3. Ka Tès
Ka tès simulation fè aksyon sa yo:

1. Enstansye F-mosaïque 25G Ethernet Intel FPGA IP ak F-Tile Referans ak Sistèm PLL Clocks Intel FPGA IP.
2. Ap tann pou revèy RX ak siyal estati PHY rezoud.
3. Enprime estati PHY.
4. Voye epi resevwa 10 done valab.
5. Analize rezilta yo. Bann tès ki gen siksè montre "Testbench konplè."

Sa ki annapre yo samppwodiksyon an montre yon tès simulation siksè:

Konpilasyon

Swiv pwosedi a nan Konpile ak Konfigirasyon Design Ex laample nan Materyèl yo konpile ak konfigirasyon konsepsyon an eksample nan pyès ki nan konpitè chwazi a.
Ou ka estime itilizasyon resous ak Fmax lè l sèvi avèk konsepsyon konpilasyon sèlman eksample. Ou ka konpile konsepsyon ou lè l sèvi avèk Kòmandman Konpilasyon an sou la
Meni pwosesis nan lojisyèl Intel Quartus Prime Pro Edition. Yon konpilasyon siksè jenere rezime rapò konpilasyon an.
Pou plis enfòmasyon, gade Konpilasyon konsepsyon nan Gid itilizatè Intel Quartus Prime Pro Edition.
Enfòmasyon ki gen rapò

• Konpile ak konfigirasyon konsepsyon Example nan Materyèl nan paj 7
• Konpilasyon konsepsyon nan Gid itilizatè Intel Quartus Prime Pro Edition

2.6. Tès Materyèl
Nan konsepsyon pyès ki nan konpitè example, ou ka pwogram nwayo IP a nan mòd entèn seri loopback ak jenere trafik sou bò transmèt ki bouk tounen nan bò resevwa.
Swiv pwosedi a nan lyen enfòmasyon ki gen rapò yo bay la pou teste desen an eksample nan pyès ki nan konpitè chwazi a.
Enfòmasyon ki gen rapò
Tès F-mosaïque 25G Ethernet Intel FPGA IP Materyèl Design Example nan paj 8
2.6.1. Pwosedi tès la
Swiv etap sa yo pou teste konsepsyon ansyen anample nan pyès ki nan konpitè:

1. Anvan ou kouri tès pyès ki nan konpitè pou konsepsyon sa a ansyenample, ou dwe reset sistèm lan:
   a. Klike sou Zouti ➤ Sous nan sistèm ak zouti Editè Sond pou Sous ak Sond GUI default la.
   b. Baske siyal reset sistèm lan (Sous [3:0]) soti nan 7 a 8 pou aplike reset yo epi retounen siyal reset sistèm lan tounen nan 7 pou libere sistèm lan soti nan eta reset la.
   c. Siveye siyal Sond yo epi asire estati a valab.
2. Nan konsole sistèm lan, ale nan katab hwtest la epi kouri lòd la: source main.tcl pou chwazi yon J.TAG mèt. Pa default, premye JTAG mèt sou JTAG se chèn chwazi. Pou chwazi JTAG mèt pou aparèy Intel Agilex, kouri lòd sa a: set_jtag <number of appropriate JTAG mèt>. Egzample: set_jtag 1.
3. Kouri kòmandman sa yo nan konsole sistèm lan pou kòmanse tès loopback seri a:

Tablo 7. Paramèt kòmand

Paramèt	Deskripsyon	Example Itilizasyon
chkphy_status	Montre frekans revèy yo ak estati PHY fèmen.	% chkphy_status 0 # Tcheke estati lyen 0
chkmac_stats	Montre valè yo nan kontè estatistik MAC yo.	% chkmac_stats 0 # Tcheke kontè estatistik mac nan lyen 0
clear_all_stats	Efase kontè estatistik debaz IP yo.	% clear_all_stats 0 # Efase kontwa estatistik nan lyen 0
kòmanse_gen	Kòmanse dèlko pake a.	% start_gen 0 # Kòmanse jenerasyon pake sou lyen 0
stop_gen	Sispann dèlko pake a.	% stop_gen 0 # Sispann jenerasyon pake sou lyen 0
bouk_on	Li vire sou seri entèn loopback.	% loop_on 0 # Aktive loopback entèn sou lyen 0
loop_off	Etenn loopback seri entèn yo.	% loop_off 0 # Etenn loopback entèn sou lyen 0
reg_li	Retounen valè rejis debaz IP nan .	% reg_read 0x402 # Li enskri IP CSR nan adrès 402 nan lyen 0
reg_write	Ekri nan enskri IP nwayo a nan adrès la .	% reg_write 0x401 0x1 # Ekri 0x1 nan IP CSR scratch register nan adrès 401 nan lyen 0

a. Tape loop_on pou vire sou mòd entèn loopback seri.
b. Tape chkphy_status pou tcheke estati PHY a. Estati TXCLK, RXCLK, ak RX ta dwe gen menm valè yo montre anba a pou yon lyen ki estab:

c. Tape clear_all_stats pou netwaye rejis estatistik TX ak RX.
d. Tape start_gen pou kòmanse jenerasyon pake.
e. Tape stop_gen pou sispann jenerasyon pake.
f. Tape chkmac_stats pou li kontè estatistik TX ak RX yo. Asire w ke:
mwen. Ankadreman pake transmèt yo matche ak ankadreman pake resevwa yo.
ii. Yo pa resevwa okenn ankadreman erè.
g. Tape loop_off pou fèmen seri entèn loopback la.
Figi 7. Sample tès Sòti—TX ak RX Estatistik Counters

Istwa revizyon dokiman pou F-mosaïque 25G Ethernet FPGA IP Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2022.10.14	22.3	1.0.0	Premye lage.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
ISO
9001:2015
Anrejistre

Online Version
Voye Feedback
ID: 750200
Vèsyon: 2022.10.14

Dokiman / Resous

intel F-Tile 25G Ethernet FPGA IP Design Example [pdfGid Itilizatè F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Example, 750200

Referans

• Manyèl itilizatè