F-Tile DisplayPort FPGA IP Design Example
Gid itilizatè

F-Tile DisplayPort FPGA IP Design Example

Mizajou pou Intel® Quartus® Prime Design Suite: 22.2 IP Version: 21.0.1

DisplayPort Intel FPGA IP Design Example Gid Quick Start

Aparèy DisplayPort Intel® F-mosay yo prezante yon banc tès simulation ak yon konsepsyon pyès ki nan konpitè ki sipòte konpilasyon ak tès pyès ki nan konpitè FPGA IP konsepsyon ansyen.amples pou Intel Agilex™
DisplayPort Intel FPGA IP la ofri konsepsyon sa yo egzanpamples:

• DisplayPort SST loopback paralèl san yon modil Rekiperasyon Revèy Pixel (PCR).
• DisplayPort SST paralèl loopback ak AXIS Video Interface

Lè ou jenere yon konsepsyon example, editè paramèt otomatikman kreye a files nesesè pou simule, konpile, ak tès konsepsyon an nan pyès ki nan konpitè.
Figi 1. Devlopman StagesEnfòmasyon ki gen rapò

• Gid itilizatè DisplayPort Intel FPGA IP
• Migrasyon nan Intel Quartus Prime Pro Edition

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
ISO 9001:2015 anrejistre
1.1. Estrikti Anyè
Figi 2. Estrikti Anyè

Tablo 1. Konsepsyon Egzample konpozan

Dosye	Files
rtl/nwayo	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX blòk bilding)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX blòk bilding)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Kondisyon pyès ki nan konpitè ak lojisyèl
Intel itilize pyès ki nan konpitè ak lojisyèl sa yo pou teste konsepsyon ansyen anample:
Materyèl

• Intel Agilex I-Series Development Kit
• DisplayPort Sous GPU
• DisplayPort koule (monitè)
• Bitec DisplayPort FMC kat pitit fi Revizyon 8C
• DisplayPort kab

Lojisyèl

• Intel Quartus® Prime
• Synopsys* VCS similatè

1.3. Jenere konsepsyon an
Sèvi ak DisplayPort Intel FPGA IP paramèt editè nan lojisyèl Intel Quartus Prime pou jenere konsepsyon ansyen anample.
Figi 3. Jenere Design Flow la

1.  Chwazi Zouti ➤ Katalòg IP, epi chwazi Intel Agilex F-mosaïque kòm fanmi aparèy sib la.
   Nòt: Konsepsyon an ansyenample sèlman sipòte Intel Agilex F-mosaïque aparèy.
2. Nan Katalòg IP a, lokalize epi klike doub DisplayPort Intel FPGA IP. Fenèt New IP Varyasyon an parèt.
3. Espesifye yon non wo nivo pou varyasyon IP koutim ou a. Editè paramèt la sove paramèt varyasyon IP yo nan yon file non .ip.
4. Chwazi yon aparèy mozayik Intel Agilex F nan jaden Aparèy la, oswa kenbe seleksyon aparèy lojisyèl Intel Quartus Prime defo a.
5. Klike sou OK. Editè paramèt la parèt.
6. Konfigure paramèt yo vle pou tou de TX ak RX.
7. Anba Design Example tab, chwazi DisplayPort SST Paralèl Loopback San PCR.
8. Chwazi Simulation pou jenere ban tès la, epi chwazi sentèz pou jenere konsepsyon pyès ki nan konpitè ansyenample. Ou dwe chwazi omwen youn nan opsyon sa yo pou jenere konsepsyon ansyen anample files. Si ou chwazi tou de, tan jenerasyon an vin pi long.
9. Pou Target Development Kit, chwazi Intel Agilex I-Series SOC Development Kit. Sa lakòz aparèy la sib chwazi nan etap 4 chanje pou matche ak aparèy la sou twous devlopman an. Pou Intel Agilex I-Series SOC Development Kit, aparèy default la se AGIB027R31B1E2VR0.
10. Klike sou Jenere Example Design.

1.4. Simulation konsepsyon an
DisplayPort Intel FPGA IP konsepsyon ansyen anample testbench simule yon seri loopback konsepsyon soti nan yon egzanp TX nan yon egzanp RX. Yon modil jeneratè modèl videyo entèn kondwi egzanp DisplayPort TX la ak pwodiksyon videyo egzanp RX konekte ak dam CRC nan banc tès la.
Figi 4. Flow Simulation Design

1. Ale nan katab similatè Synopsys epi chwazi VCS.
2. Kouri script simulation.
   Sous vcs_sim.sh
3. Script la fè Quartus TLG, konpile epi kouri testbench la nan similatè a.
4. Analize rezilta a.
   Yon simulation siksè fini ak konparezon sous ak koule SRC.

1.5. Konpile ak tès konsepsyon an
Figi 5. Konpile ak similye konsepsyon anPou konpile epi kouri yon tès demonstrasyon sou pyès ki nan konpitè ansyenample konsepsyon, swiv etap sa yo:

1. Asire kenkayri ansyenampjenerasyon konsepsyon an konplè.
2. Lanse lojisyèl Intel Quartus Prime Pro Edition epi ouvri / quartus/agi_dp_demo.qpf.
3. Klike sou Pwosesis ➤ Kòmanse Konpilasyon.
4. Apre konpilasyon siksè, lojisyèl Intel Quartus Prime Pro Edition jenere yon .sof file nan anyè espesifye ou a.
5. Konekte konektè DisplayPort RX sou kat pitit fi Bitec la ak yon sous DisplayPort ekstèn, tankou kat grafik sou yon PC.
6. Konekte konektè DisplayPort TX sou kat pitit fi Bitec la nan yon aparèy koule DisplayPort, tankou yon analizeur videyo oswa yon monitè PC.
7.  Asire ke tout switch sou tablo devlopman yo nan pozisyon default.
8. Konfigure aparèy Intel Agilex F-Tile chwazi a sou tablo devlopman lè l sèvi avèk .sof ki te pwodwi a file (Zouti ➤ Pwogramè).
9. Aparèy koule DisplayPort la montre videyo ki pwodui nan sous videyo a.

Enfòmasyon ki gen rapò
Intel Agilex I-Series FPGA Development Kit Gid itilizatè/
1.5.1. Rejenerasyon ELF File
Pa default, ELF la file se pwodwi lè ou jenere konsepsyon dinamik example.
Sepandan, nan kèk ka, ou bezwen rejenere ELF la file si ou modifye lojisyèl an file oswa rejenere dp_core.qsys la file. Rejenerasyon dp_core.qsys la file mete ajou .sopcinfo la file, ki mande pou ou rejenere ELF la file.

1. Ale nan / lojisyèl epi modifye kòd la si sa nesesè.
2. Ale nan /script epi egzekite script bati sa a: source build_sw.sh
   • Sou Windows, chèche epi louvri Nios II Command Shell. Nan Nios II Command Shell, ale nan /script epi egzekite sous build_sw.sh.
   Nòt: Pou egzekite bati script sou Windows 10, sistèm ou a mande pou Windows Subsystems pou Linux (WSL). Pou plis enfòmasyon sou etap enstalasyon WSL, al gade nan Nios II Software Developer Handbook.
   • Sou Linux, lanse Platform Designer, epi louvri Zouti ➤ Nios II Command Shell. Nan Nios II Command Shell, ale nan /script epi egzekite sous build_sw.sh.
3. Asire w ke yon .elf file se pwodwi nan /software/ dp_demo.
4. Telechaje jenere .elf la file nan FPGA a san yo pa rekonpile .sof la file pa kouri script sa a: nios2-download /software/dp_demo/*.elf
5. Pouse bouton reset la sou tablo FPGA pou nouvo lojisyèl an pran efè.

1.6. DisplayPort Intel FPGA IP Design Example Paramèt
Tablo 2. DisplayPort Intel FPGA IP Design Egzample QSF kontrent pou Intel Agilex Ftile Aparèy

QSF kontrent	Deskripsyon
set_global_assignment -name VERILOG_MACRO "__DISPLAYPORT_support__=1"	Soti nan Quartus 22.2 ivè, kontrent QSF sa a nesesè pou pèmèt DisplayPort koutim SRC (Soft Reset Controller) koule.

Tablo 3. DisplayPort Intel FPGA IP Design Egzample Paramèt pou Aparèy Intel Agilex F-mosaïque

Paramèt	Valè	Deskripsyon
Disponib Design Example
Chwazi Design	•Okenn • DisplayPort SST Paralèl Loopback san PCR • DisplayPort SST Paralèl Loopback ak entèfas videyo AXIS	Chwazi konsepsyon an eksample yo dwe pwodwi. •None: Pa gen konsepsyon ansyenample ki disponib pou seleksyon paramèt aktyèl la. •DisplayPort SST Paralèl Loopback san PCR: Sa a konsepsyon ansyenample demontre loopback paralèl soti nan koule DisplayPort nan sous DisplayPort san yon modil Rekiperasyon Revèy Pixel (PCR) lè ou vire sou Pèmèt Videyo Antre Imaj Port paramèt la. •DisplayPort SST Paralèl Loopback ak AXIS Videyo Entèfas: Sa a konsepsyon eksample demontre loopback paralèl soti nan koule DisplayPort nan sous DisplayPort ak koòdone AXIS Videyo lè Pèmèt Pwotokòl Done Videyo Aktif yo mete sou AXIS-VVP Full.
Design Example Files
Simulation	Sou, Off	Aktive opsyon sa a pou jenere sa ki nesesè yo files pou simulation testbench la.
Sentèz	Sou, Off	Aktive opsyon sa a pou jenere sa ki nesesè yo files pou Intel Quartus Prime konpilasyon ak konsepsyon pyès ki nan konpitè.
Jenere fòma HDL
Jenere File Fòma	Verilog, VHDL	Chwazi fòma HDL ou pi pito pou konsepsyon ki te pwodwi example filemete. Remak: Opsyon sa a sèlman detèmine fòma pou IP nivo siperyè pwodwi a files. Tout lòt files (egzanpample testbenches ak nivo siperyè files pou demonstrasyon pyès ki nan konpitè) yo nan fòma Verilog HDL.
Twous Devlopman Sib
Chwazi Komisyon Konsèy la	•Pa gen Twous Devlopman • Intel Agilex I-Seri Twous Devlopman	Chwazi tablo a pou konsepsyon vize example.

Paramèt	Valè	Deskripsyon
		•Pa gen Twous Devlopman: Opsyon sa a ekskli tout aspè pyès ki nan konpitè pou konsepsyon an eksample. Nwayo P a mete tout devwa PIN nan broch vityèl. •Intel Agilex I-Series FPGA Development Kit: Opsyon sa a otomatikman chwazi aparèy sib pwojè a pou matche ak aparèy la sou twous devlopman sa a. Ou ka chanje aparèy sib la lè l sèvi avèk paramèt Chanje Aparèy Sib la si revizyon tablo w la gen yon variant aparèy diferan. Nwayo IP a mete tout devwa PIN selon twous devlopman an. Nòt: Konsepsyon Preliminè Egzample pa fonksyonèl verifye sou pyès ki nan konpitè nan lage Quartus sa a. •Personalize Twous Devlopman: Opsyon sa a pèmèt konsepsyon an eksampyo dwe teste sou yon twous devlopman twazyèm pati ak yon Intel FPGA. Ou ka bezwen mete devwa pin yo poukont ou.
Sib Aparèy
Chanje Aparèy Sib	Sou, Off	Aktive opsyon sa a epi chwazi variant aparèy pi pito pou twous devlopman an.

Paralèl Loopback Design Egzamples

DisplayPort Intel FPGA IP konsepsyon ansyen anamples demontre boukback paralèl soti nan egzanp DisplayPort RX nan egzanp DisplayPort TX san yon modil Rekiperasyon Revèy Pixel (PCR).
Tablo 4. DisplayPort Intel FPGA IP Design Egzample pou Aparèy Intel Agilex F-mosaïque

Design Example	Deziyasyon	Done Pousantaj	Chanèl Mode	Kalite loopback
DisplayPort SST paralèl loopback san PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Senp	Paralèl san PCR
DisplayPort SST paralèl loopback ak AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Senp	Paralèl ak AXIS Videyo Entèfas

2.1. Intel Agilex F-mosaïque DisplayPort SST Paralèl Loopback Design Karakteristik
SST paralèl loopback konsepsyon eksamples demontre transmisyon yon sèl kouran videyo soti nan koule DisplayPort nan sous DisplayPort.
Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semiconductor li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo. *Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
ISO 9001:2015 anrejistre
Figi 6. Intel Agilex F-mosaïque DisplayPort SST Paralèl Loopback san PCR

• Nan variant sa a, paramèt sous DisplayPort la, TX_SUPPORT_IM_ENABLE, limen epi yo itilize koòdone imaj videyo a.
• Lavabo DisplayPort la resevwa videyo ak oswa odyo difizyon soti nan sous videyo ekstèn tankou GPU epi dekode li nan koòdone videyo paralèl.
• Pwodiksyon videyo koule DisplayPort la dirèkteman kondui koòdone videyo sous DisplayPort la ak kode nan lyen prensipal DisplayPort la anvan li transmèt nan monitè a.
• IOPLL a kondwi tou de koule DisplayPort la ak revèy videyo sous nan yon frekans fiks.
• Si paramèt MAX_LINK_RATE DisplayPort la ak paramèt MAX_LINK_RATE nan HBR3 epi PIXELS_PER_CLOCK configuré pou kwadwilatè, revèy videyo a kouri nan 300 MHz pou sipòte pousantaj pixel 8Kp30 (1188/4 = 297 MHz).

Figi 7. Intel Agilex F-mosaïque DisplayPort SST Paralèl Loopback ak Videyo AXIS Entèfas

• Nan Variant sa a, sous DisplayPort la ak paramèt koule, chwazi AXIS-VVP FULL nan ACTIVE ACTIVE VIDEO DATA PROTOCOLS pou pèmèt Axis Video Data Interface.
• Lavabo DisplayPort la resevwa videyo ak oswa odyo difizyon soti nan sous videyo ekstèn tankou GPU epi dekode li nan koòdone videyo paralèl.
• Lavabo DisplayPort la konvèti kouran done videyo nan done videyo aks epi li kondui koòdone done videyo aks DisplayPort la atravè VVP Video Frame Buffer. DisplayPort Sous konvèti done videyo aks nan lyen prensipal DisplayPort anvan transmèt nan monitè a.
• Nan Variant konsepsyon sa a, gen twa revèy videyo prensipal, sètadi rx/tx_axi4s_clk, rx_vid_clk, ak tx_vid_clk. axi4s_clk kouri nan 300 MHz pou tou de modil AXIS nan Sous ak Lavabo. rx_vid_clk kouri tiyo Videyo DP Sink nan 300 MHz (pou sipòte nenpòt rezolisyon jiska 8Kp30 4PIPs), pandan y ap tx_vid_clk kouri tiyo Videyo DP Sous nan frekans aktyèl la Pixel Clock (divize pa PIPs).
• Variant konsepsyon sa a oto konfigirasyon frekans tx_vid_clk atravè pwogram I2C sou tablo SI5391B OSC lè konsepsyon an detekte yon switch nan rezolisyon an.
• Variant konsepsyon sa a sèlman demontre yon kantite fiks rezolisyon jan sa predefini nan lojisyèl DisplayPort la, sètadi:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Revèy Scheme
Konplo revèy la montre domèn revèy yo nan konsepsyon DisplayPort Intel FPGA IP ansyenample.
Figi 8. Intel Agilex F-mosaïque DisplayPort Transceiver konplo revèyTablo 5. Siyal konplo a

Revèy nan dyagram	Deskripsyon
SysPLL refclk	F-mosaïque System PLL referans revèy ki kapab nenpòt frekans revèy ki se divize pa Sistèm PLL pou frekans pwodiksyon sa a. Nan konsepsyon sa a example, system_pll_clk_link ak rx/tx refclk_link pataje menm refclk SysPLL 150 MHz.

Revèy nan dyagram	Deskripsyon
	Li dwe yon revèy kouri gratis ki konekte nan yon peny revèy referans transceiver dedye a pò revèy D 'referans ak System PLL Clocks IP, anvan konekte pò pwodiksyon korespondan an DisplayPort Phy Top. Nòt: Pou konsepsyon sa a eksample, configured Clock Controller GUI Si5391A OUT6 a 150 MHz.
sistèm pll clk lyen	Frekans pwodiksyon PLL minimòm pou sipòte tout pousantaj DisplayPort se 320 MHz. Sa a konsepsyon ansyenample itilize yon frekans pwodiksyon 900 MHz (pi wo) pou SysPLL refclk ka pataje ak rx/tx refclk_link ki se 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR ak Tx PLL Link refclk ki fikse sou 150 MHz pou sipòte tout pousantaj done DisplayPort.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock to revèy DisplayPort IP nwayo. Frekans ekivalan a To Done divize pa lajè done paralèl. Example: Frekans = pousantaj done / lajè done = 8.1G (HBR3) / 40 Bits = 202.5 MHz

2.3. Simulation Testbench
Bann tès simulation simulation seri DisplayPort TX pou RX.
Figi 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench Blòk DyagramTablo 6. Eleman Testbench

Eleman	Deskripsyon
Jeneratè modèl videyo	Dèlko sa a pwodui modèl ba koulè ke ou ka configured. Ou ka parametrize distribisyon an fòma videyo.
Kontwòl Bann tès	Blòk sa a kontwole sekans tès la nan simulation ak jenere siyal estimilis ki nesesè nan nwayo TX la. Blòk kontwòl testbench la tou li valè CRC nan tou de sous ak koule pou fè konparezon.
RX Link Speed ​​Clock Frekans Checker	Checker sa a verifye si frekans revèy RX transceiver la refè matche ak to done vle a.
TX Link Speed ​​Clock Frekans Checker	Checker sa a verifye si frekans revèy refè transceiver TX la matche ak to done vle a.

Bann tès simulation fè verifikasyon sa yo:
Tablo 7. Testbench Verifikasyon

Kritè tès yo	Verifikasyon
• Link Fòmasyon nan Data Rate HBR3 • Li rejis DPCD yo pou tcheke si DP Estati a tabli epi mezire frekans Vitès Link TX ak RX.	Entegre Frekans Checker pou mezire vitès Link la pwodiksyon frekans revèy la soti nan transceiver TX ak RX.
• Kouri modèl videyo soti nan TX a RX. • Verifye CRC pou tou de sous ak lavabo pou tcheke si yo koresponn	• Konekte dèlko modèl videyo ak Sous DisplayPort pou jenere modèl videyo a. • Kontwòl Testbench annapre li tou de CRC Sous ak Lavabo soti nan rejis DPTX ak DPRX epi konpare pou asire tou de valè CRC yo idantik. Remak: Pou asire yo kalkile CRC, ou dwe aktive paramèt automatisation tès CTS Support.

Istwa revizyon dokiman pou F-Tile DisplayPort Intel FPGA IP Design Example Gid itilizatè

Vèsyon dokiman an	Intel Quartus Prime Version	IP Version	Chanjman
2022.09.02	22.	20.0.1	• Chanje tit dokiman nan DisplayPort Intel Agilex F-Tile FPGA IP Design Example Gid itilizatè a F-Tile DisplayPort Intel FPGA IP Design Example Gid itilizatè. •Enabled AXIS Video Design Example variant. •Retire konsepsyon Estatik To ak ranplase li ak Multi Rate Design Example. •Retire nòt la nan DisplayPort Intel FPGA IP Design Example Gid Quick Start ki di Intel Quartus Prime 21.4 vèsyon lojisyèl sèlman sipòte Preliminè Design Examples. • Ranplase figi Estrikti Anyè a ak figi ki kòrèk la. •Te ajoute yon seksyon rejenerasyon ELF File anba Konpile ak Teste konsepsyon an. •Mizajou seksyon Materyèl ak Kondisyon Lojisyèl pou mete pyès ki nan konpitè adisyonèl kondisyon.
2021.12.13	21.	20.0.0	Premye lage.

Intel Corporation. Tout dwa rezève. Intel, logo Intel ak lòt mak Intel yo se mak komèsyal Intel Corporation oswa filiales li yo. Intel garanti pèfòmans pwodwi FPGA ak semi-conducteurs li yo selon espesifikasyon aktyèl yo an akò ak garanti estanda Intel a, men li rezève dwa pou fè chanjman nan nenpòt pwodwi ak sèvis nenpòt ki lè san avètisman. Intel pa asime okenn responsablite oswa responsablite ki soti nan aplikasyon an oswa itilizasyon nenpòt enfòmasyon, pwodwi oswa sèvis ki dekri la a eksepte si Intel te dakò ekspreseman alekri. Yo konseye kliyan Intel yo pou yo jwenn dènye vèsyon espesifikasyon aparèy yo anvan yo konte sou nenpòt enfòmasyon ki pibliye epi anvan yo pase lòd pou pwodwi oswa sèvis yo.
*Yo ka reklame lòt non ak mak kòm pwopriyete lòt moun.
ISO 9001:2015 anrejistre

Online Version
Voye Feedback
UG-20347
ID: 709308
Vèsyon: 2022.09.02

Dokiman / Resous

intel F-Tile DisplayPort FPGA IP Design Example [pdfGid Itilizatè F-Tile DisplayPort FPGA IP Design Example, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Example, UG-20347, 709308

Referans

• Manyèl itilizatè