F-Tile DisplayPort FPGA IP dizajn Example
Upute za korištenje

F-Tile DisplayPort FPGA IP dizajn Example

Ažurirano za Intel® Quartus® Prime Design Suite: 22.2 IP verzija: 21.0.1

DisplayPort Intel FPGA IP dizajn Example Quick Start Guide

DisplayPort Intel® F-tile uređaji imaju simulaciju ispitnog stola i dizajn hardvera koji podržava kompilaciju i testiranje hardvera FPGA IP dizajn exampdatoteke za Intel Agilex™
DisplayPort Intel FPGA IP nudi sljedeći dizajn npramples:

• DisplayPort SST paralelna povratna petlja bez modula Pixel Clock Recovery (PCR).
• DisplayPort SST paralelna povratna petlja s AXIS video sučeljem

Kada generirate dizajn example, uređivač parametara automatski stvara filepotrebno je simulirati, kompilirati i testirati dizajn u hardveru.
Slika 1. Razvoj StagesPovezane informacije

• DisplayPort Intel FPGA IP korisnički priručnik
• Migracija na Intel Quartus Prime Pro Edition

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne obavijesti. Intel ne preuzima nikakvu odgovornost niti obvezu koja proizlazi iz primjene ili korištenja bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da dobiju najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO 9001:2015 Registriran
1.1. Struktura imenika
Slika 2. Struktura imenika

Tablica 1. Dizajn Example Komponente

mape	Files
rtl/jezgra	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX građevni blok)
	dp_rx_data_fifo. ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX građevni blok)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardverski i softverski zahtjevi
Intel koristi sljedeći hardver i softver za testiranje dizajna nprampono:
Hardver

• Razvojni komplet Intel Agilex I serije
• DisplayPort Source GPU
• DisplayPort sudoper (monitor)
• Bitec DisplayPort FMC kartica kćer Revizija 8C
• DisplayPort kabeli

Softver

• Intel Quartus® Prime
• Synopsys* VCS simulator

1.3. Generiranje dizajna
Koristite DisplayPort Intel FPGA IP uređivač parametara u softveru Intel Quartus Prime za generiranje dizajna nprample.
Slika 3. Generiranje toka dizajna

1.  Odaberite Alati ➤ IP Catalog i odaberite Intel Agilex F-tile kao ciljnu obitelj uređaja.
   Bilješka: Dizajn prample podržava samo Intel Agilex F-tile uređaje.
2. U IP katalogu pronađite i dvaput kliknite DisplayPort Intel FPGA IP. Pojavljuje se prozor New IP Variation.
3. Navedite naziv najviše razine za svoju prilagođenu IP varijaciju. Uređivač parametara sprema postavke IP varijacije u a file imenovani .ip.
4. Odaberite uređaj Intel Agilex F-tile u polju Uređaj ili zadržite odabir zadanog softverskog uređaja Intel Quartus Prime.
5. Pritisnite OK. Pojavljuje se uređivač parametara.
6. Konfigurirajte željene parametre za TX i RX.
7. Pod Design Exampna kartici odaberite DisplayPort SST Parallel Loopback Without PCR.
8. Odaberite Simulacija za generiranje testnog stola i odaberite Sinteza za generiranje hardverskog dizajna nprample. Morate odabrati barem jednu od ovih opcija za generiranje dizajna nprample files. Ako odaberete oboje, vrijeme generiranja postaje dulje.
9. Za Target Development Kit odaberite Intel Agilex I-Series SOC Development Kit. To uzrokuje promjenu ciljnog uređaja odabranog u koraku 4 kako bi odgovarao uređaju na razvojnom kompletu. Za Intel Agilex I-Series SOC Development Kit, zadani uređaj je AGIB027R31B1E2VR0.
10. Pritisnite Generate Example Dizajn.

1.4. Simulacija dizajna
DisplayPort Intel FPGA IP dizajn nprample testbench simulira dizajn serijske povratne petlje od TX instance do RX instance. Interni modul za generiranje video uzorka pokreće instancu DisplayPort TX, a video izlaz instance RX povezuje se s CRC kontrolnicima u testnom stolu.
Slika 4. Tijek simulacije dizajna

1. Idite u mapu Synopsys simulatora i odaberite VCS.
2. Pokreni skriptu simulacije.
   Izvor vcs_sim.sh
3. Skripta izvodi Quartus TLG, kompajlira i pokreće testni stol u simulatoru.
4. Analizirajte rezultat.
   Uspješna simulacija završava usporedbom SRC-a Source i Sink.

1.5. Sastavljanje i testiranje dizajna
Slika 5. Sastavljanje i simulacija dizajnaZa kompajliranje i pokretanje demonstracijskog testa na hardveru nprampdizajn, slijedite ove korake:

1. Osigurajte hardver nprampgeneriranje dizajna je završeno.
2. Pokrenite softver Intel Quartus Prime Pro Edition i otvorite ga / quartus/agi_dp_demo.qpf.
3. Pritisnite Obrada ➤ Pokreni kompilaciju.
4. Nakon uspješne kompilacije, softver Intel Quartus Prime Pro Edition generira .sof file u vašem navedenom direktoriju.
5. Spojite DisplayPort RX konektor na Bitec kartici kćeri na vanjski DisplayPort izvor, kao što je grafička kartica na računalu.
6. Spojite DisplayPort TX konektor na Bitec kartici kćeri na DisplayPort uređaj za prijenos, kao što je video analizator ili PC monitor.
7.  Provjerite jesu li svi prekidači na razvojnoj ploči u zadanom položaju.
8. Konfigurirajte odabrani Intel Agilex F-Tile uređaj na razvojnoj ploči pomoću generiranog .sof file (Alati ➤ Programator ).
9. DisplayPort prijemnik prikazuje video generiran iz video izvora.

Povezane informacije
Intel Agilex I-Series FPGA Development Kit Korisnički priručnik/
1.5.1. Regenerirajući ELF File
Prema zadanim postavkama, ELF file generira se kada generirate dinamički dizajn nprample.
Međutim, u nekim slučajevima morate regenerirati ELF file ako modificirate softver file ili regenerirajte dp_core.qsys file. Regeneriranje dp_core.qsys file ažurira .sopcinfo file, što od vas zahtijeva da regenerirate ELF file.

1. Ići /software i po potrebi uredite kod.
2. Ići /script i izvršite sljedeću skriptu za izgradnju: izvor build_sw.sh
   • U sustavu Windows pretražite i otvorite Nios II Command Shell. U komandnoj ljusci Nios II idite na /script i izvršite izvor build_sw.sh.
   Bilješka: Da biste izvršili skriptu za izgradnju u sustavu Windows 10, vaš sustav zahtijeva Windows podsustave za Linux (WSL). Za više informacija o koracima WSL instalacije, pogledajte Nios II Software Developer Handbook.
   • Na Linuxu pokrenite Platform Designer i otvorite Tools ➤ Nios II Command Shell. U komandnoj ljusci Nios II idite na /script i izvršite izvor build_sw.sh.
3. Pobrinite se da .elf file se stvara u /softver/ dp_demo.
4. Preuzmite generirani .elf file u FPGA bez ponovnog kompajliranja .sof file pokretanjem sljedeće skripte: nios2-download /software/dp_demo/*.elf
5. Pritisnite gumb za resetiranje na FPGA ploči kako bi novi softver stupio na snagu.

1.6. DisplayPort Intel FPGA IP dizajn Example Parametri
Tablica 2. DisplayPort Intel FPGA IP dizajn Prample QSF ograničenje za Intel Agilex Ftile uređaj

QSF ograničenje	Opis
set_global_assignment -naziv VERILOG_MACRO “__DISPLAYPORT_support__=1”	Od Quartusa 22.2 nadalje, ovo QSF ograničenje je potrebno za omogućavanje DisplayPort prilagođenog SRC (Soft Reset Controller) toka

Tablica 3. DisplayPort Intel FPGA IP dizajn Prample Parametri za Intel Agilex F-tile uređaj

Parametar	Vrijednost	Opis
Dostupan dizajn Example
Odaberite Dizajn	•Ništa •DisplayPort SST Parallel Loopback bez PCR-a •DisplayPort SST Parallel Loopback s AXIS video sučeljem	Odaberite dizajn nprample da se generira. • Ništa: Nema dizajna prample je dostupan za trenutni odabir parametra. •DisplayPort SST Parallel Loopback bez PCR-a: Ovaj dizajn nprample demonstrira paralelnu povratnu petlju od DisplayPort odvodnika do DisplayPort izvora bez modula Pixel Clock Recovery (PCR) kada uključite parametar Enable Video Input Image Port. •DisplayPort SST Parallel Loopback s AXIS video sučeljem: Ovaj dizajn prample demonstrira paralelnu povratnu petlju od DisplayPort odvodnika do DisplayPort izvora s AXIS Video sučeljem kada je Enable Active Video Data Protocols postavljeno na AXIS-VVP Full.
Dizajn Example Files
Simulacija	Uključeno, isključeno	Uključite ovu opciju za generiranje potrebnih files za simulacijski ispitni stol.
Sinteza	Uključeno, isključeno	Uključite ovu opciju za generiranje potrebnih files za Intel Quartus Prime kompilaciju i dizajn hardvera.
Generirani HDL format
Generirati File Format	Verilog, VHDL	Odaberite željeni HDL format za generirani dizajn nprample filepostaviti. Napomena: Ova opcija samo određuje format za generirani IP najviše razine files. Sve ostalo files (npr. nprample testbenches i vrhunska razina files za demonstraciju hardvera) su u Verilog HDL formatu.
Target Development Kit
Odaberite ploču	•Nema kompleta za razvoj •Intel Agilex I-Series Komplet za razvoj	Odaberite ploču za ciljani dizajn nprample.

Parametar	Vrijednost	Opis
		• Bez kompleta za razvoj: Ova opcija isključuje sve aspekte hardvera za dizajn nprample. P jezgra postavlja sve dodjele pinova na virtualne pinove. •Intel Agilex I-Series FPGA Development Kit: Ova opcija automatski odabire ciljni uređaj projekta koji odgovara uređaju na ovom razvojnom kompletu. Možete promijeniti ciljni uređaj pomoću parametra Promjena ciljnog uređaja ako vaša revizija ploče ima drugu varijantu uređaja. IP jezgra postavlja sve dodjele pinova prema razvojnom kompletu. Napomena: Idejni projekt Exampdatoteka nije funkcionalno provjerena na hardveru u ovom izdanju Quartusa. •Custom Development Kit: Ova opcija omogućuje dizajn nprampda se testira na razvojnom kompletu treće strane s Intel FPGA. Možda ćete morati sami postaviti dodjele pinova.
Ciljni uređaj
Promjena ciljnog uređaja	Uključeno, isključeno	Uključite ovu opciju i odaberite željenu varijantu uređaja za razvojni komplet.

Paralelni povratni dizajn Examples

DisplayPort Intel FPGA IP dizajn npramppokazuju paralelnu povratnu petlju s DisplayPort RX instance na DisplayPort TX instancu bez Pixel Clock Recovery (PCR) modula.
Tablica 4. DisplayPort Intel FPGA IP dizajn Prample za Intel Agilex F-tile uređaj

Dizajn Example	Oznaka	Brzina podataka	Način rada kanala	Vrsta povratne petlje
DisplayPort SST paralelna povratna petlja bez PCR-a	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelno bez PCR-a
DisplayPort SST paralelna povratna petlja s AXIS video sučeljem	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Paralelno s AXIS video sučeljem

2.1. Intel Agilex F-pločica DisplayPort SST Parallel Loopback Dizajn Značajke
SST paralelni dizajn povratne petlje nprampdemonstriraju prijenos jednog video streama od DisplayPort odvodnika do DisplayPort izvora.
Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO 9001:2015 Registriran
Slika 6. Intel Agilex F-pločica DisplayPort SST Parallel Loopback bez PCR-a

• U ovoj varijanti, parametar DisplayPort izvora, TX_SUPPORT_IM_ENABLE, je uključen i koristi se sučelje video slike.
• DisplayPort sink prima video i/ili audio streaming iz vanjskog video izvora kao što je GPU i dekodira ga u paralelno video sučelje.
• DisplayPort sink video izlaz izravno pokreće DisplayPort izvorno video sučelje i kodira na DisplayPort glavnu vezu prije prijenosa na monitor.
• IOPLL pokreće i DisplayPort sink i izvor video satove na fiksnoj frekvenciji.
• Ako je parametar MAX_LINK_RATE DisplayPort-a i izvora konfiguriran na HBR3, a PIXELS_PER_CLOCK na Quad, video takt radi na 300 MHz kako bi podržao brzinu piksela od 8Kp30 (1188/4 = 297 MHz).

Slika 7. Intel Agilex F-pločica DisplayPort SST Parallel Loopback s AXIS Video Sučelje

• U ovoj varijanti, DisplayPort parametar izvora i potoka, odaberite AXIS-VVP FULL u ENABLE ACTIVE VIDEO DATA PROTOCOLS kako biste omogućili Axis Video Data Interface.
• DisplayPort sink prima video i/ili audio streaming iz vanjskog video izvora kao što je GPU i dekodira ga u paralelno video sučelje.
• DisplayPort sink pretvara tok video podataka u video podatke osi i pokreće DisplayPort sučelje video podataka izvorne osi kroz VVP video međuspremnik okvira. DisplayPort Source pretvara video podatke osi u DisplayPort glavnu vezu prije prijenosa na monitor.
• U ovoj varijanti dizajna postoje tri glavna video takta, naime rx/tx_axi4s_clk, rx_vid_clk i tx_vid_clk. axi4s_clk radi na 300 MHz za oba AXIS modula u Source i Sink. rx_vid_clk pokreće DP sink video cjevovod na 300 MHz (kako bi podržao bilo koju rezoluciju do 8Kp30 4PIP-a), dok tx_vid_clk pokreće DP izvorni video cjevovod na stvarnoj frekvenciji takta piksela (podijeljeno s PIP-ovima).
• Ova varijanta dizajna automatski konfigurira tx_vid_clk frekvenciju putem I2C programiranja na ugrađeni SI5391B OSC kada dizajn detektira promjenu rezolucije.
• Ova varijanta dizajna pokazuje samo fiksni broj rezolucija kao što je unaprijed definirano u softveru DisplayPort, naime:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Taktna shema
Shema takta ilustrira domene takta u DisplayPort Intel FPGA IP dizajnu nprample.
Slika 8. Shema takta Intel Agilex F-pločice DisplayPort primopredajnikaTablica 5. Signali taktne sheme

Sat u dijagramu	Opis
SysPLL refclk	F-pločica System PLL referentni takt koji može biti bilo koja frekvencija takta koja se može podijeliti sa System PLL za tu izlaznu frekvenciju. U ovom dizajnu example, system_pll_clk_link i rx/tx refclk_link dijele isti SysPLL refclk od 150 MHz.

Sat u dijagramu	Opis
	To mora biti sat koji radi slobodno i koji je spojen s namjenske pine referentnog sata primopredajnika na ulazni port takta Reference i System PLL Clocks IP, prije spajanja odgovarajućeg izlaznog priključka na DisplayPort Phy Top. Napomena: Za ovaj dizajn nprample, konfigurirajte Clock Controller GUI Si5391A OUT6 na 150 MHz.
sustav pll clk veza	Minimalna izlazna frekvencija PLL sustava za podršku svih DisplayPort brzina je 320 MHz. Ovaj dizajn example koristi izlaznu frekvenciju od 900 MHz (najvišu) tako da se SysPLL refclk može dijeliti s rx/tx refclk_link koja iznosi 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR i Tx PLL Link refclk koji je fiksiran na 150 MHz za podršku svih DisplayPort brzina podataka.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Clock to clock DisplayPort IP jezgra. Frekvencija ekvivalentna brzini podataka podijeljenoj širinom paralelnih podataka. Exampono: Frekvencija = brzina prijenosa podataka / širina podataka = 8.1 G (HBR3) / 40 bita = 202.5 ​​MHz

2.3. Simulation Testbench
Ispitni uređaj za simulaciju simulira povratnu serijsku petlju DisplayPort TX na RX.
Slika 9. DisplayPort Intel FPGA IP Simplex Mode Simulation Testbench blok dijagramTablica 6. Komponente ispitnog stola

komponenta	Opis
Generator video uzoraka	Ovaj generator proizvodi uzorke traka u boji koje možete konfigurirati. Možete parametrirati vrijeme video formata.
Testbench Control	Ovaj blok kontrolira slijed testova simulacije i generira potrebne signale podražaja za TX jezgru. Kontrolni blok testnog stola također očitava CRC vrijednost iz izvora i odvodnika radi usporedbe.
RX Link Speed ​​Clock Frequency Checker	Ovaj alat za provjeru provjerava odgovara li vraćena taktna frekvencija RX primopredajnika željenoj brzini prijenosa podataka.
TX Link Speed ​​Clock Frequency Checker	Ovaj alat za provjeru provjerava odgovara li vraćena taktna frekvencija TX primopredajnika željenoj brzini prijenosa podataka.

Simulacijski ispitni uređaj obavlja sljedeće provjere:
Tablica 7. Provjere ispitnog stola

Kriteriji ispitivanja	Provjera
• Obuka veze pri brzini prijenosa podataka HBR3 • Pročitajte DPCD registre da provjerite postavlja li DP Status i mjeri frekvenciju brzine veze TX i RX.	Integrira Frequency Checker za mjerenje brzine veze frekvencijski izlaz sata iz TX i RX primopredajnika.
• Pokretanje video uzorka od TX do RX. • Provjerite CRC za izvor i odvod kako biste provjerili podudaraju li se	• Spaja generator video uzorka na DisplayPort izvor za generiranje video uzorka. • Testbench kontrola zatim očitava izvorni i sink CRC iz DPTX i DPRX registara i uspoređuje kako bi osigurala da su obje CRC vrijednosti identične. Napomena: Kako biste osigurali izračun CRC-a, morate omogućiti parametar za automatizaciju testiranja Support CTS.

Povijest revizija dokumenta za F-Tile DisplayPort Intel FPGA IP Design Example Korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2022.09.02	22.	20.0.1	•Promijenjen naslov dokumenta iz DisplayPort Intel Agilex F-Tile FPGA IP Design Example Korisnički vodič za F-Tile DisplayPort Intel FPGA IP dizajn Prample Korisnički priručnik. •Omogućen AXIS Video Design Example varijanta. • Uklonjen Static Rate dizajn i zamijenjen Multi Rate Design Example. • Uklonjena je bilješka u DisplayPort Intel FPGA IP Design Example Quick Start Guide koji kaže da verzija softvera Intel Quartus Prime 21.4 podržava samo Preliminary Design Examples. • Slika strukture imenika zamijenjena ispravnom slikom. •Dodan odjeljak Regenerating ELF File pod Sastavljanje i testiranje dizajna. • Ažuriran odjeljak Hardverski i softverski zahtjevi kako bi uključio dodatni hardver zahtjevi.
2021.12.13	21.	20.0.0	Početno izdanje.

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo kojem trenutku bez prethodne obavijesti. Intel ne preuzima nikakvu odgovornost niti obvezu koja proizlazi iz primjene ili korištenja bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da dobiju najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO 9001:2015 Registriran

Internetska inačica
Pošaljite povratne informacije
UG-20347
ID: 709308
Verzija: 2022.09.02

Dokumenti / Resursi

intel F-Tile DisplayPort FPGA IP dizajn Example [pdf] Korisnički priručnik F-Tile DisplayPort FPGA IP dizajn Example, F-Tile DisplayPort, DisplayPort, FPGA IP dizajn Example, IP dizajn Example, UG-20347, 709308

Reference

• korisnički priručnik