FPGA IP
Dizajn Example Korisnički priručnik
F-Tile 25G Ethernet Intel®
Ažurirano za Intel® Quartus®
Prime Design Suite: 22.3
IP verzija: 1.0.0

Kratki vodič za početak

F-tile 25G Ethernet Intel FPGA IP za Intel Agilex™ uređaje pruža mogućnost generiranja dizajna npr.ampdatoteke za odabrane konfiguracije.
Slika 1. Dizajn Example Upotreba

Struktura imenika

Slika 2. 25G Ethernet Intel FPGA IP dizajn Example Struktura imenika

• Simulacija files (testni stol samo za simulaciju) nalaze se uample_dir>/prample_testbench.
• Dizajn samo za kompilaciju nprample se nalazi uample_dir>/ kompilacijski_test_dizajn.
• Konfiguracija hardvera i test files (dizajn nprample u hardveru) nalaze se uample_dir>/dizajn_testiranja_hardvera.

Tablica 1. Imenik i File Opisi

File Imena	Opis
eth_ex_25g.qpf	Projekt Intel Quartus® Prime file.
eth_ex_25g.qsf	Postavke projekta Intel Quartus Prime file.
eth_ex_25g.sdc	Ograničenja dizajna Synopsys file. Ovo možete kopirati i mijenjati file za vaš vlastiti 25GbE Intel FPGA IP dizajn jezgre.
eth_ex_25g.v	Vrhunski Verilog HDL dizajn nprample file. Jednokanalni dizajn koristi Verilog file.
zajednički/	Dizajn hardvera nprample podrška files.
hwtest/main.tcl	Glavni file za pristup konzoli sustava.

Generiranje dizajna Example

Slika 4. ExampKartica Dizajn u uređivaču IP parametara F-tile 25G Ethernet Intel FPGA

Slijedite ove korake za generiranje dizajna hardvera nprample i testna ploča:

1. U Intel Quartus Prime Pro Edition kliknite File ➤ New Project Wizard za stvaranje novog Quartus Prime projekta, ili File ➤ Otvori projekt za otvaranje postojećeg Quartus Prime projekta. Čarobnjak od vas traži da navedete uređaj.
2. U IP katalogu pronađite i odaberite 25G Ethernet Intel FPGA IP za Agilex. Pojavljuje se prozor New IP Variation.
3. Navedite naziv najviše razine za svoju IP varijaciju i kliknite OK. Uređivač parametara dodaje .ip najviše razine file na trenutni projekt automatski. Ako se od vas zatraži da ručno dodate .ip file u projekt kliknite Projekt ➤ Dodaj/ukloni Fileu Projektu za dodavanje file.
4. U softveru Intel Quartus Prime Pro Edition morate odabrati određeni Intel Agilex uređaj u polju Uređaj ili zadržati zadani uređaj koji predlaže softver Intel Quartus Prime.
   Bilješka: Dizajn hardvera nprample prepisuje odabir s uređajem na ciljnoj ploči. Vi odredite ciljnu ploču iz izbornika dizajna nprample opcije u Example Kartica Dizajn.
5. Pritisnite OK. Pojavljuje se uređivač parametara.
6. Na kartici IP odredite parametre za svoju varijaciju IP jezgre.
7. Na Example Kartica Dizajn, za Nprample Dizajn Files, odaberite opciju Simulacija za generiranje testnog stola i odaberite opciju Sinteza za generiranje dizajna hardvera npr.ample. Samo Verilog HDL files se generiraju.
   Bilješka: Funkcionalna VHDL IP jezgra nije dostupna. Navedite samo Verilog HDL, za svoj dizajn IP jezgre nprample.
8. Za Target Development Kit odaberite Agilex I-series Transceiver-SoC Dev Kit
9. Pritisnite Generate Exampgumb Dizajn. Odaberite Example Design Directory prozor se pojavljuje.
10. Ako želite izmijeniti dizajn nprample putanja direktorija ili naziv iz prikazanih zadanih vrijednosti (alt_e25_f_0_example_design), potražite novi put i upišite novi dizajn nprampime direktorija (ample_dir>).
11. Pritisnite OK.

1.2.1. Dizajn Example Parametri
Tablica 2. Parametri u Example Dizajn kartica

Parametar	Opis
Example Dizajn	Dostupan exampdizajne datoteka za postavke IP parametara. Samo jednokanalni example dizajn je podržan za ovaj IP.
Example Dizajn Files	The filegenerirati za različite faze razvoja. • Simulacija—generira potrebne files za simulaciju exampoblikovati. • Sinteza—generira sintezu files. Koristite ove files za kompajliranje dizajna u softveru Intel Quartus Prime Pro Edition za testiranje hardvera i izvođenje statičke vremenske analize.
Generirati File Format	Format RTL-a files za simulaciju—Verilog.
Odaberite ploču	Podržani hardver za implementaciju dizajna. Kada odaberete Intel FPGA razvojnu ploču, koristite uređaj AGIB027R31B1E2VRO kao ciljni uređaj za dizajn npr.ample generacije. Agilex I-series Transceiver-SoC Dev Kit: Ova vam opcija omogućuje testiranje dizajna npr.ampna odabranom Intel FPGA IP razvojnom kompletu. Ova opcija automatski odabire ciljni uređaj AGIB027R31B1E2VRO. Ako vaša revizija ploče ima drugu ocjenu uređaja, možete promijeniti ciljni uređaj. Ništa: Ova opcija isključuje hardverske aspekte za dizajn nprample.

1.3. Generiranje pločice Files

Generiranje logike podrške je korak prije sinteze koji se koristi za generiranje povezanih s pločicama filepotrebni za simulaciju i dizajn hardvera. Generacija pločica potrebna je za sve
Simulacije dizajna temeljene na F-pločicama. Ovaj korak morate dovršiti prije simulacije.

1. U naredbenom retku idite do mape compilation_test_design u svom example dizajn: cd /kompilacijski_test_dizajn.
2. Pokrenite sljedeću naredbu: quartus_tlg alt_eth_25g

1.4. Simulacija F-pločice 25G Ethernet Intel FPGA IP dizajna 
Example Testbench
Dizajn možete prevesti i simulirati pokretanjem simulacijske skripte iz naredbenog retka.

1. U naredbenom retku promijenite radni direktorij za simulaciju testnog stola: cdample_dir>/ex_25g/sim.
2. Pokrenite simulaciju IP postavke: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tablica 3. Koraci za simulaciju ispitnog stola

Simulator	upute
VCS*	U naredbeni redak upišite sh run_vcs.sh
QuestaSim*	U naredbeni redak upišite vsim -do run_vsim.do -logfile vsim.log Ako radije simulirate bez otvaranja QuestaSim GUI, upišite vsim -c -do run_vsim.do -logfile vsim.log
Kadenca -Xcelium*	U naredbeni redak upišite sh run_xcelium.sh

Uspješna simulacija završava sljedećom porukom:
Simulacija je uspjela. ili Testbench dovršen.
Nakon uspješnog završetka možete analizirati rezultate.
1.5. Sastavljanje i konfiguriranje dizajna Nprample u hardveru
25G Ethernet Intel FPGA IP uređivač osnovnih parametara omogućuje vam kompajliranje i konfiguriranje dizajna npr.ample na ciljnom razvojnom kompletu.

Sastaviti i konfigurirati dizajn nprampna hardveru, slijedite ove korake:

1. Pokrenite softver Intel Quartus Prime Pro Edition i odaberite Processing ➤ Start Compilation za kompajliranje dizajna.
2. Nakon što generirate SRAM objekt file .sof, slijedite ove korake za programiranje dizajna hardvera nprampna Intel Agilex uređaju:
   a. Na izborniku Alati kliknite Programer.
   b. U programatoru kliknite Postavljanje hardvera.
   c. Odaberite uređaj za programiranje.
   d. Odaberite i dodajte Intel Agilex ploču svojoj Intel Quartus Prime Pro Edition sesiji.
   e. Provjerite je li način rada postavljen na JTAG.
   f. Odaberite Intel Agilex uređaj i kliknite Dodaj uređaj. Programator se prikazuje
   blok dijagram veza između uređaja na vašoj ploči.
   g. U redu s vašim .sof označite okvir za .sof.
   h. Označite okvir u stupcu Program/Konfiguracija.
   ja Pritisnite Start.

1.6. Testiranje F-tile 25G Ethernet Intel FPGA IP dizajna hardvera Example
Nakon što kompajlirate F-tile 25G Ethernet Intel FPGA IP dizajn jezgre nprampi konfigurirajte ga na svom Intel Agilex uređaju, možete koristiti System Console za programiranje IP jezgre.
Za uključivanje konzole sustava i testiranje dizajna hardvera nprample, slijedite ove korake:

1. U softveru Intel Quartus Prime Pro Edition odaberite Alati ➤ Sustav
   Alati za otklanjanje pogrešaka ➤ Konzola sustava za pokretanje konzole sustava.
2. U oknu Tcl konzole upišite cd hwtest da biste promijenili direktorij u /hardware_test_design/hwtest.
3. Upišite izvorni main.tcl da biste otvorili vezu na JTAG majstorski.

Slijedite postupak testiranja u odjeljku Testiranje hardvera dizajna nprample i promatrajte rezultate testa u konzoli sustava.

F-pločica 25G Ethernet Dizajn Example za Intel Agilex uređaje

F-tile 25G Ethernet dizajn prample demonstrira Ethernet rješenje za Intel Agilex uređaje koji koriste 25G Ethernet Intel FPGA IP jezgru.
Generirajte dizajn nprample iz Example Kartica Dizajn uređivača IP parametara 25G Ethernet Intel FPGA. Također možete odabrati generiranje dizajna sa ili bez
Reed-Solomon Forward Error Correction (RS-FEC) značajka.
2.1. Značajke

• Podržava jedan Ethernet kanal koji radi na 25G.
• Generira dizajn example s RS-FEC značajkom.
• Pruža ispitni stol i skriptu za simulaciju.
• Instancira referentne F-pločice i PLL taktove sustava Intel FPGA IP na temelju IP konfiguracije.

2.2. Hardverski i softverski zahtjevi
Intel koristi sljedeći hardver i softver za testiranje dizajna nprampdatoteka u Linux sustavu:

• Intel Quartus Prime Pro Edition softver.
• Simulator Siemens* EDA QuestaSim, Synopsys* VCS i Cadence Xcelium.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) za testiranje hardvera.

2.3. Funkcionalni opis
F-tile 25G Ethernet dizajn prampsastoji se od MAC+PCS+PMA varijante jezgre. Sljedeći blok dijagrami prikazuju komponente dizajna i signale najviše razine varijante jezgre MAC+PCS+PMA u F-pločici 25G Ethernet dizajna pr.ample.
Slika 5. Blok dijagram—F-tile 25G Ethernet dizajn Example (MAC+PCS+PMA Core Variant)

2.3.1. Komponente dizajna
Tablica 4. Komponente dizajna

komponenta	Opis
F-pločica 25G Ethernet Intel FPGA IP	Sastoji se od MAC-a, PCS-a i primopredajnika PHY, sa sljedećom konfiguracijom: • Osnovna varijanta: MAC+PCS+PMA • Omogući kontrolu protoka: izborno • Omogući generiranje greške veze: izborno • Omogući prolaz preambule: izborno • Omogući prikupljanje statistike: izborno • Omogući brojače MAC statistike: izborno • Referentna taktna frekvencija: 156.25 Za dizajn nprampsa značajkom RS-FEC, konfigurira se sljedeći dodatni parametar: • Omogući RS-FEC: izborno
Referenca F-pločice i sistemski PLL satovi Intel FPGA IP	Postavke F-Tile Reference i System PLL Clocks Intel FPGA IP uređivača parametara usklađene su sa zahtjevima F-tile 25G Ethernet Intel FPGA IP. Ako generirate dizajn nprample pomoću Generiraj Example Dizajn u uređivaču IP parametara, IP se instancira automatski. Ako izradite vlastiti dizajn nprample, morate ručno instancirati ovaj IP i spojiti sve I/O portove. Za informacije o ovoj IP adresi, pogledajte F-Tile arhitektura i PMA i FEC Direct PHY IP korisnički priručnik.
Logika klijenta	Sastoji se od: • Generator prometa, koji generira burst pakete do 25G Ethernet Intel FPGA IP jezgre za prijenos. • Monitor prometa, koji prati burst pakete koji dolaze iz 25G Ethernet Intel FPGA IP jezgre.
Izvor i sonda	Signali izvora i sonde, uključujući ulazni signal resetiranja sustava, koji možete koristiti za otklanjanje pogrešaka.

Povezane informacije
F-Tile arhitektura i PMA i FEC Direct PHY IP korisnički priručnik

Simulacija

Ispitni uređaj šalje promet kroz IP jezgru, vježbajući stranu prijenosa i stranu primanja IP jezgre.
2.4.1. Testna klupa
Slika 6. Blok dijagram F-pločice 25G Ethernet Intel FPGA IP dizajna Example Simulation Testbench

Tablica 5. Komponente ispitnog stola

komponenta	Opis
Uređaj koji se testira (DUT)	25G Ethernet Intel FPGA IP jezgra.
Ethernet paketni generator i paketni monitor	• Generator paketa generira okvire i šalje ih DUT-u. • Packet Monitor prati TX i RX podatkovne staze i prikazuje okvire u konzoli simulatora.
Referenca F-pločice i sistemski PLL satovi Intel FPGA IP	Generira referentne taktove primopredajnika i PLL sustava.

2.4.2. Dizajn simulacije Example Komponente
Tablica 6. F-pločica 25G Ethernet dizajn Example Testbench File Opisi

File Ime	Opis
Ispitni uređaj i simulacija Files
osnovni_avl_tb_top.v	Ispitni stol najviše razine file. Ispitni uređaj instancira DUT, izvodi Avalon® memorijsko mapiranu konfiguraciju na komponentama dizajna i klijentskoj logici, te šalje i prima pakete prema ili od 25G Ethernet Intel FPGA IP-a.
Testbench skripte
nastavak…

File Ime	Opis
run_vsim.do	Skripta ModelSim za pokretanje testnog stola.
run_vcs.sh	Synopsys VCS skripta za pokretanje testnog stola.
run_xcelium.sh	Skripta Cadence Xcelium za pokretanje testnog stola.

2.4.3. Testni slučaj
Slučaj testiranja simulacije izvodi sljedeće radnje:

1. Instancira F-tile 25G Ethernet Intel FPGA IP i F-Tile referentne i PLL taktove sustava Intel FPGA IP.
2. Čeka da se RX sat i signal PHY statusa uspostave.
3. Ispisuje PHY status.
4. Šalje i prima 10 valjanih podataka.
5. Analizira rezultate. Uspješni testni uređaj prikazuje "Testbench complete.".

Sljedeći sampizlaz ilustrira uspješnu probu simulacije:

Kompilacija

Slijedite postupak u Prevođenje i konfiguriranje dizajna Example u hardveru za kompajliranje i konfiguriranje dizajna nprample u odabranom hardveru.
Možete procijeniti iskorištenost resursa i Fmax pomoću dizajna samo za kompilaciju nprample. Svoj dizajn možete sastaviti pomoću naredbe Start Compilation na
Izbornik za obradu u softveru Intel Quartus Prime Pro Edition. Uspješna kompilacija generira sažetak izvješća o kompilaciji.
Za više informacija pogledajte Kompilaciju dizajna u korisničkom priručniku za Intel Quartus Prime Pro Edition.
Povezane informacije

• Sastavljanje i konfiguriranje dizajna Nprampu Hardver na stranici 7
• Kompilacija dizajna u korisničkom priručniku za Intel Quartus Prime Pro Edition

2.6. Testiranje hardvera
U dizajnu hardvera nprample, možete programirati IP jezgru u internom serijskom povratnom načinu rada i generirati promet na odašiljačkoj strani koji se vraća natrag kroz prijemnu stranu.
Slijedite postupak na dostavljenoj povezanoj poveznici za informacije kako biste testirali dizajn nprample u odabranom hardveru.
Povezane informacije
Testiranje F-tile 25G Ethernet Intel FPGA IP dizajna hardvera Example na stranici 8
2.6.1. Postupak ispitivanja
Slijedite ove korake za testiranje dizajna nprampdatoteka u hardveru:

1. Prije nego što pokrenete testiranje hardvera za ovaj dizajn nprample, morate resetirati sustav:
   a. Pritisnite Alati ➤ Alat za uređivač izvora i sondi unutar sustava za zadani GUI izvora i sonde.
   b. Prebacite signal resetiranja sustava (Izvor[3:0]) sa 7 na 8 za primjenu resetiranja i vratite signal resetiranja sustava natrag na 7 da oslobodite sustav iz stanja resetiranja.
   c. Pratite signale sonde i provjerite je li status valjan.
2. U konzoli sustava idite do mape hwtest i pokrenite naredbu: izvor main.tcl da odaberete JTAG majstorski. Prema zadanim postavkama, prvi JTAG majstor na JTAG lanac je odabran. Za odabir JTAG master za Intel Agilex uređaje, pokrenite ovu naredbu: set_jtag <number of appropriate JTAG majstor>. nprample: set_jtag 1.
3. Izvedite sljedeće naredbe na sistemskoj konzoli za pokretanje serijskog povratnog testa:

Tablica 7. Parametri naredbe

Parametar	Opis	Example Upotreba
chkphy_status	Prikazuje frekvencije takta i status PHY zaključavanja.	% chkphy_status 0 # Provjerite status veze 0
chkmac_stats	Prikazuje vrijednosti u MAC statističkim brojačima.	% chkmac_stats 0 # Provjerava brojač mac statistike veze 0
počisti_svu_statistiku	Briše brojače IP jezgre statistike.	% clear_all_stats 0 # Briše statistički brojač veze 0
start_gen	Pokreće generator paketa.	% start_gen 0 # Početak generiranja paketa na vezi 0
stop_gen	Zaustavlja generator paketa.	% stop_gen 0 # Zaustavi generiranje paketa na vezi 0
loop_on	Uključuje unutarnju serijsku petlju.	% loop_on 0 # Uključi unutarnju povratnu petlju na vezi 0
loop_off	Isključuje unutarnju serijsku petlju.	% loop_off 0 # Isključite unutarnju povratnu petlju na vezi 0
reg_read	Vraća vrijednost registra IP jezgre na .	% reg_read 0x402 # Čitanje IP CSR registra na adresi 402 veze 0
reg_write	Piše u registar IP jezgre na adresi .	% reg_write 0x401 0x1 # Upišite 0x1 u IP CSR skrać registar na adresi 401 veze 0

a. Upišite loop_on za uključivanje internog serijskog povratnog načina rada.
b. Upišite chkphy_status za provjeru statusa PHY. Status TXCLK, RXCLK i RX trebao bi imati iste vrijednosti prikazane u nastavku za stabilnu vezu:

c. Upišite clear_all_stats za brisanje registara statistike TX i RX.
d. Upišite start_gen za početak generiranja paketa.
e. Upišite stop_gen za zaustavljanje generiranja paketa.
f. Upišite chkmac_stats za čitanje brojača statistike TX i RX. Provjerite sljedeće:
ja Odaslani okviri paketa odgovaraju primljenim okvirima paketa.
ii. Nema primljenih okvira pogreške.
g. Upišite loop_off za isključivanje unutarnje serijske petlje.
Slika 7. Sample Test Output—TX i RX statistički brojači

Povijest revizija dokumenta za F-tile 25G Ethernet FPGA IP dizajn Example Korisnički priručnik

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2022.10.14	22.3	1.0.0	Početno izdanje.

Intel Corporation. Sva prava pridržana. Intel, Intelov logotip i druge Intelove oznake zaštitni su znakovi Intel Corporation ili njegovih podružnica. Intel jamči performanse svojih FPGA i poluvodičkih proizvoda prema trenutnim specifikacijama u skladu s Intelovim standardnim jamstvom, ali zadržava pravo izmjene bilo kojeg proizvoda i usluge u bilo koje vrijeme bez prethodne najave. Intel ne preuzima nikakvu odgovornost niti obvezu proizašlu iz primjene ili upotrebe bilo koje informacije, proizvoda ili usluge opisane ovdje, osim ako je Intel izričito pismeno pristao. Intelovim kupcima savjetuje se da nabave najnoviju verziju specifikacija uređaja prije nego što se pouzdaju u bilo kakve objavljene informacije i prije naručivanja proizvoda ili usluga. *Druga imena i robne marke mogu se smatrati vlasništvom drugih.
ISO
9001:2015
Registriran

Internetska inačica
Pošaljite povratne informacije
ID: 750200
Verzija: 2022.10.14

Dokumenti / Resursi

intel F-Tile 25G Ethernet FPGA IP dizajn Example [pdf] Korisnički priručnik F-Tile 25G Ethernet FPGA IP dizajn Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP dizajn Example, IP dizajn Exampu, 750200

Reference

• korisnički priručnik