Ynhâld ferstopje
1 intel Chip ID FPGA IP Cores
2 Related Information
3 Apparaat Support
4 Chip ID Intel Stratix 10 FPGA IP Core
5 Ports
6 Tagong ta Chip ID Intel Stratix 10 FPGA IP fia Signal Tap
6.1 De Chip ID Intel Stratix 10 FPGA IP Core weromsette
6.2 Related Information
6.3 Tagong ta Unike Chip ID Intel Arria 10 FPGA IP en Unique Chip ID Intel Cyclone 10 GX FPGA IP fia Signal Tap
6.4 Resette de Chip ID Intel FPGA IP Core
6.5 Chip ID Intel FPGA IP Cores User Guide Archives
7 Dokumintferzjeskiednis foar de Chip ID Intel FPGA IP Cores User Guide
8 Dokuminten / Resources
8.1 Referinsjes
9 Related Posts

intel-LOGO

intel Chip ID FPGA IP Cores

intel-Chip-ID-FPGA-IP-Cores-PRODUCT

Elke stipe Intel® FPGA hat in unyk 64-bit chip ID. Chip ID Intel FPGA IP kearnen kinne jo lêze út dizze chip ID foar apparaat identifikaasje.

Related Information

  • Yntroduksje ta Intel FPGA IP Cores
    • Jout algemiene ynformaasje oer alle Intel FPGA IP-kearnen, ynklusyf parameterisearjen, generearjen, opwurdearjen en simulearjen fan IP-kearnen.
  • It generearjen fan in kombinearre Simulator Setup Script
    • Meitsje simulaasjeskripts dy't gjin hânmjittige fernijings nedich binne foar upgrades fan software of IP-ferzje.

Apparaat Support

IP Cores Stipe apparaten
Chip ID Intel Stratix® 10 FPGA IP kearn Intel Stratix 10
Unike Chip ID Intel Arria® 10 FPGA IP kearn Intel Arria 10
Unike Chip ID Intel Cyclone® 10 GX FPGA IP kearn Intel Cyclone 10 GX
Unike Chip ID Intel MAX® 10 FPGA IP Intel MAX 10
Unike Chip ID Intel FPGA IP kearn Stratix V Arria V Cyclone V

Related Information

  • Unike Chip ID Intel MAX 10 FPGA IP Core

Chip ID Intel Stratix 10 FPGA IP Core

  • Dizze seksje beskriuwt de Chip ID Intel Stratix 10 FPGA IP-kearn.

Funksjonele beskriuwing

It data_valid-sinjaal begjint leech yn 'e begjinstân wêr't gjin gegevens fan it apparaat lêzen wurde. Nei it fieden fan in heech-nei-leech puls oan 'e readid-ynfierpoarte, lêst de Chip ID Intel Stratix 10 FPGA IP de unike chip-ID. Nei it lêzen beweart de IP-kearn it data_valid-sinjaal om oan te jaan dat de unike chip-ID-wearde by de útfierpoarte klear is foar opheljen. De operaasje werhellet allinich as jo de IP-kearn weromsette. De chip_id[63:0] útfierpoarte hâldt de wearde fan 'e unike chip-ID oant jo it apparaat opnij konfigurearje of de IP-kearn weromsette.

Noat: Jo kinne net simulearje de Chip ID IP kearn omdat de IP kearn ûntfangt it antwurd op chip ID gegevens út SDM. Om dizze IP-kearn te falidearjen, advisearret Intel dat jo hardware-evaluaasje útfiere.

Ports

Ofbylding 1: Chip ID Intel Stratix 10 FPGA IP Core Ports

intel-Chip-ID-FPGA-IP-Cores-FIG-1

Tabel 2: Chip ID Intel Stratix 10 FPGA IP Core Ports Beskriuwing

Haven I/O Grutte (bit) Beskriuwing
clkin Ynfier 1 Feeds klok sinjaal oan de chip ID blok. De maksimale stipe frekwinsje is lykweardich oan jo systeemklok.
weromsette Ynfier 1 Syngroane reset dy't de IP-kearn weromsette.

Om de IP-kearn te resetten, befestigje it reset-sinjaal heech foar op syn minst 10 clkin-syklusen.
data_valid Utfier 1 Jout oan dat de unike chip ID is klear foar opheljen. As it sinjaal leech is, is de IP-kearn yn 'e inisjele steat of oan it laden fan gegevens fan in fuse-ID. Nei't de IP-kearn it sinjaal beweart, binne de gegevens klear foar opheljen by de chip_id [63..0] útfierpoarte.
chip_id Utfier 64 Jout de unike chip-ID oan neffens syn respektivelike fuse ID-lokaasje. De gegevens binne allinich jildich neidat de IP-kearn it data_valid-sinjaal beweart.

De wearde by power-up wurdt weromset nei 0.

De chip_id [63:0]-útfierpoarte hâldt de wearde fan 'e unike chip-ID oant jo it apparaat opnij konfigurearje of de IP-kearn weromsette.
readid Ynfier 1 It readid-sinjaal wurdt brûkt om de ID-wearde fan it apparaat te lêzen. Elke kear as it sinjaal wearde feroaret fan 1 nei 0, triggert de IP-kearn de lês-ID-operaasje.

Jo moatte ride it sinjaal nei 0 as net brûkt. Om de lês-ID-operaasje te begjinnen, ryd it sinjaal heech foar op syn minst 3 kloksyklusen, lûk it dan leech. De IP-kearn begjint de wearde fan 'e chip-ID te lêzen.

Tagong ta Chip ID Intel Stratix 10 FPGA IP fia Signal Tap

As jo ​​​​it readid-sinjaal wikselje, begjint de Chip ID Intel Stratix 10 FPGA IP-kearn de chip-ID te lêzen fan it Intel Stratix 10-apparaat. As de chip-ID klear is, beweart de Chip ID Intel Stratix 10 FPGA IP-kearn it data_valid sinjaal en einiget de JTAG tagong.

Noat: Tastean in fertraging lykweardich oan tCD2UM nei folsleine chip konfiguraasje foardat besykje te lêzen de unike chip ID. Sjoch it oanbelangjende apparaatdatablêd foar tCD2UM-wearde.

De Chip ID Intel Stratix 10 FPGA IP Core weromsette

Om de IP-kearn werom te setten, moatte jo it reset-sinjaal foar op syn minst tsien kloksyklusen beweare.

Noat

  1. Foar Intel Stratix 10 apparaten, net reset de IP kearn oant op syn minst tCD2UM nei folsleine chip inisjalisaasje. Sjoch it oanbelangjende apparaatdatablêd foar tCD2UM-wearde.
  2. Foar rjochtlinen foar IP-kearn-ynstantiaasje moatte jo ferwize nei de Intel Stratix 10 Reset Release IP-seksje yn 'e Intel Stratix 10 Configuration User Guide.
Related Information

Intel Stratix 10 Configuration User Guide

  • Jout mear ynformaasje oer Intel Stratix 10 Reset Release IP.

Chip ID Intel FPGA IP Cores

Dizze seksje beskriuwt de folgjende IP-kearnen

  • Unike Chip ID Intel Arria 10 FPGA IP kearn
  • Unike Chip ID Intel Cyclone 10 GX FPGA IP kearn
  • Unike Chip ID Intel FPGA IP kearn

Funksjonele beskriuwing

It data_valid-sinjaal begjint leech yn 'e begjinstân wêr't gjin gegevens fan it apparaat lêzen wurde. Nei it feeden fan in kloksinjaal oan 'e clkin-ynputpoarte, lêst de Chip ID Intel FPGA IP-kearn de unike chip-ID. Nei it lêzen beweart de IP-kearn it data_valid-sinjaal om oan te jaan dat de unike chip-ID-wearde by de útfierpoarte klear is foar opheljen. De operaasje werhellet allinich as jo de IP-kearn weromsette. De chip_id[63:0] útfierpoarte hâldt de wearde fan 'e unike chip-ID oant jo it apparaat opnij konfigurearje of de IP-kearn weromsette.

Noat: De Intel Chip ID IP-kearn hat gjin simulaasjemodel files. Om dizze IP-kearn te falidearjen, advisearret Intel dat jo hardware-evaluaasje útfiere.

Ofbylding 2: Chip ID Intel FPGA IP Core Ports

intel-Chip-ID-FPGA-IP-Cores-FIG-2

Tabel 3: Chip ID Intel FPGA IP Core Ports Beskriuwing

Haven I/O Grutte (bit) Beskriuwing
clkin Ynfier 1 Feeds klok sinjaal oan de chip ID blok. De maksimale stipe frekwinsjes binne as folget:

• Foar Intel Arria 10 en Intel Cyclone 10 GX: 30 MHz.

• Foar Intel MAX 10, Stratix V, Arria V en Cyclone V: 100 MHz.
weromsette Ynfier 1 Syngroane reset dy't de IP-kearn weromsette.

Om de IP-kearn te resetten, befestigje it reset-sinjaal heech foar op syn minst 10 clkin-syklusen (1).

De chip_id [63:0]-útfierpoarte hâldt de wearde fan 'e unike chip-ID oant jo it apparaat opnij konfigurearje of de IP-kearn weromsette.
data_valid Utfier 1 Jout oan dat de unike chip ID is klear foar opheljen. As it sinjaal leech is, is de IP-kearn yn 'e inisjele steat of oan it laden fan gegevens fan in fuse-ID. Nei't de IP-kearn it sinjaal beweart, binne de gegevens klear foar opheljen by de chip_id [63..0] útfierpoarte.
chip_id Utfier 64 Jout de unike chip-ID oan neffens syn respektivelike fuse ID-lokaasje. De gegevens binne allinich jildich neidat de IP-kearn it data_valid-sinjaal beweart.

De wearde by power-up wurdt weromset nei 0.
Tagong ta Unike Chip ID Intel Arria 10 FPGA IP en Unique Chip ID Intel Cyclone 10 GX FPGA IP fia Signal Tap

Noat: De Intel Arria 10 en Intel Cyclone 10 GX chip ID is net tagonklik as jo oare systemen of IP-kearnen hawwe dy't tagong hawwe ta de JTAG tagelyk. Bygelyksample, de Signal Tap II Logic Analyzer, Transceiver Toolkit, yn-systeem sinjalen as probes, en de SmartVID Controller IP-kearn.

As jo ​​​​it resetsignaal wikselje, begjinne de Unique Chip ID Intel Arria 10 FPGA IP en Unique Chip ID Intel Cyclone 10 GX FPGA IP-kearnen de chip-ID te lêzen fan it Intel Arria 10- of Intel Cyclone 10 GX-apparaat. As de chip-ID klear is, beweare de Unique Chip ID Intel Arria 10 FPGA IP en Unique Chip ID Intel Cyclone 10 GX FPGA IP-kearnen it data_valid sinjaal en einiget de JTAG tagong.

Noat: Tastean in fertraging lykweardich oan tCD2UM nei folsleine chip konfiguraasje foardat besykje te lêzen de unike chip ID. Sjoch it oanbelangjende apparaatdatablêd foar tCD2UM-wearde.

Resette de Chip ID Intel FPGA IP Core

Om de IP-kearn werom te setten, moatte jo it reset-sinjaal foar op syn minst tsien kloksyklusen beweare. Neidat jo it reset-sinjaal deassert hawwe, lêst de IP-kearn de unike chip-ID fan it fuse-ID-blok opnij. De IP-kearn beweart it data_valid sinjaal nei it foltôgjen fan de operaasje.

Noat: Foar Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V, en Cyclone V apparaten, net reset de IP kearn oant op syn minst tCD2UM nei folsleine chip inisjalisaasje. Sjoch it oanbelangjende apparaatdatablêd foar tCD2UM-wearde.

Chip ID Intel FPGA IP Cores User Guide Archives

As in IP-kearnferzje net fermeld is, jildt de brûkersgids foar de foarige IP-kearnferzje.

IP Core Ferzje Brûkersgids
18.1 Chip ID Intel FPGA IP Cores User Guide
18.0 Chip ID Intel FPGA IP Cores User Guide

Dokumintferzjeskiednis foar de Chip ID Intel FPGA IP Cores User Guide

Dokumint Ferzje Intel Quartus® Prime Ferzje Feroarings
2022.09.26 20.3
  • Fuortsmiten Project Management Best Practices link.
  • Bywurke Funksjonele beskriuwing yn Chip ID Intel Stratix 10 FPGA IP Core.
  • Bywurke Funksjonele beskriuwing yn Chip ID Intel FPGA IP Cores.
2020.10.05 20.3
  • Bywurke de beskriuwing fan 'e clkin en resetports yn tabel: Chip ID Intel FPGA IP Core Ports Beskriuwing om Intel MAX 10 details op te nimmen.
  • Updated de Resette de Chip ID Intel FPGA IP Core seksje om stipe foar it Intel MAX 10-apparaat op te nimmen.
2019.05.17 19.1 Updated de De Chip ID Intel Stratix 10 FPGA IP Core weromsette ûnderwerp om in twadde notysje ta te foegjen oangeande rjochtlinen foar IP-kearn-ynstantiaasje.
2019.02.19 18.1 Stipe tafoege foar de Intel MAX 10-apparaten yn 'e IP-kearnen en de stipe apparaten tafel.
2018.12.24 18.1
  • Added de Chip ID Intel FPGA IP Cores User Guide Archives ôfdieling.
  •  It dokumint werstrukturearre om mear details te jaan oer de respektivelike stipe apparaten.
2018.06.08 18.0
  • Bywurke de readid poarte beskriuwing.
  • Bywurke de reset poarte beskriuwing.
2018.05.07 18.0 Readid-poarte tafoege foar Chip ID Intel Stratix 10 FPGA IP IP-kearn.

 

Datum Ferzje Feroarings
desimber 2017 2017.12.11
  •  Updated dokumint titel fan Altera Unique Chip ID IP Core User Guide.
  • Added Apparaat Support ôfdieling.
  •  Kombinearre en tafoege ynformaasje fan Altera Arria 10 Unike Chip ID IP Core User Guide en Stratix 10 Unike Chip ID IP Core User Guide.
  • Rebranded nei Intel.
  • Bywurke Funksjonele beskriuwing.
  • Intel Cyclone 10 GX apparaatstipe tafoege.
Mei 2016 2016.05.02
  •  Ferwidere standert IP-kearnynformaasje en tafoege keppeling nei Quartus Prime Handbook.
  • Bywurke notysje oer Arria 10-apparaatstipe.
septimber 2014 2014.09.02 • Updated dokumint titel te reflektearje nije namme fan "Altera Unique Chip ID" IP kearn.
Datum Ferzje Feroarings
augustus, 2014 2014.08.18
  • Updated parameterization stappen foar legacy parameter editor.
  • Opmerking tafoege dat dizze IP-kearn gjin Arria 10-ûntwerpen stipet.
juny, 2014 2014.06.30
  • MegaWizard Plug-In Manager ynformaasje ferfongen mei IP Catalog.
  • Standertynformaasje tafoege oer it opwurdearjen fan IP-kearnen.
  • Tafoege standert ynstallaasje en lisinsje ynformaasje.
  • Fuortsmite ferâldere apparaat stipe nivo ynformaasje. IP-kearnapparaatstipe is no beskikber yn IP-katalogus en parameterbewurker.
septimber 2013 2013.09.20 Bywurke om "De chip-ID fan in FPGA-apparaat oernimme" nei "De unike chip-ID fan in FPGA-apparaat te krijen"
Mei, 2013 1.0 Inisjele release.

Stjoer Feedback

Dokuminten / Resources

intel Chip ID FPGA IP Cores [pdf] Brûkersgids
Chip ID FPGA IP Cores, Chip ID, FPGA IP Cores, IP Cores

Referinsjes

Related Posts

Lit in reaksje efter

Jo e-mailadres sil net publisearre wurde. Ferplichte fjilden binne markearre *