IP FPGA
Ex de conceptionample Guide de l'utilisateur
Ethernet 25G Intel® F-Tile
Mise à jour pour Intel® Quartus®
Suite de conception principale : 22.3
Version IP : 1.0.0

Guide de démarrage rapide

Le F-tile 25G Ethernet Intel FPGA IP pour les appareils Intel Agilex™ offre la capacité de générer des exampfichiers pour les configurations sélectionnées.
Figure 1. Conception Exampl'utilisation

Structure du répertoire

Figure 2. Conception IP Intel FPGA Ethernet 25G Example Répertoire Structure

• La simulation files (banc de test pour la simulation uniquement) sont situés dansample_dir>/example_testbench.
• La conception de compilation uniquement example est situé dansample_dir>/ compilation_test_design.
• La configuration matérielle et le test files (la conception example dans le matériel) sont situés dansample_dir>/hardware_test_design.

Tableau 1. Annuaire et File Descriptions

File Noms	Description
eth_ex_25g.qpf	Projet Intel Quartus® Prime file.
eth_ex_25g.qsf	Paramètres du projet Intel Quartus Prime file.
eth_ex_25g.sdc	Contraintes de conception de Synopsys file. Vous pouvez copier et modifier ce file pour votre propre conception de cœur IP Intel FPGA 25GbE.
eth_ex_25g.v	Conception Verilog HDL de haut niveau example file. La conception à canal unique utilise Verilog file.
commun/	Conception matérielle example support files.
hwtest/main.tcl	Principal file pour accéder à la console système.

Génération du Design Example

Figure 4. Exampl'onglet Conception dans l'éditeur de paramètres F-tile 25G Ethernet Intel FPGA IP

Suivez ces étapes pour générer la conception matérielle exampfichier et testbench :

1. Dans l'édition Intel Quartus Prime Pro, cliquez sur File ➤ New Project Wizard pour créer un nouveau projet Quartus Prime, ou File ➤ Ouvrir un projet pour ouvrir un projet Quartus Prime existant. L'assistant vous invite à spécifier un périphérique.
2. Dans le catalogue IP, recherchez et sélectionnez 25G Ethernet Intel FPGA IP for Agilex. La fenêtre Nouvelle variante IP s'affiche.
3. Spécifiez un nom de niveau supérieur pour votre variante IP et cliquez sur OK. L'éditeur de paramètres ajoute le .ip de niveau supérieur file automatiquement au projet en cours. Si vous êtes invité à ajouter manuellement le .ip file au projet, cliquez sur Projet ➤ Ajouter/Supprimer Files dans Project pour ajouter le file.
4. Dans le logiciel Intel Quartus Prime Pro Edition, vous devez sélectionner un périphérique Intel Agilex spécifique dans le champ Périphérique, ou conserver le périphérique par défaut proposé par le logiciel Intel Quartus Prime.
   Note: La conception matérielle example écrase la sélection avec le périphérique sur la carte cible. Vous spécifiez la carte cible à partir du menu de conception examples options dans l'Exampl'onglet Conception.
5. Cliquez sur OK. L'éditeur de paramètres apparaît.
6. Dans l'onglet IP, spécifiez les paramètres de votre variante de cœur IP.
7. Sur l'Exampl'onglet Conception, pour Example Design Files, sélectionnez l'option Simulation pour générer le testbench, et sélectionnez l'option Synthesis pour générer la conception matérielle example. Uniquement Verilog HDL files sont générés.
   Note: Un noyau IP VHDL fonctionnel n'est pas disponible. Spécifiez Verilog HDL uniquement, pour votre conception de base IP example.
8. Pour Target Development Kit, sélectionnez Agilex I-series Transceiver-SoC Dev Kit
9. Cliquez sur le Générer Example bouton Conception. Le Select Exampla fenêtre Design Directory s'affiche.
10. Si vous souhaitez modifier le design exampchemin ou nom du répertoire parmi les valeurs par défaut affichées (alt_e25_f_0_example_design), accédez au nouveau chemin et tapez le nouveau design example nom du répertoire (ample_dir>).
11. Cliquez sur OK.

1.2.1. Ex de conceptionamples paramètres
Tableau 2. Paramètres dans l'Exampl'onglet Conception

Paramètre	Description
Example Design	Disponible exampconceptions de fichiers pour les réglages des paramètres IP. Uniquement monocanal exampla conception du fichier est prise en charge pour cette adresse IP.
Example Design Files	Le files à générer pour les différentes phases de développement. • Simulation—génère les éléments nécessaires files pour simuler l'exampla conception. • Synthèse : génère la synthèse files. Utilisez ceux-ci files pour compiler la conception dans le logiciel Intel Quartus Prime Pro Edition pour les tests matériels et effectuer une analyse temporelle statique.
Générer File Format	Le format du RTL files pour la simulation—Verilog.
Sélectionnez le tableau	Matériel pris en charge pour la mise en œuvre de la conception. Lorsque vous sélectionnez une carte de développement Intel FPGA, utilisez le périphérique AGIB027R31B1E2VRO comme périphérique cible pour la conception exampla génération. Agilex I-series Transceiver-SoC Dev Kit : Cette option vous permet de tester la conception exampfichier sur le kit de développement Intel FPGA IP sélectionné. Cette option sélectionne automatiquement le périphérique cible de AGIB027R31B1E2VRO. Si la révision de votre carte a une qualité d'appareil différente, vous pouvez changer l'appareil cible. Aucun: Cette option exclut les aspects matériels pour la conception example.

1.3. Génération de mosaïque Files

La génération de logique de support est une étape de pré-synthèse utilisée pour générer des files requis pour la simulation et la conception de matériel. La génération de tuiles est requise pour tous
Simulations de conception basées sur les tuiles F. Vous devez terminer cette étape avant la simulation.

1. À l'invite de commande, accédez au dossier compilation_test_design dans votre example design: cd /compilation_test_design.
2. Exécutez la commande suivante : quartus_tlg alt_eth_25g

1.4. Simulation de la conception IP Intel FPGA F-tile 25G Ethernet 
Example banc d'essai
Vous pouvez compiler et simuler la conception en exécutant un script de simulation à partir de l'invite de commande.

1. À l'invite de commande, modifiez le répertoire de travail de simulation de testbench : cdample_dir>/ex_25g/sim.
2. Exécutez la simulation de configuration IP : ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tableau 3. Étapes pour simuler le banc d'essai

Simulateur	Instructions
VCS*	Dans la ligne de commande, tapez sh run_vcs.sh
QuestaSim*	Dans la ligne de commande, tapez vsim -do run_vsim.do -logfile vsim.log Si vous préférez simuler sans afficher l'interface graphique de QuestaSim, tapez vsim -c -do run_vsim.do -logfile vsim.log
Cadence -Xcélium*	Dans la ligne de commande, tapez sh run_xcelium.sh

Une simulation réussie se termine par le message suivant :
Simulation réussie. ou Banc d'essai complet.
Après avoir réussi, vous pouvez analyser les résultats.
1.5. Compilation et configuration de Design Example dans le matériel
L'éditeur de paramètres de base IP Intel FPGA Ethernet 25G vous permet de compiler et de configurer la conception example sur un kit de développement cible.

Pour compiler et configurer un design example sur le matériel, suivez ces étapes :

1. Lancez le logiciel Intel Quartus Prime Pro Edition et sélectionnez Traitement ➤ Démarrer la compilation pour compiler la conception.
2. Après avoir généré un objet SRAM file .sof, suivez ces étapes pour programmer la conception matérielle exampfichier sur le périphérique Intel Agilex :
   un. Dans le menu Outils, cliquez sur Programmeur.
   b. Dans le programmeur, cliquez sur Configuration du matériel.
   c. Sélectionnez un dispositif de programmation.
   ré. Sélectionnez et ajoutez la carte Intel Agilex à votre session Intel Quartus Prime Pro Edition.
   e. Assurez-vous que Mode est réglé sur JTAG.
   F. Sélectionnez le périphérique Intel Agilex et cliquez sur Ajouter un périphérique. Le programmateur affiche
   un schéma fonctionnel des connexions entre les appareils de votre carte.
   g. Dans la ligne avec votre .sof, cochez la case du .sof.
   h. Cochez la case dans la colonne Programmer/Configurer.
   je. Cliquez sur Démarrer.

1.6. Test du F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Après avoir compilé le F-tile 25G Ethernet Intel FPGA IP core design exampet configurez-le sur votre périphérique Intel Agilex, vous pouvez utiliser la console système pour programmer le cœur IP.
Pour activer la console système et tester la conception matérielle example, suivez ces étapes:

1. Dans le logiciel Intel Quartus Prime Pro Edition, sélectionnez Outils ➤ Système
   Outils de débogage ➤ Console système pour lancer la console système.
2. Dans le volet de la console Tcl, tapez cd hwtest pour changer de répertoire en /hardware_test_design/hwtest.
3. Tapez source main.tcl pour ouvrir une connexion au JTAG maître.

Suivez la procédure de test dans la section Test du matériel de l'ex de conceptionample et observez les résultats du test dans la console système.

Conception Ethernet F-tile 25G Exampfichier pour les périphériques Intel Agilex

La conception Ethernet F-tile 25G exampLe fichier présente une solution Ethernet pour les périphériques Intel Agilex utilisant le cœur IP Intel FPGA Ethernet 25G.
Générer le design example de l'Exampl'onglet Conception de l'éditeur de paramètres IP Intel FPGA Ethernet 25G. Vous pouvez également choisir de générer le design avec ou sans
la fonction Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Caractéristiques

• Prend en charge un seul canal Ethernet fonctionnant à 25G.
• Génère conception exampfichier avec fonction RS-FEC.
• Fournit un banc d'essai et un script de simulation.
• Instancie la référence F-Tile et les horloges PLL système Intel FPGA IP en fonction de la configuration IP.

2.2. Configuration matérielle et logicielle requise
Intel utilise le matériel et les logiciels suivants pour tester la conception exampfichier dans un système Linux :

• Logiciel Intel Quartus Prime Pro Edition.
• Simulateur Siemens* EDA QuestaSim, Synopsys* VCS et Cadence Xcelium.
• Kit de développement Intel Agilex I-series Transceiver-SoC (AGIB027R31B1E2VRO) pour les tests matériels.

2.3. Description fonctionnelle
La conception Ethernet F-tile 25G exampLe fichier se compose de la variante de base MAC + PCS + PMA. Les schémas fonctionnels suivants montrent les composants de conception et les signaux de niveau supérieur de la variante de base MAC+PCS+PMA dans la conception Ethernet F-tile 25G example.
Figure 5. Schéma fonctionnel—F-tile 25G Ethernet Design Example (variante de base MAC + PCS + PMA)

2.3.1. Composants de conception
Tableau 4. Composants de conception

Composant	Description
IP FPGA Intel Ethernet 25G F-tile	Comprend MAC, PCS et Transceiver PHY, avec la configuration suivante : • Variante de base:MAC+PCS+PMA • Activer le contrôle de flux: Facultatif • Activer la génération de défauts de liaison: Facultatif • Activer le passage du préambule: Facultatif • Activer la collecte de statistiques: Facultatif • Activer les compteurs de statistiques MAC: Facultatif • Fréquence d'horloge de référence: 156.25 Pour la conception exampfichier avec la fonction RS-FEC, le paramètre supplémentaire suivant est configuré : • Activer RS-FEC: Facultatif
Référence F-Tile et horloges PLL système Intel FPGA IP	Les paramètres de l'éditeur de paramètres F-Tile Reference et System PLL Clocks Intel FPGA IP s'alignent sur les exigences de F-tile 25G Ethernet Intel FPGA IP. Si vous générez la conception example utilisant Générer Example Design dans l'éditeur de paramètres IP, l'IP s'instancie automatiquement. Si vous créez votre propre design example, vous devez instancier manuellement cette adresse IP et connecter tous les ports d'E/S. Pour plus d'informations sur cette adresse IP, reportez-vous à Guide de l'utilisateur de l'architecture F-Tile et PMA et FEC Direct PHY IP.
Logique client	Se compose de: • Générateur de trafic, qui génère des paquets en rafale vers le cœur IP Intel FPGA Ethernet 25G pour transmission. • Surveillance du trafic, qui surveille les paquets en rafale provenant du cœur IP Intel FPGA Ethernet 25G.
Source et sonde	Signaux de source et de sonde, y compris le signal d'entrée de réinitialisation du système, que vous pouvez utiliser pour le débogage.

Informations connexes
Guide de l'utilisateur de l'architecture F-Tile et PMA et FEC Direct PHY IP

Simulation

Le testbench envoie le trafic via le cœur IP, exerçant le côté émission et le côté réception du cœur IP.
2.4.1. Banc d'essai
Figure 6. Schéma fonctionnel du F-tile 25G Ethernet Intel FPGA IP Design Example banc de test de simulation

Tableau 5. Composants du banc d'essai

Composant	Description
Dispositif sous test (DUT)	Le cœur IP Intel FPGA Ethernet 25G.
Générateur de paquets Ethernet et moniteur de paquets	• Le générateur de paquets génère des trames et les transmet au DUT. • Packet Monitor surveille les chemins de données TX et RX et affiche les trames dans la console du simulateur.
Référence F-Tile et horloges PLL système Intel FPGA IP	Génère des horloges de référence PLL de l'émetteur-récepteur et du système.

2.4.2. Conception de simulation Examples composants
Tableau 6. Conception Ethernet F-tile 25G Example banc d'essai File Descriptions

File Nom	Description
Banc de test et simulation Files
basic_avl_tb_top.v	Banc de test de haut niveau file. Le banc de test instancie le DUT, effectue la configuration mappée en mémoire Avalon® sur les composants de conception et la logique client, et envoie et reçoit des paquets vers ou depuis l'IP Intel FPGA Ethernet 25G.
Scripts de banc d'essai
suite…

File Nom	Description
run_vsim.do	Le script ModelSim pour exécuter le testbench.
run_vcs.sh	Le script Synopsys VCS pour exécuter le testbench.
run_xcelium.sh	Le script Cadence Xcelium pour exécuter le testbench.

2.4.3. Cas de test
Le scénario de test de simulation effectue les actions suivantes :

1. Instancie F-tile 25G Ethernet Intel FPGA IP et F-Tile Reference et System PLL Clocks Intel FPGA IP.
2. Attend que l'horloge RX et le signal d'état PHY se stabilisent.
3. Imprime l'état PHY.
4. Envoie et reçoit 10 données valides.
5. Analyse les résultats. Le testbench réussi affiche "Testbench complete.".

Les éléments suivantsampLe résultat illustre un test de simulation réussi :

Compilation

Suivez la procédure décrite dans Compilation et configuration de Design Example dans Hardware pour compiler et configurer le design exampfichier dans le matériel sélectionné.
Vous pouvez estimer l'utilisation des ressources et Fmax en utilisant la conception de compilation uniquement example. Vous pouvez compiler votre conception à l'aide de la commande Démarrer la compilation sur le
Menu de traitement dans le logiciel Intel Quartus Prime Pro Edition. Une compilation réussie génère le résumé du rapport de compilation.
Pour plus d'informations, reportez-vous à Design Compilation dans le Guide de l'utilisateur d'Intel Quartus Prime Pro Edition.
Informations connexes

• Compilation et configuration de Design Examplé dans Matériel à la page 7
• Compilation de conception dans le guide de l'utilisateur Intel Quartus Prime Pro Edition

2.6. Test de matériel
Dans la conception matérielle example, vous pouvez programmer le cœur IP en mode de bouclage série interne et générer du trafic côté émission qui reboucle sur le côté réception.
Suivez la procédure sur le lien d'information connexe fourni pour tester la conception exampfichier dans le matériel sélectionné.
Informations connexes
Test du F-tile 25G Ethernet Intel FPGA IP Hardware Design Example à la page 8
2.6.1. Procédure d'essai
Suivez ces étapes pour tester la conception example dans le matériel :

1. Avant d'exécuter les tests matériels pour cette conception example, vous devez réinitialiser le système :
   un. Cliquez sur Outils ➤ Outil Éditeur de sources et sondes dans le système pour l'interface graphique source et sonde par défaut.
   b. Basculez le signal de réinitialisation du système (Source[3:0]) de 7 à 8 pour appliquer les réinitialisations et ramener le signal de réinitialisation du système à 7 pour libérer le système de l'état de réinitialisation.
   c. Surveillez les signaux de la sonde et assurez-vous que l'état est valide.
2. Dans la console système, accédez au dossier hwtest et exécutez la commande : source main.tcl pour sélectionner un JTAG Maître. Par défaut, le premier JTAG maître sur le JTAG la chaîne est sélectionnée. Pour sélectionner le JTAG maître pour les appareils Intel Agilex, exécutez cette commande : set_jtag <nombre de J appropriéTAG maître>. Example : set_jtag 1.
3. Exécutez les commandes suivantes dans la console système pour démarrer le test de bouclage série :

Tableau 7. Paramètres de commande

Paramètre	Description	Exampl'utilisation
chkphy_status	Affiche les fréquences d'horloge et l'état de verrouillage PHY.	% chkphy_status 0 # Vérifier l'état du lien 0
chkmac_stats	Affiche les valeurs des compteurs de statistiques MAC.	% chkmac_stats 0 # Vérifie le compteur de statistiques mac du lien 0
clear_all_stats	Efface les compteurs de statistiques du cœur IP.	% clear_all_stats 0 # Efface le compteur de statistiques du lien 0
start_gen	Démarre le générateur de paquets.	% start_gen 0 # Commencer la génération de paquets sur le lien 0
stop_gen	Arrête le générateur de paquets.	% stop_gen 0 # Arrête la génération de paquets sur le lien 0
loop_on	Active le bouclage série interne.	% loop_on 0 # Activer le bouclage interne sur le lien 0
loop_off	Désactive le bouclage série interne.	% loop_off 0 # Désactiver le bouclage interne sur le lien 0
reg_read	Renvoie la valeur du registre IP principal à .	% reg_read 0x402 # Lire le registre IP CSR à l'adresse 402 du lien 0
reg_write	Écrit au registre central IP à l'adresse .	% reg_write 0x401 0x1 # Écrire 0x1 dans le registre scratch IP CSR à l'adresse 401 du lien 0

un. Tapez loop_on pour activer le mode de bouclage série interne.
b. Tapez chkphy_status pour vérifier l'état de la PHY. Les états TXCLK, RXCLK et RX doivent avoir les mêmes valeurs que celles indiquées ci-dessous pour une liaison stable :

c. Tapez clear_all_stats pour effacer les registres de statistiques TX et RX.
ré. Tapez start_gen pour commencer la génération de paquets.
e. Tapez stop_gen pour arrêter la génération de paquets.
F. Tapez chkmac_stats pour lire les compteurs statistiques TX et RX. Sois sûr que:
je. Les trames de paquets transmises correspondent aux trames de paquets reçues.
ii. Aucune trame d'erreur n'est reçue.
g. Tapez loop_off pour désactiver le bouclage série interne.
Figure 7. Sample Test de sortie—Statistiques TX et RX Compteurs

Historique de révision du document pour F-tile 25G Ethernet FPGA IP Design Example Guide de l'utilisateur

Version du document	Version Intel Quartus Prime	Version IP	Changements
2022.10.14	22.3	1.0.0	Version initiale.

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Version: 2022.10.14

Documents / Ressources

Intel F-Tile 25G Ethernet FPGA IP Design Example [pdf] Guide de l'utilisateur F-Tile 25G Ethernet FPGA IP DesignExample, F-Tile 25G, FPGA Ethernet F-Tile 25G, conception IP FPGA Example, IP DesignExample, 750200

Références

• Manuel d'utilisation