Intel Chip ID FPGA IP-Kerne

Jedes unterstützte Intel® FPGA verfügt über eine eindeutige 64-Bit-Chip-ID. Chip-ID Intel FPGA IP-Cores ermöglichen das Auslesen dieser Chip-ID zur Geräteidentifizierung.

Zugehörige Informationen

• Einführung in Intel FPGA IP-Cores
  • Bietet allgemeine Informationen zu allen Intel FPGA IP-Cores, einschließlich Parametrierung, Generierung, Upgrade und Simulation von IP-Cores.
• Generieren eines Setup-Skripts für den kombinierten Simulator
  • Erstellen Sie Simulationsskripte, die keine manuellen Updates für Software- oder IP-Versions-Upgrades erfordern.

Geräteunterstützung

IP-Cores	Unterstützte Geräte
Chip-ID Intel Stratix® 10 FPGA IP-Core	Intel Stratix 10
Eindeutige Chip-ID Intel Arria® 10 FPGA IP-Core	Intel Arria 10
Eindeutige Chip-ID Intel Cyclone® 10 GX FPGA IP-Core	Intel Zyklon 10 GX
Eindeutige Chip-ID Intel MAX® 10 FPGA IP	IntelMAX 10
Eindeutige Chip-ID Intel FPGA IP-Core	Stratix V Arria V Cyclone V

Zugehörige Informationen

• Eindeutige Chip-ID Intel MAX 10 FPGA IP Core

Chip-ID Intel Stratix 10 FPGA IP Core

• Dieser Abschnitt beschreibt den Chip-ID Intel Stratix 10 FPGA IP-Core.

Funktionsbeschreibung

Das data_valid-Signal beginnt im Anfangszustand niedrig, wenn keine Daten vom Gerät gelesen werden. Nachdem ein High-to-Low-Impuls an den Readid-Eingangsport gesendet wurde, liest die Chip-ID Intel Stratix 10 FPGA IP die eindeutige Chip-ID. Nach dem Lesen aktiviert der IP-Kern das data_valid-Signal, um anzuzeigen, dass der eindeutige Chip-ID-Wert am Ausgangsport zum Abruf bereit ist. Der Vorgang wiederholt sich nur, wenn Sie den IP-Kern zurücksetzen. Der Ausgangsport chip_id[63:0] hält den Wert der eindeutigen Chip-ID, bis Sie das Gerät neu konfigurieren oder den IP-Kern zurücksetzen.

Notiz: Sie können den Chip-ID-IP-Core nicht simulieren, da der IP-Core die Antwort auf Chip-ID-Daten vom SDM erhält. Um diesen IP-Core zu validieren, empfiehlt Intel, dass Sie eine Hardware-Evaluierung durchführen.

Häfen

Abbildung 1: Chip-ID Intel Stratix 10 FPGA IP-Core-Ports

Tabelle 2: Chip-ID Intel Stratix 10 FPGA IP-Core-Ports Beschreibung

Hafen	Ein-/Ausgabe	Größe (Bit)	Beschreibung
clkin	Eingang	1	Leitet das Taktsignal an den Chip-ID-Block weiter. Die maximal unterstützte Frequenz entspricht Ihrer Systemuhr.
zurücksetzen	Eingang	1	Synchroner Reset, der den IP-Kern zurücksetzt. Um den IP-Kern zurückzusetzen, setzen Sie das Reset-Signal für mindestens 10 CLKIN-Zyklen auf „High“.
gültige Daten	Ausgabe	1	Zeigt an, dass die eindeutige Chip-ID zum Abruf bereit ist. Wenn das Signal niedrig ist, befindet sich der IP-Kern im Anfangszustand oder ist dabei, Daten von einer Sicherungs-ID zu laden. Nachdem der IP-Kern das Signal bestätigt hat, sind die Daten am Ausgabeport chip_id[63..0] zum Abruf bereit.
Chip-ID	Ausgabe	64	Gibt die eindeutige Chip-ID entsprechend der jeweiligen Sicherungs-ID-Position an. Die Daten sind erst gültig, nachdem der IP-Kern das Signal data_valid bestätigt hat. Der Wert wird beim Einschalten auf 0 zurückgesetzt. Der chip_id [63:0]-Ausgabeport speichert den Wert der eindeutigen Chip-ID, bis Sie das Gerät neu konfigurieren oder den IP-Kern zurücksetzen.
gelesen	Eingang	1	Das Readid-Signal wird verwendet, um den ID-Wert vom Gerät zu lesen. Jedes Mal, wenn der Signalwert von 1 auf 0 wechselt, löst der IP-Kern den ID-Lesevorgang aus. Sie müssen das Signal auf 0 setzen, wenn es nicht verwendet wird. Um den ID-Lesevorgang zu starten, setzen Sie das Signal mindestens 3 Taktzyklen lang auf HIGH und ziehen Sie es dann auf LOW. Der IP-Kern beginnt mit dem Lesen des Werts der Chip-ID.

Zugriff auf die Chip-ID Intel Stratix 10 FPGA IP über Signal Tap

Wenn Sie das Readid-Signal umschalten, beginnt der Chip-ID Intel Stratix 10 FPGA IP-Core, die Chip-ID vom Intel Stratix 10-Gerät zu lesen. Wenn die Chip-ID bereit ist, bestätigt der Chip-ID Intel Stratix 10 FPGA IP-Core das data_valid-Signal und beendet den JTAG Zugang.

Notiz: Warten Sie nach der vollständigen Chipkonfiguration eine Verzögerung von tCD2UM ab, bevor Sie versuchen, die eindeutige Chip-ID zu lesen. Den tCD2UM-Wert finden Sie im jeweiligen Gerätedatenblatt.

Zurücksetzen der Chip-ID Intel Stratix 10 FPGA IP Core

Um den IP-Kern zurückzusetzen, müssen Sie das Reset-Signal mindestens zehn Taktzyklen lang aktivieren.

Notiz

1. Bei Intel Stratix 10-Geräten darf der IP-Core nach der vollständigen Chip-Initialisierung erst nach tCD2UM zurückgesetzt werden. Den tCD2UM-Wert finden Sie im jeweiligen Gerätedatenblatt.
2. Richtlinien zur Instanziierung von IP-Cores finden Sie im Abschnitt „Intel Stratix 10 Reset Release IP“ im Intel Stratix 10-Konfigurationsbenutzerhandbuch.

Zugehörige Informationen

Intel Stratix 10-Konfigurationsbenutzerhandbuch

• Bietet weitere Informationen zu Intel Stratix 10 Reset Release IP.

Chip-ID Intel FPGA IP-Cores

In diesem Abschnitt werden die folgenden IP-Cores beschrieben

• Eindeutige Chip-ID Intel Arria 10 FPGA IP-Core
• Eindeutige Chip-ID Intel Cyclone 10 GX FPGA IP-Core
• Eindeutige Chip-ID Intel FPGA IP-Core

Funktionsbeschreibung

Das data_valid-Signal beginnt im Anfangszustand niedrig, wenn keine Daten vom Gerät gelesen werden. Nachdem ein Taktsignal an den clkin-Eingangsport gesendet wurde, liest der Chip-ID-Intel-FPGA-IP-Core die eindeutige Chip-ID. Nach dem Lesen aktiviert der IP-Core das data_valid-Signal, um anzuzeigen, dass der eindeutige Chip-ID-Wert am Ausgangsport zum Abruf bereit ist. Der Vorgang wiederholt sich nur, wenn Sie den IP-Core zurücksetzen. Der Ausgangsport chip_id[63:0] hält den Wert der eindeutigen Chip-ID, bis Sie das Gerät neu konfigurieren oder den IP-Core zurücksetzen.

Notiz: Der Intel Chip ID IP-Kern hat kein Simulationsmodell files. Zur Validierung dieses IP-Kerns empfiehlt Intel, eine Hardware-Evaluierung durchzuführen.

Abbildung 2: Chip-ID Intel FPGA IP-Core-Ports

Tabelle 3: Chip-ID Intel FPGA IP Core-Ports Beschreibung

Hafen	Ein-/Ausgabe	Größe (Bit)	Beschreibung
clkin	Eingang	1	Führt ein Taktsignal zum Chip-ID-Block. Die maximal unterstützten Frequenzen sind wie folgt: • Für Intel Arria 10 und Intel Cyclone 10 GX: 30 MHz. • Für Intel MAX 10, Stratix V, Arria V und Cyclone V: 100 MHz.
zurücksetzen	Eingang	1	Synchroner Reset, der den IP-Kern zurücksetzt. Um den IP-Kern zurückzusetzen, muss das Reset-Signal für mindestens 10 clkin-Zyklen (1) auf „High“ gesetzt werden. Der chip_id [63:0]-Ausgabeport speichert den Wert der eindeutigen Chip-ID, bis Sie das Gerät neu konfigurieren oder den IP-Kern zurücksetzen.
gültige Daten	Ausgabe	1	Zeigt an, dass die eindeutige Chip-ID zum Abruf bereit ist. Wenn das Signal niedrig ist, befindet sich der IP-Kern im Anfangszustand oder ist dabei, Daten von einer Sicherungs-ID zu laden. Nachdem der IP-Kern das Signal bestätigt hat, sind die Daten am Ausgabeport chip_id[63..0] zum Abruf bereit.
Chip-ID	Ausgabe	64	Gibt die eindeutige Chip-ID entsprechend der jeweiligen Sicherungs-ID-Position an. Die Daten sind erst gültig, nachdem der IP-Kern das Signal data_valid bestätigt hat. Der Wert wird beim Einschalten auf 0 zurückgesetzt.

Zugriff auf die eindeutige Chip-ID Intel Arria 10 FPGA IP und die eindeutige Chip-ID Intel Cyclone 10 GX FPGA IP über Signal Tap

Notiz: Die Intel Arria 10 und Intel Cyclone 10 GX Chip-ID ist nicht zugänglich, wenn Sie andere Systeme oder IP-Kerne haben, die auf den J zugreifenTAG gleichzeitig. Zum Bspample, der Signal Tap II-Logikanalysator, das Transceiver-Toolkit, In-System-Signale oder Sonden und der SmartVID-Controller-IP-Kern.

Wenn Sie das Reset-Signal umschalten, beginnen die Unique Chip ID Intel Arria 10 FPGA IP- und Unique Chip ID Intel Cyclone 10 GX FPGA IP-Kerne, die Chip-ID vom Intel Arria 10- oder Intel Cyclone 10 GX-Gerät zu lesen. Wenn die Chip-ID bereit ist, bestätigen die Unique Chip ID Intel Arria 10 FPGA IP- und Unique Chip ID Intel Cyclone 10 GX FPGA IP-Kerne das data_valid-Signal und beenden den JTAG Zugang.

Notiz: Warten Sie nach der vollständigen Chipkonfiguration eine Verzögerung von tCD2UM ab, bevor Sie versuchen, die eindeutige Chip-ID zu lesen. Den tCD2UM-Wert finden Sie im jeweiligen Gerätedatenblatt.

Zurücksetzen der Chip-ID des Intel FPGA IP Core

Um den IP-Kern zurückzusetzen, müssen Sie das Reset-Signal mindestens zehn Taktzyklen lang aktivieren. Nachdem Sie das Reset-Signal deaktiviert haben, liest der IP-Kern die eindeutige Chip-ID erneut aus dem Sicherungs-ID-Block. Der IP-Kern aktiviert das Signal data_valid, nachdem der Vorgang abgeschlossen ist.

Notiz: Bei Geräten mit Intel Arria 10, Intel Cyclone 10 GX, Intel MAX 10, Stratix V, Arria V und Cyclone V darf der IP-Core nach der vollständigen Chip-Initialisierung erst nach tCD2UM zurückgesetzt werden. Den tCD2UM-Wert finden Sie im jeweiligen Gerätedatenblatt.

Chip-ID Intel FPGA IP Cores Benutzerhandbuch-Archive

Wenn eine IP-Core-Version nicht aufgeführt ist, gilt das Benutzerhandbuch für die vorherige IP-Core-Version.

IP-Core-Version	Benutzerhandbuch
18.1	Chip-ID Intel FPGA IP Cores – Benutzerhandbuch
18.0	Chip-ID Intel FPGA IP Cores – Benutzerhandbuch

Dokumentrevisionsverlauf für das Chip ID Intel FPGA IP Cores-Benutzerhandbuch

Dokumentversion	Intel Quartus® Prime-Version	Änderungen
2022.09.26	20.3	ENTFERNT Best Practices für das Projektmanagement Link. Aktualisiert Funktionsbeschreibung in Chip-ID Intel Stratix 10 FPGA IP Core. Aktualisiert Funktionsbeschreibung in Chip-ID Intel FPGA IP-Cores.
2020.10.05	20.3	Die Beschreibung der clkin- und resetports wurde in der Tabelle aktualisiert: Chip-ID Intel FPGA IP Core-Ports Beschreibung um Details zu Intel MAX 10 aufzunehmen. Aktualisiert die Zurücksetzen der Chip-ID des Intel FPGA IP Core Abschnitt, um Unterstützung für das Intel MAX 10-Gerät einzuschließen.
2019.05.17	19.1	Aktualisiert die Zurücksetzen der Chip-ID Intel Stratix 10 FPGA IP Core Thema, um einen zweiten Hinweis zu den Richtlinien zur Instanziierung von IP-Cores hinzuzufügen.
2019.02.19	18.1	Unterstützung für die Intel MAX 10 Geräte im IP-Cores und die unterstützten Geräte Tisch.
2018.12.24	18.1	Hinzugefügt Chip-ID Intel FPGA IP Cores Benutzerhandbuch-Archive Abschnitt.  Das Dokument wurde neu strukturiert, um mehr Details zu den jeweiligen unterstützten Geräten bereitzustellen.
2018.06.08	18.0	Die ReadID-Portbeschreibung wurde aktualisiert. Die Beschreibung des Reset-Ports wurde aktualisiert.
2018.05.07	18.0	Readid-Port für Chip-ID Intel Stratix 10 FPGA IP IP-Core hinzugefügt.

 

Datum	Version	Änderungen
Dezember 2017	2017.12.11	Aktualisierter Dokumenttitel von Altera Unique Chip ID IP Core-Benutzerhandbuch. Hinzugefügt Geräteunterstützung Abschnitt.  Kombinierte und ergänzte Informationen aus Altera Arria 10 Unique Chip ID IP Core-Benutzerhandbuch Und Stratix 10 Unique Chip ID IP Core – Benutzerhandbuch. Umbenennung in Intel. Aktualisiert Funktionsbeschreibung. Unterstützung für Intel Cyclone 10 GX-Geräte hinzugefügt.
Juni 2016	2016.05.02	Standard-IP-Core-Informationen entfernt und Link zum Quartus Prime-Handbuch hinzugefügt. Aktualisierter Hinweis zur Arria 10-Geräteunterstützung.
September 2014	2014.09.02	• Dokumenttitel aktualisiert, um den neuen Namen des „Altera Unique Chip ID“-IP-Kerns widerzuspiegeln.

Datum	Version	Änderungen
August 2014	2014.08.18	Aktualisierte Parametrisierungsschritte für den alten Parameter-Editor. Hinweis hinzugefügt, dass dieser IP-Kern Arria 10-Designs nicht unterstützt.
Juni 2014	2014.06.30	Informationen zum MegaWizard Plug-In Manager durch IP-Katalog ersetzt. Standardinformationen zum Upgrade von IP-Kernen hinzugefügt. Standardinstallations- und Lizenzierungsinformationen hinzugefügt. Veraltete Informationen zum Geräte-Supportlevel wurden entfernt. IP-Core-Geräte-Support ist jetzt im IP-Katalog und im Parameter-Editor verfügbar.
September 2013	2013.09.20	Aktualisiert, um „Erfassen der Chip-ID eines FPGA-Geräts“ in „Erfassen der eindeutigen Chip-ID eines FPGA-Geräts“ umzuformulieren.
Mai 2013	1.0	Erstveröffentlichung.

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Dokumente / Ressourcen

Intel Chip ID FPGA IP-Kerne [pdf] Benutzerhandbuch Chip ID FPGA IP-Kerne, Chip ID, FPGA IP-Kerne, IP-Kerne

Verweise

• Bedienungsanleitung