F-Tile DisplayPort FPGA IP-Design Bspample
Benutzerhandbuch

F-Tile DisplayPort FPGA IP-Design Bspample

Aktualisiert für Intel® Quartus® Prime Design Suite: 22.2 IP-Version: 21.0.1

DisplayPort Intel FPGA IP Design Example Schnellstartanleitung

Die DisplayPort Intel® F-tile-Geräte verfügen über eine simulierende Testbench und ein Hardware-Design, das Kompilierung und Hardware-Tests unterstützt. FPGA IP-Design exampDateien für Intel Agilex™
Das DisplayPort Intel FPGA IP bietet folgendes Designbeispielamples:

• DisplayPort SST Parallel Loopback ohne Pixel Clock Recovery (PCR)-Modul
• DisplayPort SST Parallel Loopback mit AXIS Video Interface

Wenn Sie ein Design generieren, zample erstellt der Parametereditor automatisch die fileEs ist notwendig, das Design in Hardware zu simulieren, zu kompilieren und zu testen.
Abbildung 1. Entwicklung StagesZugehörige Informationen

• DisplayPort Intel FPGA IP-Benutzerhandbuch
• Migration zur Intel Quartus Prime Pro Edition

Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß Intels Standardgewährleistung, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen.
*Andere Namen und Marken können Eigentum Dritter sein.
ISO 9001: 2015 registriert
1.1. Verzeichnisstruktur
Abbildung 2. Verzeichnisstruktur

Tabelle 1. Design Bspample Komponenten

Ordner	Files
rtl/core	dp_core.ip
	dp_rx .ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX-Baustein)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX-Baustein)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardware- und Softwareanforderungen
Intel verwendet die folgende Hardware und Software, um das Design zu testen, zampauf:
Hardware

• Intel Agilex I-Serie Entwicklungskit
• DisplayPort-Quelle GPU
• DisplayPort-Senke (Monitor)
• Bitec DisplayPort FMC Tochterkarte Revision 8C
• DisplayPort-Kabel

Software

• Intel Quartus® Prime
• Synopsys* VCS-Simulator

1.3. Generieren des Designs
Verwenden Sie den DisplayPort Intel FPGA IP-Parametereditor in der Intel Quartus Prime-Software, um das Designbeispiel zu generieren.ample.
Abbildung 3. Generieren des Entwurfsflusses

1.  Wählen Sie Tools ➤ IP-Katalog und wählen Sie Intel Agilex F-tile als Zielgerätefamilie.
   Notiz: Das Design zample unterstützt nur Intel Agilex F-Tile-Geräte.
2. Suchen Sie im IP-Katalog nach DisplayPort Intel FPGA IP und doppelklicken Sie darauf. Das Fenster „Neue IP-Variante“ wird angezeigt.
3. Geben Sie einen Namen der obersten Ebene für Ihre benutzerdefinierte IP-Variation an. Der Parametereditor speichert die IP-Variationseinstellungen in a file genannt .ip.
4. Wählen Sie im Feld „Gerät“ ein Intel Agilex F-Tile-Gerät aus oder behalten Sie die standardmäßige Geräteauswahl der Intel Quartus Prime-Software bei.
5. OK klicken. Der Parametereditor erscheint.
6. Konfigurieren Sie die gewünschten Parameter für TX und RX.
7. Unter dem Design ExampWählen Sie auf der Registerkarte „DisplayPort SST Parallel Loopback ohne PCR“ aus.
8. Wählen Sie Simulation, um den Teststand zu generieren, und wählen Sie Synthese, um das Hardware-Design zu generieren, z. B.ampSie müssen mindestens eine dieser Optionen auswählen, um das Designbeispiel zu generieren.ample files. Wenn Sie beides auswählen, verlängert sich die Generierungszeit.
9. Wählen Sie für das Target Development Kit das Intel Agilex I-Series SOC Development Kit aus. Dadurch wird das in Schritt 4 ausgewählte Zielgerät geändert und entspricht dem Gerät auf dem Development Kit. Für das Intel Agilex I-Series SOC Development Kit ist das Standardgerät AGIB027R31B1E2VR0.
10. Klicken Sie auf Bsp generierenample Design.

1.4. Simulation des Entwurfs
Das DisplayPort Intel FPGA IP Design exampDer Testbench simuliert ein serielles Loopback-Design von einer TX-Instanz zu einer RX-Instanz. Ein internes Videomustergeneratormodul steuert die DisplayPort-TX-Instanz und der Videoausgang der RX-Instanz verbindet sich mit CRC-Checkern im Testbench.
Abbildung 4. Ablauf der Entwurfssimulation

1. Gehen Sie zum Synopsys-Simulatorordner und wählen Sie VCS aus.
2. Simulationsskript ausführen.
   Quelle vcs_sim.sh
3. Das Skript führt Quartus TLG aus, kompiliert und führt den Testbench im Simulator aus.
4. Analysieren Sie das Ergebnis.
   Eine erfolgreiche Simulation endet mit einem SRC-Vergleich zwischen Quelle und Senke.

1.5. Kompilieren und Testen des Designs
Abbildung 5. Kompilieren und Simulieren des DesignsZum Kompilieren und Ausführen eines Demonstrationstests auf der Hardware example design, folgen Sie diesen Schritten:

1. Stellen Sie sicher, dass die Hardware exampDie Design-Generierung ist abgeschlossen.
2. Starten Sie die Intel Quartus Prime Pro Edition Software und öffnen Sie /quartus/agi_dp_demo.qpf.
3. Klicken Sie auf Verarbeitung ➤ Kompilierung starten.
4. Nach erfolgreicher Kompilierung generiert die Intel Quartus Prime Pro Edition Software eine .sof file in Ihrem angegebenen Verzeichnis.
5. Verbinden Sie den DisplayPort RX-Anschluss auf der Bitec-Tochterkarte mit einer externen DisplayPort-Quelle, beispielsweise der Grafikkarte eines PCs.
6. Verbinden Sie den DisplayPort-TX-Anschluss auf der Bitec-Tochterkarte mit einem DisplayPort-Senkegerät, beispielsweise einem Videoanalysator oder einem PC-Monitor.
7.  Stellen Sie sicher, dass sich alle Schalter auf der Entwicklungsplatine in der Standardposition befinden.
8. Konfigurieren Sie das ausgewählte Intel Agilex F-Tile-Gerät auf der Entwicklungsplatine mithilfe der generierten .sof file (Extras ➤ Programmierer).
9. Das DisplayPort-Senkegerät zeigt das von der Videoquelle generierte Video an.

Zugehörige Informationen
Intel Agilex I-Serie FPGA Development Kit Benutzerhandbuch/
1.5.1. ELF regenerieren File
Standardmäßig ist die ELF file wird generiert, wenn Sie das dynamische Design generieren, z. B.ample.
In manchen Fällen ist jedoch eine Neugenerierung der ELF erforderlich. file wenn Sie die Software verändern file oder generieren Sie die Datei dp_core.qsys neu file. Neugenerierung der dp_core.qsys file aktualisiert die .sopcinfo file, was erfordert, dass Sie die ELF regenerieren file.

1. Gehe zu /software und bearbeiten Sie den Code bei Bedarf.
2. Gehe zu /script und führen Sie das folgende Build-Skript aus: source build_sw.sh
   • Suchen und öffnen Sie unter Windows die Nios II-Befehlsshell. Gehen Sie in der Nios II-Befehlsshell zu /script und führen Sie die Quelle build_sw.sh aus.
   Notiz: Um ein Build-Skript unter Windows 10 auszuführen, benötigt Ihr System Windows Subsystems for Linux (WSL). Weitere Informationen zu den WSL-Installationsschritten finden Sie im Nios II Software Developer Handbook.
   • Starten Sie unter Linux den Platform Designer und öffnen Sie Tools ➤ Nios II Command Shell. Gehen Sie in der Nios II Command Shell zu /script und führen Sie die Quelle build_sw.sh aus.
3. Stellen Sie sicher, dass eine .elf file wird erzeugt in /software/ dp_demo.
4. Laden Sie die generierte .elf-Datei herunter file in das FPGA ohne Neukompilierung der SOF-Datei file indem Sie das folgende Skript ausführen: nios2-download /software/dp_demo/*.elf
5. Drücken Sie die Reset-Taste auf der FPGA-Platine, damit die neue Software wirksam wird.

1.6. DisplayPort Intel FPGA IP Design Example Parameter
Tabelle 2. DisplayPort Intel FPGA IP Design Example QSF-Einschränkung für Intel Agilex Ftile Device

QSF-Einschränkung	Beschreibung
set_global_assignment -name VERILOG_MACRO „__DISPLAYPORT_support__=1“	Ab Quartus 22.2 ist diese QSF-Einschränkung erforderlich, um den benutzerdefinierten SRC-Flow (Soft Reset Controller) von DisplayPort zu aktivieren

Tabelle 3. DisplayPort Intel FPGA IP Design Example-Parameter für Intel Agilex F-tile-Gerät

Parameter	Wert	Beschreibung
Verfügbare Ausführung Example
Design auswählen	•Keiner •DisplayPort SST Parallel Loopback ohne PCR •DisplayPort SST Parallel Loopback mit AXIS Videoschnittstelle	Wählen Sie das Design z. B.ampDatei, die generiert werden soll. •Keine: Kein DesignbeispielampFür die aktuelle Parameterauswahl steht eine Datei zur Verfügung. •DisplayPort SST Parallel Loopback ohne PCR: Dieses Design example demonstriert einen parallelen Loopback vom DisplayPort-Senke zur DisplayPort-Quelle ohne ein Pixel Clock Recovery (PCR)-Modul, wenn Sie den Parameter „Enable Video Input Image Port“ aktivieren. •DisplayPort SST Parallel Loopback mit AXIS Video Interface: Dieses Design example demonstriert paralleles Loopback vom DisplayPort-Senke zur DisplayPort-Quelle mit AXIS Video-Schnittstelle, wenn „Aktive Videodatenprotokolle aktivieren“ auf AXIS-VVP Full eingestellt ist.
Design Bspample Files
Simulation	An aus	Aktivieren Sie diese Option, um die erforderlichen files für den Simulationsteststand.
Synthese	An aus	Aktivieren Sie diese Option, um die erforderlichen files für Intel Quartus Prime-Kompilierung und Hardware-Design.
Generiertes HDL-Format
Erzeugen File Format	Verilog, VHDL	Wählen Sie Ihr bevorzugtes HDL-Format für das generierte Design, z. B.ample fileSatz. Hinweis: Diese Option bestimmt nur das Format für die generierte Top-Level-IP files. Alle anderen files (zB Example Testbenches und Top-Level files zur Hardwaredemonstration) liegen im Verilog HDL-Format vor.
Zielentwicklungskit
Vorstand auswählen	•Kein Entwicklungskit •Intel Agilex I-Serie Entwicklungskit	Wählen Sie das Board für das gewünschte Design aus, z. B.ample.

Parameter	Wert	Beschreibung
		•Kein Entwicklungskit: Diese Option schließt alle Hardwareaspekte für das Design aus, z. B.ampDer P-Kern legt alle Pinzuweisungen auf virtuelle Pins fest. •Intel Agilex I-Series FPGA Development Kit: Diese Option wählt automatisch das Zielgerät des Projekts aus, das mit dem Gerät auf diesem Development Kit übereinstimmt. Sie können das Zielgerät mit dem Parameter „Zielgerät ändern“ ändern, wenn Ihre Board-Revision eine andere Gerätevariante hat. Der IP-Core legt alle Pin-Zuweisungen entsprechend dem Development Kit fest. Hinweis: Vorläufiges Design ExampDie Funktion von le auf Hardware wird in dieser Quartus-Version nicht überprüft. •Custom Development Kit: Diese Option ermöglicht das Design exampDatei zum Testen auf einem Entwicklungskit eines Drittanbieters mit einem Intel FPGA. Möglicherweise müssen Sie die Pin-Zuweisungen selbst festlegen.
Zielgerät
Zielgerät ändern	An aus	Aktivieren Sie diese Option und wählen Sie die gewünschte Gerätevariante für das Entwicklungskit aus.

Paralleles Loopback-Design Examples

Das DisplayPort Intel FPGA IP Design exampDateien demonstrieren einen parallelen Loopback von einer DisplayPort RX-Instanz zu einer DisplayPort TX-Instanz ohne ein Pixel Clock Recovery (PCR)-Modul.
Tabelle 4. DisplayPort Intel FPGA IP Design ExampDatei für Intel Agilex F-tile Device

Design Bspample	Bezeichnung	Datenrate	Kanalmodus	Loopback-Typ
DisplayPort SST Parallel-Loopback ohne PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallel ohne PCR
DisplayPort SST Parallel Loopback mit AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallel mit AXIS Video Interface

2.1. Paralleles Loopback-Design des Intel Agilex F-tile DisplayPort SST Merkmale
Das SST-Parallel-Loopback-Design exampDie Dateien demonstrieren die Übertragung eines einzelnen Videostreams vom DisplayPort-Empfänger zur DisplayPort-Quelle.
Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß der Standardgarantie von Intel, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen. *Andere Namen und Marken können als Eigentum anderer beansprucht werden.
ISO 9001: 2015 registriert
Abbildung 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback ohne PCR

• Bei dieser Variante wird der Parameter TX_SUPPORT_IM_ENABLE der DisplayPort-Quelle eingeschaltet und die Videobildschnittstelle verwendet.
• Der DisplayPort-Senke empfängt Video- und/oder Audio-Streaming von einer externen Videoquelle wie beispielsweise einer GPU und dekodiert es in eine parallele Videoschnittstelle.
• Der DisplayPort-Sink-Videoausgang steuert die DisplayPort-Quellvideoschnittstelle direkt an und codiert sie für den DisplayPort-Hauptlink, bevor sie an den Monitor übertragen wird.
• Die IOPLL steuert sowohl den DisplayPort-Senke- als auch den Quell-Videotakt mit einer festen Frequenz.
• Wenn der Parameter MAX_LINK_RATE von DisplayPort-Senke und -Quelle auf HBR3 und PIXELS_PER_CLOCK auf Quad konfiguriert ist, läuft der Videotakt mit 300 MHz, um die 8Kp30-Pixelrate zu unterstützen (1188/4 = 297 MHz).

Abbildung 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback mit AXIS Video Schnittstelle

• Wählen Sie in dieser Variante die Quell- und Senkenparameter des DisplayPort unter „AKTIVE VIDEODATENPROTOKOLLE AKTIVIEREN“ aus, um die Axis Video Data Interface zu aktivieren.
• Der DisplayPort-Senke empfängt Video- und/oder Audio-Streaming von einer externen Videoquelle wie beispielsweise einer GPU und dekodiert es in eine parallele Videoschnittstelle.
• Der DisplayPort-Sink wandelt den Videodatenstrom in Achsenvideodaten um und steuert die DisplayPort-Quellachsenvideodatenschnittstelle über den VVP-Video-Frame-Buffer. Die DisplayPort-Quelle wandelt Achsenvideodaten in den DisplayPort-Hauptlink um, bevor sie an den Monitor übertragen werden.
• In dieser Designvariante gibt es drei Hauptvideotakte, nämlich rx/tx_axi4s_clk, rx_vid_clk und tx_vid_clk. axi4s_clk läuft für beide AXIS-Module in Quelle und Senke mit 300 MHz. rx_vid_clk führt die DP-Sink-Videopipeline mit 300 MHz aus (um jede Auflösung bis zu 8Kp30 4PIPs zu unterstützen), während tx_vid_clk die DP-Source-Videopipeline mit der tatsächlichen Pixeltaktfrequenz (geteilt durch PIPs) ausführt.
• Diese Designvariante konfiguriert die tx_vid_clk-Frequenz automatisch durch I2C-Programmierung auf dem integrierten SI5391B OSC, wenn das Design einen Wechsel der Auflösung erkennt.
• Diese Ausführungsvariante stellt nur eine feste Anzahl von Auflösungen dar, die in der DisplayPort-Software vordefiniert sind, und zwar:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Taktschema
Das Taktschema veranschaulicht die Taktdomänen im DisplayPort Intel FPGA IP-Design example.
Abbildung 8. Taktschema des Intel Agilex F-tile DisplayPort-TransceiversTabelle 5. Taktschemasignale

Uhr im Diagramm	Beschreibung
SysPLL-Refclk	F-tile-System-PLL-Referenztakt, der jede Taktfrequenz sein kann, die für diese Ausgangsfrequenz durch System-PLL teilbar ist. In diesem Design zample, system_pll_clk_link und rx/tx refclk_link teilen sich denselben 150 MHz SysPLL refclk.

Uhr im Diagramm	Beschreibung
	Es muss sich um eine frei laufende Uhr handeln, die von einem dedizierten Referenztaktpin des Transceivers mit dem Eingangstaktport von Referenz- und System-PLL-Takten IP verbunden wird, bevor der entsprechende Ausgangsport mit DisplayPort Phy Top verbunden wird. Hinweis: Für diese Ausführung exampKonfigurieren Sie le Clock Controller GUI Si5391A OUT6 auf 150 MHz.
System-PLL-Taktverbindung	Die minimale System-PLL-Ausgangsfrequenz zur Unterstützung aller DisplayPort-Raten beträgt 320 MHz. Dieses Design zample verwendet eine Ausgangsfrequenz von 900 MHz (höchste), sodass SysPLL refclk mit rx/tx refclk_link, das 150 MHz beträgt, geteilt werden kann.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR und Tx PLL Link Refclk, auf 150 MHz festgelegt, um alle DisplayPort-Datenraten zu unterstützen.
rx_ls_clkout / tx_ls_clkout	DisplayPort-Verbindungsgeschwindigkeit. Von Takt zu Takt DisplayPort-IP-Core. Frequenz entspricht der Datenrate geteilt durch die parallele Datenbreite. Exampauf: Frequenz = Datenrate / Datenbreite = 8.1 G (HBR3) / 40 Bit = 202.5 ​​MHz

2.3. Simulationsprüfstand
Der Simulationsteststand simuliert den seriellen Loopback von DisplayPort TX zu RX.
Abbildung 9. Blockdiagramm der DisplayPort Intel FPGA IP Simplex Mode Simulation TestbenchTabelle 6. Testbench-Komponenten

Komponente	Beschreibung
Videomustergenerator	Dieser Generator erzeugt Farbbalkenmuster, die Sie konfigurieren können. Sie können das Timing des Videoformats parametrisieren.
Prüfstandssteuerung	Dieser Block steuert die Testsequenz der Simulation und generiert die erforderlichen Stimulus-Signale für den TX-Kern. Der Testbench-Steuerblock liest außerdem den CRC-Wert von Quelle und Senke, um Vergleiche anzustellen.
RX-Verbindungsgeschwindigkeits-Taktfrequenzprüfer	Dieser Checker überprüft, ob die wiederhergestellte Taktfrequenz des RX-Transceivers mit der gewünschten Datenrate übereinstimmt.
TX-Verbindungsgeschwindigkeits-Taktfrequenzprüfer	Dieser Checker überprüft, ob die vom TX-Transceiver wiederhergestellte Taktfrequenz mit der gewünschten Datenrate übereinstimmt.

Der Simulationsprüfstand führt die folgenden Überprüfungen durch:
Tabelle 7. Testbench-Verifizierungen

Prüfkriterien	Überprüfung
• Link-Training mit Datenrate HBR3 • Lesen Sie die DPCD-Register, um zu überprüfen, ob der DP-Status sowohl die TX- als auch die RX-Link-Speed-Frequenz einstellt und misst.	Integriert einen Frequency Checker zur Messung der Verbindungsgeschwindigkeit Taktfrequenzausgabe vom TX- und RX-Transceiver.
• Videomuster von TX zu RX ausführen. • Überprüfen Sie den CRC für Quelle und Senke, um festzustellen, ob sie übereinstimmen	• Verbindet den Videomustergenerator mit der DisplayPort-Quelle, um das Videomuster zu generieren. • Als nächstes liest die Testbench-Steuerung sowohl den Source- als auch den Sink-CRC aus den DPTX- und DPRX-Registern aus und vergleicht sie, um sicherzustellen, dass beide CRC-Werte identisch sind. Hinweis: Um sicherzustellen, dass CRC berechnet wird, müssen Sie den Parameter „CTS-Testautomatisierung unterstützen“ aktivieren.

Dokumentrevisionsverlauf für F-Tile DisplayPort Intel FPGA IP Design Example Benutzerhandbuch

Dokumentversion	Intel Quartus Prime-Version	IP-Version	Änderungen
2022.09.02	22.	20.0.1	•Dokumenttitel geändert von DisplayPort Intel Agilex F-Tile FPGA IP Design Example Benutzerhandbuch zu F-Tile DisplayPort Intel FPGA IP Design Example Benutzerhandbuch. •Aktiviert AXIS Video Design Example-Variante. •Statisches Rate-Design entfernt und durch Multi Rate Design Ex ersetztample. •Hinweis im DisplayPort Intel FPGA IP Design Ex entferntample Quick Start Guide, in dem steht, dass die Softwareversion Intel Quartus Prime 21.4 nur Preliminary Design Ex unterstütztamples. •Die Abbildung zur Verzeichnisstruktur wurde durch die richtige Abbildung ersetzt. •Ein Abschnitt „ELF regenerieren“ wurde hinzugefügt File unter „Kompilieren und Testen des Designs“. •Der Abschnitt „Hardware- und Softwareanforderungen“ wurde aktualisiert, um zusätzliche Hardware aufzunehmen Anforderungen.
2021.12.13	21.	20.0.0	Erstveröffentlichung.

Intel Corporation. Alle Rechte vorbehalten. Intel, das Intel-Logo und andere Intel-Marken sind Marken der Intel Corporation oder ihrer Tochtergesellschaften. Intel garantiert die Leistung seiner FPGA- und Halbleiterprodukte gemäß den aktuellen Spezifikationen gemäß Intels Standardgewährleistung, behält sich jedoch das Recht vor, jederzeit ohne Vorankündigung Änderungen an Produkten und Diensten vorzunehmen. Intel übernimmt keine Verantwortung oder Haftung, die sich aus der Anwendung oder Verwendung von hierin beschriebenen Informationen, Produkten oder Diensten ergeben, es sei denn, Intel hat ausdrücklich schriftlich zugestimmt. Intel-Kunden wird empfohlen, die neueste Version der Gerätespezifikationen zu beschaffen, bevor sie sich auf veröffentlichte Informationen verlassen und bevor sie Produkte oder Dienstleistungen bestellen.
*Andere Namen und Marken können Eigentum Dritter sein.
ISO 9001: 2015 registriert

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UG-20347
Artikel-Nr.: 709308
Version: 2022.09.02

Dokumente / Ressourcen

Intel F-Tile DisplayPort FPGA IP-Design Bspample [pdf] Benutzerhandbuch F-Tile DisplayPort FPGA IP-Design Bspample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP-Design-Example, UG-20347, 709308

Verweise

• Bedienungsanleitung