FPGA-IP
Design Bspample Benutzerhandbuch
F-Tile 25G Ethernet Intel®
Aktualisiert für Intel® Quartus®
Prime-Design-Suite: 22.3
IP-Version: 1.0.0

Kurzanleitung

Das F-tile 25G Ethernet Intel FPGA IP für Intel Agilex™ Geräte bietet die Möglichkeit, Designbeispiele zu generieren.ampDateien für ausgewählte Konfigurationen.
Abbildung 1. Design Bspample Verwendung

Verzeichnisaufbau

Abbildung 2. 25G Ethernet Intel FPGA IP Design Example Verzeichnisstruktur

• Die Simulation files (Testbench nur für Simulation) befinden sich inample_dir>/example_testbench.
• Das Nur-Kompilierungs-Design example befindet sich inample_dir>/ compilation_test_design.
• Die Hardwarekonfiguration und -test files (das Design exampDatei in der Hardware) befinden sich inample_dir>/hardware_test_design.

Tabelle 1. Verzeichnis und File Beschreibungen

File Namen	Beschreibung
eth_ex_25g.qpf	Intel Quartus® Prime-Projekt file.
eth_ex_25g.qsf	Intel Quartus Prime-Projekteinstellungen file.
eth_ex_25g.sdc	Synopsys Designeinschränkungen file. Sie können diese kopieren und ändern file für Ihr eigenes 25GbE Intel FPGA IP-Core-Design.
eth_ex_25g.v	Verilog HDL-Design auf höchstem Niveau, zample fileDas Single-Channel-Design verwendet Verilog file.
gemeinsam/	Hardwaredesign zample-Unterstützung files.
hwtest/main.tcl	Hauptsächlich file für den Zugriff auf die Systemkonsole.

Generieren des Designs Bspample

Abbildung 4. ExampRegisterkarte „Design“ im F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Befolgen Sie diese Schritte, um das Hardware-Design ex zu generierenampDatei und Testbench:

1. Klicken Sie in der Intel Quartus Prime Pro Edition auf File ➤ New Project Wizard, um ein neues Quartus Prime-Projekt zu erstellen, oder File ➤ Projekt öffnen, um ein vorhandenes Quartus Prime-Projekt zu öffnen. Der Assistent fordert Sie auf, ein Gerät anzugeben.
2. Suchen und wählen Sie im IP-Katalog 25G Ethernet Intel FPGA IP für Agilex aus. Das Fenster Neue IP-Variante wird angezeigt.
3. Geben Sie einen Top-Level-Namen für Ihre IP-Variante an und klicken Sie auf OK. Der Parametereditor fügt die Top-Level-Datei .ip hinzu. file automatisch zum aktuellen Projekt. Wenn Sie aufgefordert werden, die .ip file zum Projekt hinzuzufügen, klicken Sie auf Projekt ➤ Hinzufügen/Entfernen Files in Project, um die hinzuzufügen file.
4. In der Intel Quartus Prime Pro Edition-Software müssen Sie im Feld „Gerät“ ein bestimmtes Intel Agilex-Gerät auswählen oder das von der Intel Quartus Prime-Software vorgeschlagene Standardgerät beibehalten.
   Notiz: Das Hardware-Design zample überschreibt die Auswahl mit dem Gerät auf der Zielplatine. Sie bestimmen die Zieltafel aus dem Menü von Design Example-Optionen in der ExampRegisterkarte „Design“.
5. OK klicken. Der Parametereditor erscheint.
6. Geben Sie auf der Registerkarte IP die Parameter für Ihre IP-Core-Variation an.
7. Auf der Example Design tab, zampdas Design Files, wählen Sie die Option „Simulation“, um die Testbench zu generieren, und wählen Sie die Option „Synthese“, um das Hardware-Design ex zu generierenample. Nur Verilog HDL files werden generiert.
   Notiz: Ein funktionsfähiger VHDL-IP-Core ist nicht verfügbar. Geben Sie nur Verilog HDL für Ihr IP-Core-Design an, zample.
8. Wählen Sie für das Target Development Kit das Agilex I-series Transceiver-SoC Dev Kit
9. Klicken Sie auf Ex generierenample Design-Schaltfläche. Das ausgewählte ExampDas Fenster „Designverzeichnis“ wird angezeigt.
10. Wenn Sie das Design ändern möchten, zampDateiverzeichnispfad oder Name aus den angezeigten Standardeinstellungen (alt_e25_f_0_example_design), navigieren Sie zum neuen Pfad und geben Sie das neue Design ein, zample Verzeichnisname (ample_dir>).
11. Klicken Sie auf „OK“.

1.2.1. Design Bspample Parameter
Tabelle 2. Parameter im Bspample Design Tab

Parameter	Beschreibung
Exampdas Design	Verfügbar zample Designs für die IP-Parametereinstellungen. Nur einkanalige ExampDateidesign wird für diese IP unterstützt.
Exampdas Design Files	Der files für die unterschiedlichen Entwicklungsphasen zu generieren. • Simulation – generiert die erforderlichen files zum Simulieren des BspampDesign. • Synthese – generiert die Synthese files. Benutze diese files das Design in der Software Intel Quartus Prime Pro Edition für Hardwaretests zu kompilieren und statische Timing-Analysen durchzuführen.
Erzeugen File Format	Das Format der RTL files für Simulation – Verilog.
Vorstand auswählen	Unterstützte Hardware für die Designimplementierung. Wenn Sie ein Intel FPGA-Entwicklungsboard auswählen, verwenden Sie das Gerät AGIB027R31B1E2VRO als Zielgerät für das Designbeispiel.ample Generation. Agilex I-series Transceiver-SoC Dev Kit: Mit dieser Option können Sie das Design testen.ample auf dem ausgewählten Intel FPGA IP-Entwicklungskit. Diese Option wählt automatisch das Zielgerät AGIB027R31B1E2VRO aus. Wenn Ihre Board-Revision eine andere Geräteklasse hat, können Sie das Zielgerät ändern. Keiner: Diese Option schließt die Hardwareaspekte für das Design aus, z. B.ample.

1.3. Kachel erstellen Files

Die Support-Logik-Generierung ist ein Vorsyntheseschritt zur Generierung von kachelbezogenen files erforderlich für Simulation und Hardware-Design. Die Kachelgenerierung ist erforderlich für alle
F-Kachel-basierte Entwurfssimulationen. Sie müssen diesen Schritt vor der Simulation abschließen.

1. Navigieren Sie in der Eingabeaufforderung zum Ordner compilation_test_design in Ihrem ExampLe-Design: CD /Kompilierungstestdesign.
2. Führen Sie den folgenden Befehl aus: quartus_tlg alt_eth_25g

1.4. Simulation des F-tile 25G Ethernet Intel FPGA IP-Designs 
Exampdie Testbench
Sie können das Design kompilieren und simulieren, indem Sie ein Simulationsskript aus der Eingabeaufforderung ausführen.

1. Ändern Sie in der Eingabeaufforderung das Arbeitsverzeichnis der Testbench-Simulation: cdample_dir>/ex_25g/sim.
2. Führen Sie die IP-Setup-Simulation aus: ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabelle 3. Schritte zum Simulieren der Testbench

Simulator	Anweisungen
VCS*	Geben Sie in der Befehlszeile sh run_vcs.sh ein
QuestaSim*	Geben Sie in der Befehlszeile vsim -do run_vsim.do -log ein.file vsim.log Wenn Sie die Simulation lieber ohne Aufruf der QuestaSim-Benutzeroberfläche durchführen möchten, geben Sie vsim -c -do run_vsim.do -log ein.file vsim.log
Trittfrequenz -Xcelium*	Geben Sie in der Befehlszeile sh run_xcelium.sh ein

Eine erfolgreiche Simulation endet mit der folgenden Meldung:
Simulation bestanden. oder Testbench abgeschlossen.
Nach erfolgreichem Abschluss können Sie die Ergebnisse analysieren.
1.5. Kompilieren und Konfigurieren des Designs BspampDatei in Hardware
Mit dem 25G Ethernet Intel FPGA IP-Core-Parametereditor können Sie das Design kompilieren und konfigurieren.ampDatei auf einem Zielentwicklungskit.

Zum Erstellen und Konfigurieren eines Designs, z. B.ample auf der Hardware, folgen Sie diesen Schritten:

1. Starten Sie die Software Intel Quartus Prime Pro Edition und wählen Sie „Verarbeitung ➤ Kompilierung starten“, um das Design zu kompilieren.
2. Nachdem Sie ein SRAM-Objekt generiert haben file .sof, folgen Sie diesen Schritten, um das Hardware-Design zu programmieren, zampDatei auf dem Intel Agilex-Gerät:
   a. Klicken Sie im Menü Extras auf Programmierer.
   b. Klicken Sie im Programmiergerät auf „Hardware-Setup“.
   c. Wählen Sie ein Programmiergerät aus.
   d. Wählen Sie das Intel Agilex-Board aus und fügen Sie es zu Ihrer Intel Quartus Prime Pro Edition-Sitzung hinzu.
   e. Stellen Sie sicher, dass der Modus auf J eingestellt istTAG.
   f. Wählen Sie das Intel Agilex-Gerät aus und klicken Sie auf Gerät hinzufügen. Der Programmierer zeigt
   ein Blockdiagramm der Verbindungen zwischen den Geräten auf Ihrer Platine.
   g. Aktivieren Sie in der Zeile mit Ihrer .sof-Datei das Kontrollkästchen für die .sof-Datei.
   h. Aktivieren Sie das Kontrollkästchen in der Spalte „Programmieren/Konfigurieren“.
   Klicken Sie auf „Start“.

1.6. Testen des F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Nachdem Sie das F-tile 25G Ethernet Intel FPGA IP-Core-Design kompiliert habenampSie können die Systemkonsole zum Programmieren des IP-Kerns verwenden, indem Sie es auf Ihrem Intel Agilex-Gerät herunterladen und konfigurieren.
So schalten Sie die Systemkonsole ein und testen das Hardwaredesign, zampie, folgen Sie diesen Schritten:

1. Wählen Sie in der Intel Quartus Prime Pro Edition-Software Tools ➤ System
   Debugging-Tools ➤ Systemkonsole, um die Systemkonsole zu starten.
2. Geben Sie im Tcl-Konsolenbereich „cd hwtest“ ein, um das Verzeichnis in das Verzeichnis /hardware_test_design/hwtest zu ändern.
3. Geben Sie source main.tcl ein, um eine Verbindung zum JTAG Master.

Befolgen Sie die Testanweisungen im Abschnitt „Hardwaretests“ des Designbeispiels.ample und beobachten Sie die Testergebnisse in der Systemkonsole.

F-tile 25G Ethernet Design ExampDatei für Intel Agilex-Geräte

Das F-tile 25G Ethernet Design example demonstriert eine Ethernet-Lösung für Intel Agilex-Geräte unter Verwendung des 25G Ethernet Intel FPGA IP-Core.
Generieren Sie das Design zample aus dem Example Registerkarte Design des 25G Ethernet Intel FPGA IP Parameter-Editors. Sie können auch wählen, ob Sie das Design mit oder ohne
die Reed-Solomon Forward Error Correction (RS-FEC)-Funktion.
2.1. Funktionen

• Unterstützt einen einzelnen Ethernet-Kanal mit 25 G.
• Erzeugt Design-ExampDatei mit RS-FEC-Funktion.
• Bietet Testbench und Simulationsskript.
• Instanziiert F-Tile-Referenz und System-PLL-Taktungen Intel FPGA IP basierend auf der IP-Konfiguration.

2.2. Hardware- und Softwareanforderungen
Intel verwendet die folgende Hardware und Software, um das Design zu testen, zampDatei in einem Linux-System:

• Intel Quartus Prime Pro Edition-Software.
• Siemens* EDA QuestaSim, Synopsys* VCS und Cadence Xcelium-Simulator.
• Intel Agilex I-Serie Transceiver-SoC-Entwicklungskit (AGIB027R31B1E2VRO) für Hardwaretests.

2.3. Funktionsbeschreibung
Das F-tile 25G Ethernet Design example besteht aus der MAC+PCS+PMA-Kernvariante. Die folgenden Blockdiagramme zeigen die Designkomponenten und die Top-Level-Signale der MAC+PCS+PMA-Kernvariante im F-tile 25G Ethernet-Designbeispielample.
Abbildung 5Blockdiagramm—F-tile 25G Ethernet Design Beispielample (MAC+PCS+PMA-Core-Variante)

2.3.1. Design-Komponenten
Tabelle 4. Designkomponenten

Komponente	Beschreibung
F-tile 25G Ethernet Intel FPGA IP	Besteht aus MAC, PCS und Transceiver PHY mit der folgenden Konfiguration: • Kernvariante: MAC+PCS+PMA • Flusskontrolle aktivieren: Optional • Link-Fehlergenerierung aktivieren: Optional • Präambel-Passthrough aktivieren: Optional • Aktivieren der Statistikerfassung: Optional • MAC-Statistikzähler aktivieren: Optional • Referenztaktfrequenz: 156.25 Für das Design exampDatei mit der RS-FEC-Funktion wird der folgende zusätzliche Parameter konfiguriert: • Aktivieren Sie RS-FEC: Optional
F-Tile-Referenz- und System-PLL-Taktgeber Intel FPGA IP	Die Einstellungen des Parameter-Editors für F-Tile-Referenz und System-PLL-Takt Intel FPGA IP entsprechen den Anforderungen des F-Tile 25G Ethernet Intel FPGA IP. Wenn Sie das Design-Exemplar generierenample verwenden Bsp generierenampdas Design Schaltfläche im IP-Parametereditor, die IP wird automatisch instanziiert. Wenn Sie Ihr eigenes Design erstellen, z. B.ample, Sie müssen diese IP manuell instanziieren und alle E/A-Ports verbinden. Weitere Informationen zu dieser IP finden Sie unter F-Tile Architecture und PMA und FEC Direct PHY IP User Guide.
Client-Logik	Besteht aus: • Verkehrsgenerator, der Burst-Pakete zur Übertragung an den 25G Ethernet Intel FPGA IP-Kern generiert. • Verkehrsmonitor, der Burst-Pakete überwacht, die vom 25G Ethernet Intel FPGA IP-Kern kommen.
Quelle und Sonde	Quell- und Prüfsignale, einschließlich Systemreset-Eingangssignal, das Sie zum Debuggen verwenden können.

Zugehörige Informationen
F-Tile Architecture und PMA und FEC Direct PHY IP User Guide

Simulation

Der Teststand sendet Datenverkehr durch den IP-Kern und testet die Sende- und Empfangsseite des IP-Kerns.
2.4.1. Prüfstand
Abbildung 6. Blockdiagramm des F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Tabelle 5. Testbench-Komponenten

Komponente	Beschreibung
Prüfling (DUT)	Der 25G Ethernet Intel FPGA IP-Core.
Ethernet-Paketgenerator und Paketmonitor	• Der Paketgenerator generiert Frames und überträgt sie an das DUT. • Packet Monitor überwacht TX- und RX-Datenpfade und zeigt die Frames in der Simulatorkonsole an.
F-Tile-Referenz- und System-PLL-Taktgeber Intel FPGA IP	Generiert Transceiver- und System-PLL-Referenztakte.

2.4.2. Simulationsdesign Bspample Komponenten
Tabelle 6. F-tile 25G Ethernet Design Beispielampdie Testbench File Beschreibungen

File Name	Beschreibung
Prüfstand und Simulation Files
basic_avl_tb_top.v	Prüfstand auf höchstem Niveau file. Der Testbench instanziiert das DUT, führt eine Avalon®-Speicherzuordnungskonfiguration für Designkomponenten und Client-Logik durch und sendet und empfängt Pakete an oder von der 25G Ethernet Intel FPGA IP.
Testbench-Skripte
Fortsetzung…

File Name	Beschreibung
run_vsim.do	Das ModelSim-Skript zum Ausführen der Testbench.
run_vcs.sh	Das Synopsys VCS-Skript zum Ausführen der Testbench.
run_xcelium.sh	Das Cadence Xcelium-Skript zum Ausführen des Testbench.

2.4.3. Testfall
Der Simulationstestfall führt die folgenden Aktionen aus:

1. Instanziiert F-Tile 25G Ethernet Intel FPGA IP und F-Tile Referenz- und System-PLL-Taktungen Intel FPGA IP.
2. Wartet, bis sich RX-Takt und PHY-Statussignal stabilisiert haben.
3. Druckt den PHY-Status.
4. Sendet und empfängt 10 gültige Daten.
5. Analysiert die Ergebnisse. Bei erfolgreichem Testbench wird „Testbench abgeschlossen“ angezeigt.

Die folgendenample-Ausgabe veranschaulicht einen erfolgreichen Simulationstestlauf:

Zusammenstellung

Folgen Sie dem Verfahren unter Kompilieren und Konfigurieren des Design-Example in Hardware zum Kompilieren und Konfigurieren des Designs, z. B.ampDatei in der ausgewählten Hardware.
Sie können die Ressourcenauslastung und Fmax mithilfe des Nur-Kompilierungsdesigns schätzen (Beispiel:ampSie können Ihr Design kompilieren, indem Sie den Befehl Kompilierung starten auf der
Verarbeitungsmenü in der Intel Quartus Prime Pro Edition-Software. Eine erfolgreiche Kompilierung generiert die Zusammenfassung des Kompilierungsberichts.
Weitere Informationen finden Sie unter „Design Compilation“ im Intel Quartus Prime Pro Edition-Benutzerhandbuch.
Zugehörige Informationen

• Kompilieren und Konfigurieren des Designs Bspample in Hardware auf Seite 7
• Designkompilierung im Intel Quartus Prime Pro Edition-Benutzerhandbuch

2.6. Hardware-Tests
Im Hardware-Design zBample können Sie den IP-Core im internen seriellen Loopback-Modus programmieren und auf der Sendeseite Datenverkehr generieren, der durch die Empfangsseite zurückgeschleift wird.
Befolgen Sie die Anweisungen unter dem bereitgestellten Link mit zugehörigen Informationen, um das Designbeispiel zu testen.ampDatei in der ausgewählten Hardware.
Zugehörige Informationen
Testen des F-tile 25G Ethernet Intel FPGA IP Hardware Design Example auf Seite 8
2.6.1. Testprozedur
Befolgen Sie diese Schritte, um das Design zu testen, zampDatei in Hardware:

1. Bevor Sie den Hardwaretest für dieses Design ausführen (z. B.ample, müssen Sie das System zurücksetzen:
   a. Klicken Sie auf Extras ➤ In-System Sources & Probes Editor, um zur standardmäßigen GUI für Quellen und Sonden zu gelangen.
   b. Schalten Sie das System-Reset-Signal (Source[3:0]) von 7 auf 8 um, um die Resets durchzuführen, und setzen Sie das System-Reset-Signal wieder auf 7 zurück, um das System aus dem Reset-Zustand freizugeben.
   c. Überwachen Sie die Sondensignale und stellen Sie sicher, dass der Status gültig ist.
2. Navigieren Sie in der Systemkonsole zum Ordner hwtest und führen Sie den Befehl aus: source main.tcl, um ein J auszuwählen.TAG Master. Standardmäßig wird das erste JTAG Meister auf dem JTAG Kette ist ausgewählt. Um die J auszuwählenTAG Master für Intel Agilex-Geräte, führen Sie diesen Befehl aus: set_jtag <number of appropriate JTAG master>. Beispielample: set_jtag 1.
3. Führen Sie die folgenden Befehle in der Systemkonsole aus, um den seriellen Loopback-Test zu starten:

Tabelle 7. Befehlsparameter

Parameter	Beschreibung	Example Verwendung
chkphy_status	Zeigt die Taktfrequenzen und den PHY-Sperrstatus an.	% chkphy_status 0 # Status des Links prüfen 0
chkmac_stats	Zeigt die Werte in den MAC-Statistikzählern an.	% chkmac_stats 0 # Überprüft den Mac-Statistikzähler von Link 0
Alle Statistiken löschen	Löscht die IP-Core-Statistikzähler.	% clear_all_stats 0 # Löscht den Statistikzähler von Link 0
start_gen	Startet den Paketgenerator.	% start_gen 0 # Paketgenerierung auf Link 0 beginnen
stop_gen	Stoppt den Paketgenerator.	% stop_gen 0 # Stoppt die Paketgenerierung auf Link 0
Schleife_ein	Schaltet den internen seriellen Loopback ein.	% loop_on 0 # Internen Loopback auf Link 0 aktivieren
Schleife aus	Schaltet das interne serielle Loopback aus.	% loop_off 0 # Internen Loopback auf Link 0 ausschalten
reg_read	Gibt den IP-Core-Registerwert zurück bei .	% reg_read 0x402 # IP-CSR-Register an Adresse 402 von Link 0 lesen
reg_write	Schreibt zum IP-Kernregister unter der Adresse .	% reg_write 0x401 0x1 # Schreibe 0x1 in das IP-CSR-Scratch-Register an Adresse 401 von Link 0

a. Geben Sie loop_on ein um den internen seriellen Loopback-Modus einzuschalten.
b. Geben Sie chkphy_status ein um den Status des PHY zu überprüfen. Der TXCLK-, RXCLK- und RX-Status sollte für eine stabile Verbindung die gleichen Werte aufweisen wie unten gezeigt:

c. Geben Sie clear_all_stats ein um TX- und RX-Statistikregister zu löschen.
d. Geben Sie start_gen ein um mit der Paketgenerierung zu beginnen.
e. Geben Sie stop_gen ein um die Paketgenerierung zu stoppen.
f. Geben Sie chkmac_stats ein um die TX- und RX-Statistikzähler zu lesen. Stellen Sie sicher, dass:
i. Die gesendeten Paketrahmen stimmen mit den empfangenen Paketrahmen überein.
ii. Es werden keine Fehlerrahmen empfangen.
g. Geben Sie loop_off ein um den internen seriellen Loopback auszuschalten.
Abbildung 7. Sample Testausgabe – TX- und RX-Statistikzähler

Dokumentrevisionsverlauf für F-tile 25G Ethernet FPGA IP Design Example Benutzerhandbuch

Dokumentversion	Intel Quartus Prime-Version	IP-Version	Änderungen
2022.10.14	22.3	1.0.0	Erstveröffentlichung.

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9001:2015
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Artikel-Nr.: 750200
Version: 2022.10.14

Dokumente / Ressourcen

Intel F-Tile 25G Ethernet FPGA IP-Design Bspample [pdf] Benutzerhandbuch F-Tile 25G Ethernet FPGA IP Design Example, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP-Design-Exampli, 750200

Verweise

• Bedienungsanleitung