FPGA IP
Design Eksample Brugervejledning
F-Tile 25G Ethernet Intel®
Opdateret til Intel® Quartus®
Prime Design Suite: 22.3
IP-version: 1.0.0

Hurtig startvejledning

F-tile 25G Ethernet Intel FPGA IP til Intel Agilex™-enheder giver mulighed for at generere design f.eks.amples for udvalgte konfigurationer.
Figur 1. Design Eksample Brug

Katalogstruktur

Figur 2. 25G Ethernet Intel FPGA IP Design Eksample Directory Struktur

• Simuleringen files (testbænk kun til simulering) er placeret iample_dir>/example_testbench.
• Det kompilerede design example er placeret iample_dir>/ compilation_test_design.
• Hardwarekonfiguration og test files (designet example in hardware) er placeret iample_dir>/hardware_test_design.

Tabel 1. Directory og File Beskrivelser

File Navne	Beskrivelse
eth_ex_25g.qpf	Intel Quartus® Prime-projekt file.
eth_ex_25g.qsf	Intel Quartus Prime-projektindstillinger file.
eth_ex_25g.sdc	Synopsys Design Constraints file. Du kan kopiere og ændre dette file til dit eget 25 GbE Intel FPGA IP-kernedesign.
eth_ex_25g.v	Topniveau Verilog HDL design example file. Single-channel design bruger Verilog file.
fælles/	Hardware design exampstøtte files.
hwtest/main.tcl	Hoved file for at få adgang til systemkonsollen.

Generering af Design Example

Figur 4. Exampfanen Design i F-tile 25G Ethernet Intel FPGA IP Parameter Editor

Følg disse trin for at generere hardwaredesignet, f.eksample og testbench:

1. Klik på i Intel Quartus Prime Pro Edition File ➤ Ny projektguide for at oprette et nyt Quartus Prime-projekt, eller File ➤ Åbn projekt for at åbne et eksisterende Quartus Prime-projekt. Guiden beder dig angive en enhed.
2. Find og vælg 25G Ethernet Intel FPGA IP til Agilex i IP-kataloget. Vinduet Ny IP-variation vises.
3. Angiv et navn på øverste niveau for din IP-variant, og klik på OK. Parametereditoren tilføjer .ip på øverste niveau file til det aktuelle projekt automatisk. Hvis du bliver bedt om manuelt at tilføje .ip file til projektet skal du klikke på Projekt ➤ Tilføj/fjern Files i Project for at tilføje file.
4. I Intel Quartus Prime Pro Edition-softwaren skal du vælge en specifik Intel Agilex-enhed i feltet Enhed eller beholde den standardenhed, som Intel Quartus Prime-softwaren foreslår.
   Note: Hardwaredesignet example overskriver valget med enheden på måltavlen. Du angiver måltavlen fra menuen for design f.eksample muligheder i Exampfanen Design.
5. Klik på OK. Parametereditoren vises.
6. På fanen IP skal du angive parametrene for din IP-kernevariant.
7. På Example Design fane, f.eksample Design Files, vælg Simuleringsindstillingen for at generere testbænken, og vælg Synteseindstillingen for at generere hardwaredesignet f.eks.ample. Kun Verilog HDL files genereres.
   Note: En funktionel VHDL IP-kerne er ikke tilgængelig. Angiv kun Verilog HDL til dit IP-kernedesign, f.eksample.
8. Til Target Development Kit skal du vælge Agilex I-series Transceiver-SoC Dev Kit
9. Klik på Generer eksample Design knap. Vælg Exampvinduet Design Directory vises.
10. Hvis du ønsker at ændre designet f.eksample mappesti eller navn fra de viste standardindstillinger (alt_e25_f_0_example_design), gå til den nye sti og skriv det nye design f.eksample mappenavn (ample_dir>).
11. Klik på OK.

1.2.1. Design Eksample Parametre
Tabel 2. Parametre i Example Design Tab

Parameter	Beskrivelse
Example Design	Fås example-design til IP-parameterindstillingerne. Kun enkeltkanal example-design er understøttet for denne IP.
Example Design Files	De files at generere til de forskellige udviklingsfaser. • Simulering – genererer det nødvendige files til simulering af exampdesign. • Syntese – genererer syntesen files. Brug disse files at kompilere designet i Intel Quartus Prime Pro Edition-softwaren til hardwaretest og udføre statisk timinganalyse.
Frembringe File Format	Formatet på RTL files til simulering—Verilog.
Vælg bestyrelse	Understøttet hardware til designimplementering. Når du vælger et Intel FPGA-udviklingskort, skal du bruge enhed AGIB027R31B1E2VRO som målenhed til design f.eks.ampgeneration. Agilex I-series Transceiver-SoC Dev Kit: Denne mulighed giver dig mulighed for at teste designet f.eksample på det valgte Intel FPGA IP-udviklingssæt. Denne indstilling vælger automatisk målenheden for AGIB027R31B1E2VRO. Hvis din boardrevision har en anden enhedsgrad, kan du ændre målenheden. Ingen: Denne mulighed udelukker hardwareaspekterne for designet f.eksample.

1.3. Generering af fliser Files

Support-Logic Generation er et præ-syntesetrin, der bruges til at generere fliserelateret files påkrævet til simulering og hardwaredesign. Flisegenereringen er påkrævet for alle
F-flisebaserede designsimuleringer. Du skal fuldføre dette trin før simuleringen.

1. Ved kommandoprompten skal du navigere til mappen compilation_test_design i din exampdesign: cd /compilation_test_design.
2. Kør følgende kommando: quartus_tlg alt_eth_25g

1.4. Simulering af F-tile 25G Ethernet Intel FPGA IP-design 
Example Testbench
Du kan kompilere og simulere designet ved at køre et simuleringsscript fra kommandoprompten.

1. Ved kommandoprompten skal du ændre testbench-simulerende arbejdsmappe: cdample_dir>/ex_25g/sim.
2. Kør IP-opsætningssimuleringen:ip-setup-simulation -quartusproject=../../compilation_test_design/alt_eth_25g.qpf

Tabel 3. Trin til at simulere testbænken

Simulator	Instruktioner
VCS*	Skriv sh run_vcs.sh på kommandolinjen
QuestaSim*	Skriv vsim -do run_vsim.do -log på kommandolinjenfile vsim.log Hvis du foretrækker at simulere uden at hente QuestaSim GUI, skriv vsim -c -do run_vsim.do -logfile vsim.log
Kadence -Xcelium*	Skriv sh run_xcelium.sh på kommandolinjen

En vellykket simulering slutter med følgende besked:
Simulering bestået. eller Testbench komplet.
Efter vellykket gennemførelse kan du analysere resultaterne.
1.5. Kompilering og konfiguration af Design Example i Hardware
25G Ethernet Intel FPGA IP-kerneparametereditoren giver dig mulighed for at kompilere og konfigurere designet f.eksample på et måludviklingssæt.

At kompilere og konfigurere et design f.eksample på hardware, følg disse trin:

1. Start Intel Quartus Prime Pro Edition-softwaren, og vælg Processing ➤ Start Compilation for at kompilere designet.
2. Når du har genereret et SRAM-objekt file .sof, følg disse trin for at programmere hardwaredesignet f.eksample på Intel Agilex-enheden:
   en. Klik på Programmer i menuen Værktøjer.
   b. Klik på Hardwareopsætning i programmeringsenheden.
   c. Vælg en programmeringsenhed.
   d. Vælg og tilføj Intel Agilex-kortet til din Intel Quartus Prime Pro Edition-session.
   e. Sørg for, at Mode er indstillet til JTAG.
   f. Vælg Intel Agilex-enheden, og klik på Tilføj enhed. Programmeringsenheden vises
   et blokdiagram over forbindelserne mellem enhederne på dit board.
   g. I rækken med din .sof skal du markere afkrydsningsfeltet for .sof.
   h. Marker afkrydsningsfeltet i kolonnen Program/Konfigurer.
   jeg. Klik på Start.

1.6. Test af F-tile 25G Ethernet Intel FPGA IP Hardware Design Example
Når du har kompileret F-tile 25G Ethernet Intel FPGA IP-kernedesignet, f.eksampog konfigurere den på din Intel Agilex-enhed, kan du bruge systemkonsollen til at programmere IP-kernen.
For at tænde for systemkonsollen og teste hardwaredesignet, f.eksample, følg disse trin:

1. I Intel Quartus Prime Pro Edition-softwaren skal du vælge Værktøjer ➤ System
   Fejlfindingsværktøjer ➤ Systemkonsol for at starte systemkonsollen.
2. I Tcl Console-ruden skal du skrive cd hwtest for at ændre mappen til / hardware_test_design/hwtest.
3. Skriv source main.tcl for at åbne en forbindelse til JTAG mestre.

Følg testproceduren i afsnittet Hardwaretest i designet f.eksample og observer testresultaterne i systemkonsollen.

F-tile 25G Ethernet Design Eksample til Intel Agilex-enheder

F-tile 25G Ethernet-designet example demonstrerer en Ethernet-løsning til Intel Agilex-enheder, der bruger 25G Ethernet Intel FPGA IP-kernen.
Generer designet f.eksample fra Example Design-fanen i 25G Ethernet Intel FPGA IP-parametereditoren. Du kan også vælge at generere designet med eller uden
funktionen Reed-Solomon Forward Error Correction (RS-FEC).
2.1. Funktioner

• Understøtter en enkelt Ethernet-kanal, der fungerer ved 25G.
• Generer design example med RS-FEC-funktion.
• Giver testbench og simuleringsscript.
• Instantierer F-Tile-reference- og system-PLL-ure Intel FPGA IP baseret på IP-konfiguration.

2.2. Hardware- og softwarekrav
Intel bruger følgende hardware og software til at teste designet f.eksample i et Linux-system:

• Intel Quartus Prime Pro Edition-software.
• Siemens* EDA QuestaSim, Synopsys* VCS og Cadence Xcelium simulator.
• Intel Agilex I-series Transceiver-SoC Development Kit (AGIB027R31B1E2VRO) til hardwaretest.

2.3. Funktionsbeskrivelse
F-tile 25G Ethernet-designet example består af MAC+PCS+PMA kernevariant. De følgende blokdiagrammer viser designkomponenterne og topniveau-signalerne for MAC+PCS+PMA-kernevarianten i F-tile 25G Ethernet-designet f.eks.ample.
Figur 5. Blokdiagram—F-tile 25G Ethernet Design Eksample (MAC+PCS+PMA kernevariant)

2.3.1. Design komponenter
Tabel 4. Design komponenter

Komponent	Beskrivelse
F-tile 25G Ethernet Intel FPGA IP	Består af MAC, PCS og Transceiver PHY, med følgende konfiguration: • Kernevariant: MAC+PCS+PMA • Aktiver flowkontrol: Valgfrit • Aktiver generering af linkfejl: Valgfrit • Aktiver præambelpassthrough: Valgfrit • Aktiver statistikindsamling: Valgfrit • Aktiver MAC-statistiktællere: Valgfrit • Reference clock frekvens: 156.25 Til design exampmed RS-FEC-funktionen er følgende ekstra parameter konfigureret: • Aktiver RS-FEC: Valgfrit
F-Tile reference og system PLL ure Intel FPGA IP	F-Tile-reference- og system-PLL-ure Intel FPGA IP-parametereditorindstillingerne stemmer overens med kravene til F-tile 25G Ethernet Intel FPGA IP. Hvis du genererer designet f.eksampdu bruger Generer eksample Design knappen i IP-parametereditoren, instansierer IP'en automatisk. Hvis du laver dit eget design f.eksample, skal du manuelt instansiere denne IP og tilslutte alle I/O-porte. For information om denne IP, se F-Tile Architecture og PMA og FEC Direct PHY IP brugervejledning.
Klientlogik	Består af: • Trafikgenerator, som genererer burst-pakker til 25G Ethernet Intel FPGA IP-kernen til transmission. • Trafikmonitor, som overvåger burst-pakker, der kommer fra 25G Ethernet Intel FPGA IP-kernen.
Kilde og sonde	Kilde- og probesignaler, inklusive systemnulstillingsindgangssignal, som du kan bruge til fejlretning.

Relateret information
F-Tile Architecture og PMA og FEC Direct PHY IP brugervejledning

Simulering

Testbænken sender trafik gennem IP-kernen og træner sendesiden og modtagesiden af ​​IP-kernen.
2.4.1. Testbænk
Figur 6. Blokdiagram af F-tile 25G Ethernet Intel FPGA IP Design Example Simulation Testbench

Tabel 5. Testbænkkomponenter

Komponent	Beskrivelse
Enhed under test (DUT)	25G Ethernet Intel FPGA IP-kernen.
Ethernet-pakkegenerator og pakkemonitor	• Pakkegenerator genererer rammer og sender til DUT. • Pakkemonitor overvåger TX- og RX-datastier og viser frames i simulatorkonsollen.
F-Tile reference og system PLL ure Intel FPGA IP	Genererer transceiver og system PLL reference ure.

2.4.2. Simuleringsdesign Eksample komponenter
Tabel 6. F-tile 25G Ethernet Design Eksample Testbench File Beskrivelser

File Navn	Beskrivelse
Testbench og simulering Files
basic_avl_tb_top.v	Testbænk på topniveau file. Testbænken instansierer DUT, udfører Avalon®-hukommelseskortet konfiguration på designkomponenter og klientlogik og sender og modtager pakker til eller fra 25G Ethernet Intel FPGA IP.
Testbench scripts
fortsatte…

File Navn	Beskrivelse
run_vsim.do	ModelSim-scriptet til at køre testbænken.
run_vcs.sh	Synopsys VCS-scriptet til at køre testbænken.
run_xcelium.sh	Cadence Xcelium-scriptet til at køre testbænken.

2.4.3. Test sag
Simuleringstestcasen udfører følgende handlinger:

1. Instantierer F-tile 25G Ethernet Intel FPGA IP og F-Tile reference- og system-PLL-ure Intel FPGA IP.
2. Venter på, at RX-uret og PHY-statussignalet er indstillet.
3. Udskriver PHY-status.
4. Sender og modtager 10 gyldige data.
5. Analyserer resultaterne. Den vellykkede testbench viser "Testbench complete".

Følgende sample output illustrerer en vellykket simuleringstestkørsel:

Kompilering

Følg proceduren i kompilering og konfiguration af designeksample i Hardware til at kompilere og konfigurere designet f.eksample i den valgte hardware.
Du kan estimere ressourceudnyttelse og Fmax ved hjælp af kompileringsdesignet f.eksample. Du kan kompilere dit design ved at bruge kommandoen Start kompilering på
Behandlingsmenu i Intel Quartus Prime Pro Edition-softwaren. En vellykket kompilering genererer kompileringsrapportens oversigt.
For mere information henvises til Design Compilation i Intel Quartus Prime Pro Edition User Guide.
Relateret information

• Kompilering og konfiguration af Design Exampi Hardware på side 7
• Designkompilering i brugervejledning til Intel Quartus Prime Pro Edition

2.6. Hardware test
I hardwaredesignet example, kan du programmere IP-kernen i intern seriel loopback-tilstand og generere trafik på sendesiden, der går tilbage gennem modtagesiden.
Følg proceduren på det angivne relaterede informationslink for at teste designet f.eksample i den valgte hardware.
Relateret information
Test af F-tile 25G Ethernet Intel FPGA IP Hardware Design Examppå side 8
2.6.1. Testprocedure
Følg disse trin for at teste designet f.eksample i hardware:

1. Før du kører hardwaretesten for dette design, f.eksample, du skal nulstille systemet:
   en. Klik på Værktøjer ➤ In-System Sources & Probes Editor-værktøj for standardkilde- og probe-GUI.
   b. Skift systemnulstillingssignalet (Kilde[3:0]) fra 7 til 8 for at anvende nulstillingerne og returner systemnulstillingssignalet tilbage til 7 for at frigøre systemet fra nulstillingstilstanden.
   c. Overvåg sondesignalerne og sørg for, at status er gyldig.
2. I systemkonsollen skal du navigere til mappen hwtest og køre kommandoen: source main.tcl for at vælge en JTAG mestre. Som standard er den første JTAG mester på JTAG kæde er valgt. For at vælge JTAG master for Intel Agilex-enheder, kør denne kommando: set_jtag <number of appropriate JTAG mester>. Eksample: sæt_jtag 1.
3. Kør følgende kommandoer i systemkonsollen for at starte den serielle loopback-test:

Tabel 7. Kommandoparametre

Parameter	Beskrivelse	Example Brug
chkphy_status	Viser urfrekvenserne og PHY-låsestatus.	% chkphy_status 0 # Tjek status for link 0
chkmac_stats	Viser værdierne i MAC-statistiktællerne.	% chkmac_stats 0 # Kontrollerer mac-statistiktæller for link 0
clear_all_stats	Rydder IP-kernestatistiktællerne.	% clear_all_stats 0 # Rydder statistiktæller for link 0
start_gen	Starter pakkegeneratoren.	% start_gen 0 # Begynd pakkegenerering på link 0
stop_gen	Stopper pakkegeneratoren.	% stop_gen 0 # Stop pakkegenerering på link 0
loop_on	Slår intern seriel loopback til.	% loop_on 0 # Slå intern loopback til på link 0
sløjfe_af	Deaktiverer intern seriel loopback.	% loop_off 0 # Slå intern loopback fra på link 0
reg_læst	Returnerer IP-kerneregisterværdien til .	% reg_read 0x402 # Læs IP CSR-register på adresse 402 på link 0
reg_skriv	Skriver til IP-kerneregistret på adressen .	% reg_write 0x401 0x1 # Skriv 0x1 til IP CSR scratch register på adresse 401 på link 0

en. Skriv loop_on for at aktivere den interne seriel loopback-tilstand.
b. Skriv chkphy_status for at kontrollere status for PHY. TXCLK-, RXCLK- og RX-statussen skal have de samme værdier som vist nedenfor for et stabilt link:

c. Skriv clear_all_stats at rydde TX- og RX-statistikregistre.
d. Skriv start_gen for at begynde pakkegenerering.
e. Skriv stop_gen for at stoppe pakkegenerering.
f. Skriv chkmac_stats for at læse TX- og RX-statistiktællerne. Sørg for at:
jeg. De transmitterede pakkerammer matcher de modtagne pakkerammer.
ii. Der modtages ingen fejlrammer.
g. Skriv loop_off for at slå den interne seriel loopback fra.
Figur 7. Sample Test output—TX- og RX-statistiktællere

Dokumentrevisionshistorik for F-tile 25G Ethernet FPGA IP-design Eksample Brugervejledning

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
2022.10.14	22.3	1.0.0	Første udgivelse.

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester. *Andre navne og mærker kan hævdes at være andres ejendom.
ISO
9001:2015
Registreret

Online Version
Send feedback
ID: 750200
Version: 2022.10.14

Dokumenter/ressourcer

intel F-Tile 25G Ethernet FPGA IP Design Eksample [pdfBrugervejledning F-Tile 25G Ethernet FPGA IP Design Eksample, F-Tile 25G, F-Tile 25G Ethernet FPGA, FPGA IP Design Example, IP Design Eksample, 750200

Referencer

• Brugermanual