F-Tile DisplayPort FPGA IP Design Eksample
Brugervejledning

F-Tile DisplayPort FPGA IP Design Eksample

Opdateret til Intel® Quartus® Prime Design Suite: 22.2 IP-version: 21.0.1

DisplayPort Intel FPGA IP Design Eksample Quick Start Guide

DisplayPort Intel® F-tile-enhederne har en simulerende testbænk og et hardwaredesign, der understøtter kompilering og hardwaretestning FPGA IP-design f.eks.amples til Intel Agilex™
DisplayPort Intel FPGA IP tilbyder følgende design f.eksamples:

• DisplayPort SST parallel loopback uden et Pixel Clock Recovery (PCR)-modul
• DisplayPort SST parallel loopback med AXIS Video Interface

Når du genererer et design f.eksample, opretter parametereditoren automatisk fileer nødvendigt for at simulere, kompilere og teste designet i hardware.
Figur 1. Udvikling StagesRelateret information

• DisplayPort Intel FPGA IP Brugervejledning
• Migrerer til Intel Quartus Prime Pro Edition

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
*Andre navne og mærker kan hævdes at være andres ejendom.
ISO 9001: 2015 Registreret
1.1. Directory struktur
Figur 2. Directory Struktur

Tabel 1. Design Eksample komponenter

Mapper	Files
rtl/kerne	dp_core.ip
	dp_rx . ip
	dp_tx . ip
rtl/rx_phy	dp_gxb_rx/ ((DP PMA UX byggesten)
	dp_rx_data_fifo . ip
	rx_top_phy . sv
rtl/tx_phy	dp_gxb_rx/ ((DP PMA UX byggesten)
	dp_tx_data_fifo.ip
	dp_tx_data_fifo.ip

1.2. Hardware- og softwarekrav
Intel bruger følgende hardware og software til at teste designet f.eksampdet:
Hardware

• Intel Agilex I-Series Development Kit
• DisplayPort-kilde-GPU
• DisplayPort Sink (skærm)
• Bitec DisplayPort FMC datterkort Revision 8C
• DisplayPort kabler

Software

• Intel Quartus® Prime
• Synopsys* VCS Simulator

1.3. Generering af designet
Brug DisplayPort Intel FPGA IP-parametereditoren i Intel Quartus Prime-softwaren til at generere designet f.eksample.
Figur 3. Generering af designflowet

1.  Vælg Tools ➤ IP Catalog, og vælg Intel Agilex F-tile som målenhedsfamilien.
   Note: Designet example understøtter kun Intel Agilex F-tile-enheder.
2. Find og dobbeltklik på DisplayPort Intel FPGA IP i IP-kataloget. Vinduet Ny IP-variation vises.
3. Angiv et navn på øverste niveau for din tilpassede IP-variant. Parametereditoren gemmer IP-variationsindstillingerne i en file som hedder .ip.
4. Vælg en Intel Agilex F-tile-enhed i feltet Enhed, eller behold standardindstillingen for Intel Quartus Prime-softwareenhed.
5. Klik på OK. Parametereditoren vises.
6. Konfigurer de ønskede parametre for både TX og RX.
7. Under Design Examppå fanen skal du vælge DisplayPort SST Parallel Loopback uden PCR.
8. Vælg Simulering for at generere testbænken, og vælg Syntese for at generere hardwaredesignet f.eksample. Du skal vælge mindst én af disse muligheder for at generere designet f.eksample files. Hvis du vælger begge, bliver generationstiden længere.
9. For Target Development Kit skal du vælge Intel Agilex I-Series SOC Development Kit. Dette får den målenhed, der er valgt i trin 4, til at ændre sig, så den matcher enheden på udviklingssættet. For Intel Agilex I-Series SOC Development Kit er standardenheden AGIB027R31B1E2VR0.
10. Klik på Generer eksample Design.

1.4. Simulering af designet
DisplayPort Intel FPGA IP-designet f.eksample testbench simulerer et seriel loopback-design fra en TX-instans til en RX-instans. Et internt videomønstergeneratormodul driver DisplayPort TX-instansen, og RX-instansens videoudgang forbindes til CRC-brikker i testbænken.
Figur 4. Design Simuleringsflow

1. Gå til Synopsys simulator mappe og vælg VCS.
2. Kør simuleringsscript.
   Kilde vcs_sim.sh
3. Scriptet udfører Quartus TLG, kompilerer og kører testbænken i simulatoren.
4. Analyser resultatet.
   En vellykket simulering ender med Source og Sink SRC-sammenligning.

1.5. Kompilering og test af designet
Figur 5. Kompilering og simulering af designetAt kompilere og køre en demonstrationstest på hardwaren f.eksampfor design, følg disse trin:

1. Sørg for hardware f.eksampDesigngenerationen er færdig.
2. Start Intel Quartus Prime Pro Edition-softwaren og åbn / quartus/agi_dp_demo.qpf.
3. Klik på Behandling ➤ Start kompilering.
4. Efter vellykket kompilering genererer Intel Quartus Prime Pro Edition-softwaren en .sof file i din angivne mappe.
5. Tilslut DisplayPort RX-stikket på Bitec-datterkortet til en ekstern DisplayPort-kilde, såsom grafikkortet på en pc.
6. Tilslut DisplayPort TX-stikket på Bitec-datterkortet til en DisplayPort-vaskenhed, såsom en videoanalysator eller en pc-skærm.
7.  Sørg for, at alle kontakter på udviklingskortet er i standardposition.
8. Konfigurer den valgte Intel Agilex F-Tile-enhed på udviklingskortet ved hjælp af den genererede .sof file (Værktøjer ➤ Programmer ).
9. DisplayPort-vaskenheden viser den video, der er genereret fra videokilden.

Relateret information
Intel Agilex I-Series FPGA Development Kit Brugervejledning/
1.5.1. Regenererende ELF File
Som standard er ELF file genereres når du genererer det dynamiske design f.eksample.
I nogle tilfælde skal du dog regenerere ELF'en file hvis du ændrer softwaren file eller regenerer dp_core.qsys file. Regenerering af dp_core.qsys file opdaterer .sopcinfo file, hvilket kræver, at du regenererer ELF file.

1. Gå til /software og rediger koden om nødvendigt.
2. Gå til /script og udfør følgende build-script: source build_sw.sh
   • På Windows skal du søge og åbne Nios II Command Shell. I Nios II Command Shell skal du gå til /script og kør kilden build_sw.sh.
   Note: For at udføre build-script på Windows 10 kræver dit system Windows Subsystems for Linux (WSL). For mere information om WSL-installationstrin henvises til Nios II Software Developer Handbook.
   • På Linux skal du starte Platform Designer og åbne Værktøjer ➤ Nios II Command Shell. I Nios II Command Shell skal du gå til /script og kør kilden build_sw.sh.
3. Sørg for en .elf file er genereret i /software/ dp_demo.
4. Download den genererede .elf file ind i FPGA'en uden at genkompilere .sof file ved at køre følgende script: nios2-download /software/dp_demo/*.elf
5. Tryk på nulstillingsknappen på FPGA-kortet for at den nye software træder i kraft.

1.6. DisplayPort Intel FPGA IP Design Eksample Parametre
Tabel 2. DisplayPort Intel FPGA IP Design Eksample QSF-begrænsning for Intel Agilex Ftile-enhed

QSF-begrænsning	Beskrivelse
set_global_assignment -navn VERILOG_MACRO "__DISPLAYPORT_support__=1"	Fra Quartus 22.2 og fremefter er denne QSF-begrænsning nødvendig for at aktivere DisplayPort Custom SRC (Soft Reset Controller) flow

Tabel 3. DisplayPort Intel FPGA IP Design Eksample Parametre for Intel Agilex F-tile-enhed

Parameter	Værdi	Beskrivelse
Tilgængelig Design Example
Vælg design	•Ingen •DisplayPort SST Parallel Loopback uden PCR •DisplayPort SST Parallel Loopback med AXIS Video Interface	Vælg design f.eksample, der skal genereres. •Ingen: Intet design example er tilgængelig for det aktuelle parametervalg. •DisplayPort SST Parallel Loopback uden PCR: Dette design example demonstrerer parallel loopback fra DisplayPort-sink til DisplayPort-kilde uden et Pixel Clock Recovery (PCR)-modul, når du aktiverer parameteren Enable Video Input Image Port. •DisplayPort SST Parallel Loopback med AXIS Video Interface: Dette design f.eksample demonstrerer parallel loopback fra DisplayPort-sink til DisplayPort-kilde med AXIS Video-interface, når Enable Active Video Data Protocols er indstillet til AXIS-VVP Full.
Design Eksample Files
Simulering	Til, fra	Slå denne mulighed til for at generere det nødvendige files til simuleringstestbænken.
Syntese	Til, fra	Slå denne mulighed til for at generere det nødvendige files til Intel Quartus Prime-kompilering og hardwaredesign.
Genereret HDL-format
Frembringe File Format	Verilog, VHDL	Vælg dit foretrukne HDL-format til det genererede design, f.eksample filesæt. Bemærk: Denne indstilling bestemmer kun formatet for den genererede topniveau-IP files. Alle andre files (f.eksample testbænke og øverste niveau files til hardwaredemonstration) er i Verilog HDL-format.
Target Development Kit
Vælg bestyrelse	•Intet udviklingssæt •Intel Agilex I-Series Udviklingssæt	Vælg brættet til det målrettede design f.eksample.

Parameter	Værdi	Beskrivelse
		•Intet udviklingssæt: Denne mulighed udelukker alle hardwareaspekter for designet, f.eksample. P-kernen sætter alle pin-tildelinger til virtuelle pins. •Intel Agilex I-Series FPGA Development Kit: Denne mulighed vælger automatisk projektets målenhed, så den matcher enheden på dette udviklingssæt. Du kan ændre målenheden ved at bruge parameteren Change Target Device, hvis din boardrevision har en anden enhedsvariant. IP-kernen indstiller alle pin-tildelinger i henhold til udviklingssættet. Bemærk: Foreløbig design Example er ikke funktionelt verificeret på hardware i denne Quartus-udgivelse. •Custom Development Kit: Denne mulighed gør det muligt at designe f.eksample, der skal testes på et tredjeparts udviklingssæt med en Intel FPGA. Du skal muligvis indstille pin-tildelingerne på egen hånd.
Målretning
Skift målenhed	Til, fra	Slå denne mulighed til, og vælg den foretrukne enhedsvariant til udviklingssættet.

Parallel Loopback Design Eksamples

DisplayPort Intel FPGA IP-designet f.eksamples viser parallel loopback fra DisplayPort RX-instans til DisplayPort TX-instans uden et Pixel Clock Recovery (PCR)-modul.
Tabel 4. DisplayPort Intel FPGA IP Design Eksample til Intel Agilex F-tile-enhed

Design Eksample	Betegnelse	Datahastighed	Kanaltilstand	Loopback Type
DisplayPort SST parallel loopback uden PCR	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallel uden PCR
DisplayPort SST parallel loopback med AXIS Video Interface	DisplayPort SST	RBR, HRB, HRB2, HBR3	Simplex	Parallelt med AXIS Video Interface

2.1. Intel Agilex F-tile DisplayPort SST Parallel Loopback Design Funktioner
SST parallel loopback design examples viser transmissionen af ​​en enkelt videostream fra DisplayPort-vasken til DisplayPort-kilden.
Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester. *Andre navne og mærker kan hævdes at være andres ejendom.
ISO 9001: 2015 Registreret
Figur 6. Intel Agilex F-tile DisplayPort SST Parallel Loopback uden PCR

• I denne variant er DisplayPort-kildens parameter, TX_SUPPORT_IM_ENABLE, slået til, og videobilledgrænsefladen bruges.
• DisplayPort-vasken modtager video- og/eller lydstreaming fra ekstern videokilde som f.eks. GPU og afkoder den til parallel videogrænseflade.
• DisplayPort-vaskens videoudgang driver DisplayPort-kildevideogrænsefladen direkte og koder til DisplayPort-hovedlinket, før det sendes til skærmen.
• IOPLL'en driver både DisplayPort-vasken og kildevideoure ved en fast frekvens.
• Hvis DisplayPort-vasken og kildens MAX_LINK_RATE-parameter er konfigureret til HBR3, og PIXELS_PER_CLOCK er konfigureret til Quad, kører videouret ved 300 MHz for at understøtte 8Kp30 pixelhastighed (1188/4 = 297 MHz).

Figur 7. Intel Agilex F-tile DisplayPort SST Parallel Loopback med AXIS Video Interface

• I denne variant, DisplayPort-kilden og sink-parameteren, skal du vælge AXIS-VVP FULL i ENABLE ACTIVE VIDEO DATA PROTOCOLS for at aktivere Axis Video Data Interface.
• DisplayPort-vasken modtager video- og/eller lydstreaming fra ekstern videokilde som f.eks. GPU og afkoder den til parallel videogrænseflade.
• DisplayPort Sink konverterer videodatastrøm til aksevideodata og driver DisplayPort-kildeaksens videodatagrænseflade gennem VVP Video Frame Buffer. DisplayPort-kilde konverterer aksevideodata til DisplayPort-hovedlink, før de sendes til skærmen.
• I denne designvariant er der tre hovedvideoure, nemlig rx/tx_axi4s_clk, rx_vid_clk og tx_vid_clk. axi4s_clk kører ved 300 MHz for begge AXIS-moduler i Source og Sink. rx_vid_clk kører DP Sink Video-pipeline ved 300 MHz (for at understøtte enhver opløsning op til 8Kp30 4PIPs), mens tx_vid_clk kører DP Source Video-pipeline ved den faktiske Pixel Clock-frekvens (delt med PIP'er).
• Denne designvariant konfigurerer automatisk tx_vid_clk-frekvensen gennem I2C-programmering til on-board SI5391B OSC, når designet registrerer en switch i opløsningen.
• Denne designvariant viser kun et fast antal opløsninger som foruddefineret i DisplayPort-softwaren, nemlig:
  — 720p60, RGB
  — 1080p60, RGB
  — 4K30, RGB
  — 4K60, RGB

2.2. Urskema
Klokkeskemaet illustrerer urdomænerne i DisplayPort Intel FPGA IP-designet, f.eksample.
Figur 8. Intel Agilex F-tile DisplayPort Transceiver clocking-skemaTabel 5. Klokkeskemasignaler

Ur i diagrammet	Beskrivelse
SysPLL refclk	F-tile System PLL referenceur, som kan være en hvilken som helst klokfrekvens, der kan divideres med System PLL for den udgangsfrekvens. I dette design example, system_pll_clk_link og rx/tx refclk_link deler den samme 150 MHz SysPLL refclk.

Ur i diagrammet	Beskrivelse
	Det skal være et fritløbende ur, som er forbundet fra en dedikeret transceiver-referenceur-pin til input-urporten på reference- og system PLL Clocks IP, før den tilsvarende udgangsport tilsluttes DisplayPort Phy Top. Bemærk: For dette design example, konfigurer Clock Controller GUI Si5391A OUT6 til 150 MHz.
system pll clk link	Den mindste System PLL-udgangsfrekvens for at understøtte alle DisplayPort-hastigheder er 320 MHz. Dette design example bruger en 900 MHz (højeste) udgangsfrekvens, så SysPLL refclk kan deles med rx/tx refclk_link, som er 150 MHz.
rx_cdr_refclk_link / tx_pll_refclk_link	Rx CDR og Tx PLL Link refclk, som er fastgjort til 150 MHz for at understøtte alle DisplayPort-datahastigheder.
rx_ls_clkout / tx_ls_clkout	DisplayPort Link Speed ​​Ur til at ure DisplayPort IP-kerne. Frekvens svarende til Data Rate divider med parallel databredde. Exampdet: Frekvens = datahastighed / databredde = 8.1G (HBR3) / 40 bit = 202.5 ​​MHz

2.3. Simulering Testbench
Simuleringstestbænken simulerer DisplayPort TX seriel loopback til RX.
Figur 9. DisplayPort Intel FPGA IP Simplex Mode Simulering Testbench BlokdiagramTabel 6. Testbænkkomponenter

Komponent	Beskrivelse
Videomønstergenerator	Denne generator producerer farvebjælkemønstre, som du kan konfigurere. Du kan indstille videoformatets timing.
Testbænk kontrol	Denne blok styrer testsekvensen af ​​simuleringen og genererer de nødvendige stimulussignaler til TX-kernen. Testbench-kontrolblokken læser også CRC-værdien fra både kilden og synken for at foretage sammenligninger.
RX Link Speed ​​Clock Frequency Checker	Denne checker verificerer, om RX-transceiverens gendannede klokfrekvens matcher den ønskede datahastighed.
TX Link Speed ​​Clock Frequency Checker	Denne checker verificerer, om TX-transceiverens gendannede klokfrekvens matcher den ønskede datahastighed.

Simuleringstestbænken udfører følgende verifikationer:
Tabel 7. Testbench Verifikationer

Testkriterier	Verifikation
• Link Training ved Data Rate HBR3 • Læs DPCD-registrene for at kontrollere, om DP-status indstiller og måler både TX- og RX-forbindelseshastighedsfrekvens.	Integrerer Frequency Checker for at måle forbindelseshastigheden urets frekvensudgang fra TX- og RX-transceiveren.
• Kør videomønster fra TX til RX. • Bekræft CRC for både kilde og synk for at kontrollere, om de stemmer overens	• Forbinder videomønstergeneratoren til DisplayPort-kilden for at generere videomønsteret. • Testbench-kontrol udlæser derefter både Source- og Sink-CRC fra DPTX- og DPRX-registre og sammenligner for at sikre, at begge CRC-værdier er identiske. Bemærk: For at sikre, at CRC beregnes, skal du aktivere parameteren Support CTS testautomatisering.

Dokumentrevisionshistorik for F-Tile DisplayPort Intel FPGA IP Design Example Brugervejledning

Dokumentversion	Intel Quartus Prime-version	IP version	Ændringer
2022.09.02	22.	20.0.1	•Ændret dokumenttitel fra DisplayPort Intel Agilex F-Tile FPGA IP Design Example Brugervejledning til F-Tile DisplayPort Intel FPGA IP Design Example Brugervejledning. •Aktiveret AXIS Video Design Example variant. • Fjernet Static Rate design og erstattet det med Multi Rate Design Example. •Fjernede noten i DisplayPort Intel FPGA IP Design Exampen Quick Start Guide, der siger, at Intel Quartus Prime 21.4-softwareversionen kun understøtter Preliminary Design Examples. •Udskiftede Directory Structure-figuren med den korrekte figur. •Tilføjet et afsnit Regenererende ELF File under Kompilering og test af designet. •Opdaterede afsnittet Hardware- og softwarekrav til at inkludere yderligere hardware krav.
2021.12.13	21.	20.0.0	Første udgivelse.

Intel Corporation. Alle rettigheder forbeholdes. Intel, Intel-logoet og andre Intel-mærker er varemærker tilhørende Intel Corporation eller dets datterselskaber. Intel garanterer ydeevnen af ​​sine FPGA- og halvlederprodukter i henhold til de aktuelle specifikationer i overensstemmelse med Intels standardgaranti, men forbeholder sig retten til at foretage ændringer af produkter og tjenester til enhver tid uden varsel. Intel påtager sig intet ansvar eller erstatningsansvar som følge af applikationen eller brugen af ​​oplysninger, produkter eller tjenester beskrevet heri, undtagen som udtrykkeligt skriftligt aftalt af Intel. Intel-kunder rådes til at indhente den seneste version af enhedsspecifikationerne, før de stoler på nogen offentliggjort information, og før de afgiver ordrer på produkter eller tjenester.
*Andre navne og mærker kan hævdes at være andres ejendom.
ISO 9001: 2015 Registreret

Online Version
Send feedback
UG-20347
ID: 709308
Version: 2022.09.02

Dokumenter/ressourcer

intel F-Tile DisplayPort FPGA IP Design Eksample [pdfBrugervejledning F-Tile DisplayPort FPGA IP Design Eksample, F-Tile DisplayPort, DisplayPort, FPGA IP Design Example, IP Design Eksample, UG-20347, 709308

Referencer

• Brugermanual