F-Tile Interlaken Intel FPGA IP dizajn Example

Vodič za brzi početak

F-Tile Interlaken Intel® FPGA IP jezgro pruža simulacioni testni sto. Dizajn hardvera nprampfajl koji podržava kompilaciju i testiranje hardvera biće dostupan u verziji softvera Intel Quartus® Prime Pro Edition 21.4. Kada generišete dizajn nprampda, uređivač parametara automatski kreira fileNeophodan je za simulaciju, kompajliranje i testiranje dizajna.
Testna ploča i dizajn example podržava NRZ i PAM4 način rada za F-tile uređaje. F-Tile Interlaken Intel FPGA IP jezgro generiše dizajn examples za sljedeće podržane kombinacije broja traka i brzina prijenosa podataka.

IP podržane kombinacije broja traka i brzina prenosa podataka
Sljedeće kombinacije su podržane u verziji softvera Intel Quartus Prime Pro Edition 21.3. Sve ostale kombinacije će biti podržane u budućoj verziji Intel Quartus Prime Pro Edition.

Broj traka	Brzina trake (Gbps)
	6.25	10.3125	12.5	25.78125	53.125
4	Da	–	Da	Da	–
6	–	–	–	Da	Da
8	–	–	Da	Da	–
10	–	–	Da	Da	–
12	–	Da	Da	Da	–

Slika 1.Razvojni koraci za dizajn prample

Napomena: Kompilacija i testiranje hardvera biće dostupni u verziji softvera Intel Quartus Prime Pro Edition 21.4.
F-Tile Interlaken Intel FPGA IP jezgro dizajn example podržava sljedeće karakteristike:

• Interni TX to RX način serijske petlje
• Automatski generira pakete fiksne veličine
• Osnovne mogućnosti provjere paketa
• Mogućnost korištenja sistemske konzole za resetiranje dizajna u svrhu ponovnog testiranja

Slika 2. Blok dijagram visokog nivoa

Povezane informacije

• F-Tile Interlaken Intel FPGA IP korisnički priručnik
• F-Tile Interlaken Intel FPGA IP napomene o izdanju

Hardverski i softverski zahtjevi

Za testiranje bivšegampza dizajn, koristite sljedeći hardver i softver:

• Verzija softvera Intel Quartus Prime Pro Edition 21.3
• Sistemska konzola
• Podržani simulator:
  • Synopsys* VCS*
  • Synopsys VCS MX
  • Siemens* EDA ModelSim* SE ili Questa*

Napomena:  Hardverska podrška za dizajn nprampće biti dostupan u verziji softvera Intel Quartus Prime Pro Edition 21.4.

Generisanje dizajna

Slika 3. Procedura

Slijedite ove korake za generiranje dizajna nprample i testbench:

1. U softveru Intel Quartus Prime Pro Edition kliknite File ➤ Čarobnjak za novi projekat za kreiranje novog Intel Quartus Prime projekta ili kliknite File ➤ Otvori projekat da otvorite postojeći Intel Quartus Prime projekat. Čarobnjak od vas traži da navedete uređaj.
2. Navedite porodicu uređaja Agilex i odaberite uređaj sa F-Tile za svoj dizajn.
3. U IP katalogu pronađite i dvaput kliknite na F-Tile Interlaken Intel FPGA IP. Pojavljuje se prozor Nova IP varijanta.
4. Odredite naziv najvišeg nivoa za vašu prilagođenu IP varijaciju. Editor parametara sprema postavke IP varijacije u a file imenovani .ip.
5. Kliknite OK. Pojavljuje se uređivač parametara.

Slika 4. Primample Dizajn Tab

6. Na kartici IP navedite parametre za varijaciju vaše IP jezgre.
7. Na prampna kartici Dizajn, izaberite opciju Simulacija da biste generisali testnu ploču.
Napomena: opcija sinteze je za hardver nprample dizajn, koji će biti dostupan u verziji softvera Intel Quartus Prime Pro Edition 21.4.
8. Za generisani HDL format, dostupne su i Verilog i VHDL opcije.
9. Kliknite Generate Example Design. Odaberite ExampPojavljuje se prozor Direktorij dizajna.
10. Ako želite izmijeniti dizajn nprample staza ili ime direktorijuma iz prikazanih zadanih postavki (ilk_f_0_example_design), idite na novu putanju i upišite novi dizajn nprampime direktorija.
11. Kliknite OK.

Napomena: U F-Tile Interlaken Intel FPGA IP dizajnu exampDakle, SystemPLL se automatski instancira i povezuje na F-Tile Interlaken Intel FPGA IP jezgro. SystemPLL hijerarhijska staza u dizajnu nprample je:

example_design.test_env_inst.test_dut.dut.pll

SystemPLL u dizajnu nprample dijeli isti referentni takt od 156.26 MHz kao i primopredajnik.

Struktura imenika

F-Tile Interlaken Intel FPGA IP jezgro generiše sljedeće files za dizajn nprample:
Slika 5. Struktura direktorija

Tabela 2. Dizajn hardvera Example File Opisi
Ove files su uample_installation_dir>/ilk_f_0_example_design direktorij.

File Imena	Opis
example_design.qpf	Projekt Intel Quartus Prime file.
example_design.qsf	Postavke projekta Intel Quartus Prime file
example_design.sdc jtag_timing_template.sdc	Synopsys Design Constraint file. Možete kopirati i modificirati za vlastiti dizajn.
sysconsole_testbench.tcl	Main file za pristup sistemskoj konzoli

Napomena: Hardverska podrška za dizajn nprampće biti dostupan u verziji softvera Intel Quartus Prime Pro Edition 21.4.

Tabela 3. Testbench File Opis

Ovo file je uample_installation_dir>/ilk_f_0_example_design/ example_design/rtl direktorij.

File Ime	Opis
top_tb.sv	Testbench najvišeg nivoa file.

Tabela 4. Testbench skripte

Ove files su uample_installation_dir>/ilk_f_0_example_design/ exampdirektorij le_design/testbench

File Ime	Opis
run_vcs.sh	Synopsys VCS skripta za pokretanje testbench-a.
run_vcsmx.sh	Synopsys VCS MX skripta za pokretanje testbench-a.
run_mentor.tcl	Siemens EDA ModelSim SE ili Questa skripta za pokretanje testbench-a.

Simulacija Design Example Testbench

Slika 6. Procedura

Slijedite ove korake da simulirate testni stol:

1. Na komandnoj liniji, promijenite u direktorij simulacije testbench-a. Putanja direktorija jeample_installation_dir>/example_design/testbench.
2. Pokrenite skriptu za simulaciju za podržani simulator po vašem izboru. Skripta kompajlira i pokreće testbench u simulatoru. Vaša skripta bi trebala provjeriti da li se SOP i EOP brojevi podudaraju nakon što se simulacija završi.

Tabela 5. Koraci za pokretanje simulacije

Simulator	Uputstva
VCS	U komandnoj liniji upišite:   sh run_vcs.sh
VCS MX	U komandnoj liniji upišite:   sh run_vcsmx.sh
ModelSim SE ili Questa	U komandnoj liniji upišite:   vsim -do run_mentor.tcl Ako više volite simulirati bez pokretanja ModelSim GUI, upišite:   vsim -c -do run_mentor.tcl

3. Analizirajte rezultate. Uspješna simulacija šalje i prima pakete i prikazuje “Test PASSED”.

Testna ploča za dizajn example ispunjava sljedeće zadatke:

• Instancira F-Tile Interlaken Intel FPGA IP jezgro.
• Štampa PHY status.
• Provjerava sinhronizaciju metaframe (SYNC_LOCK) i granice riječi (bloka) (WORD_LOCK).
• Čeka da se pojedinačne trake zaključaju i poravnaju.
• Počinje sa slanjem paketa.
• Provjerava statistiku paketa:
  • CRC24 greške
  • SOP
  • EOPs

Sljedeće sample output ilustruje uspješnu probnu simulaciju:

Sastavljanje Design Example

1. Osigurajte exampgeneracija dizajna je završena.
2. U softveru Intel Quartus Prime Pro Edition otvorite projekat Intel Quartus Primeample_installation_dir>/example_design.qpf>.
3. U meniju Obrada kliknite na Pokreni kompilaciju.

Design Example Description

Dizajn example demonstrira funkcionalnost Interlaken IP jezgra.

Design Example Components

Bivšiample design povezuje sistemske i PLL referentne taktove i potrebne komponente dizajna. Bivšiample design konfiguriše IP jezgro u režimu interne petlje i generiše pakete na interfejsu za prenos korisničkih podataka IP jezgre TX. IP jezgro šalje ove pakete na internoj putanji povratne petlje kroz primopredajnik.
Nakon što prijemnik jezgre IP primi pakete na putu povratne petlje, on obrađuje Interlaken pakete i prenosi ih na RX interfejs za prijenos korisničkih podataka. Bivšiample design provjerava da li se primljeni i odaslani paketi podudaraju.
F-Tile Interlaken Intel IP dizajn exampsadrži sljedeće komponente:

1. F-Tile Interlaken Intel FPGA IP jezgro
2. Generator paketa i provjera paketa
3. F-Tile referentni i sistemski PLL satovi Intel FPGA IP jezgro

Interface Signals

Tabela 6. Dizajn prample Interface Signals

Port Name	Smjer	širina (bitovi)	Opis
mgmt_clk	Input	1	Ulaz sistemskog sata. Frekvencija takta mora biti 100 MHz.
pll_ref_clk	Input	1	Referentni sat primopredajnika. Pokreće RX CDR PLL.
rx_pin	Input	Broj traka	pin za podatke prijemnika SERDES.
tx_pin	Izlaz	Broj traka	Prenesite SERDES pin podataka.
rx_pin_n(1)	Input	Broj traka	pin za podatke prijemnika SERDES.
tx_pin_n(1)	Izlaz	Broj traka	Prenesite SERDES pin podataka.
mac_clk_pll_ref	Input	1	Ovaj signal mora biti pokretan PLL-om i mora koristiti isti izvor takta koji pokreće pll_ref_clk. Ovaj signal je dostupan samo u varijantama uređaja PAM4 moda.
usr_pb_reset_n	Input	1	Resetovanje sistema.

(1) Dostupno samo u PAM4 varijantama.

Intel Corporation. Sva prava zadržana. Intel, Intel logo i druge Intel oznake su zaštitni znaci Intel Corporation ili njenih podružnica. Intel garantuje performanse svojih FPGA i poluprovodničkih proizvoda u skladu sa trenutnim specifikacijama u skladu sa Intelovom standardnom garancijom, ali zadržava pravo da izvrši izmene bilo kojeg proizvoda i usluge u bilo koje vreme bez prethodne najave. Intel ne preuzima nikakvu odgovornost ili odgovornost koja proizilazi iz primene ili korišćenja bilo koje informacije, proizvoda ili usluge opisane ovde, osim ako je Intel izričito pristao u pisanoj formi. Intelovim kupcima se savjetuje da nabave najnoviju verziju specifikacija uređaja prije nego što se oslone na bilo koju objavljenu informaciju i prije naručivanja proizvoda ili usluga.
*Druga imena i robne marke mogu se smatrati vlasništvom drugih.

Registrirajte se Karta

Napomena:

• Design Exampadresa registra počinje sa 0x20** dok Interlaken IP adresa jezgra registra počinje sa 0x10**.
• Adresa PHY registra F-pločice počinje sa 0x30** dok adresa FEC registra F-pločice počinje sa 0x40**. FEC registar je dostupan samo u PAM4 modu.
• Pristupni kod: RO—Samo za čitanje i RW—Čitanje/pisanje.
• Sistemska konzola čita dizajn nprample registruje i prijavljuje status testa na ekranu.

Tabela 7. Dizajn prample Register Map

Offset	Ime	Pristup	Opis
8'h00	Rezervirano
8'h01	Rezervirano
8'h02	Sistem PLL reset	RO	Sljedeći bitovi označavaju zahtjev za resetiranje PLL sistema i vrijednost za omogućavanje: • Bit [0] – sys_pll_rst_req • Bit [1] – sys_pll_rst_en
8'h03	RX traka je poravnata	RO	Označava poravnanje RX trake.
8'h04	WORD zaključan	RO	[NUM_LANES–1:0] – Identifikacija granica riječi (bloka).
8'h05	Sinhronizacija zaključana	RO	[NUM_LANES–1:0] – Sinhronizacija metaframe.
8'h06 – 8'h09	CRC32 broj grešaka	RO	Označava broj grešaka CRC32.
8'h0A	CRC24 broj grešaka	RO	Označava broj grešaka CRC24.
8'h0B	Signal prelivanja/podlivanja	RO	Sljedeći bitovi označavaju: • Bit [3] – TX signal donjeg toka • Bit [2] – TX signal prelivanja • Bit [1] – RX signal prelivanja
8'h0C	SOP count	RO	Označava broj SOP-a.
8'h0D	EOP count	RO	Označava broj EOP-a
8'h0E	Broj grešaka	RO	Označava broj sljedećih grešaka: • Gubitak poravnanja trake • Nedozvoljena kontrolna riječ • Nedozvoljeni uzorak kadriranja • Nedostaje indikator SOP ili EOP
8'h0F	send_data_mm_clk	RW	Upišite 1 u bit [0] da biste omogućili signal generatora.
8'h10	Greška u provjeri		Ukazuje na grešku kontrolora. (Greška SOP podataka, greška broja kanala i greška podataka PLD)
8'h11	Sistem PLL zaključavanje	RO	Bit [0] označava indikaciju zaključavanja PLL-a.
8'h14	TX SOP count	RO	Označava broj SOP-a generiranih od strane generatora paketa.
8'h15	TX EOP count	RO	Označava broj EOP-a generiranih od strane generatora paketa.
8'h16	Kontinuirani paket	RW	Upišite 1 u bit [0] da biste omogućili kontinuirani paket.
nastavak…

Offset	Ime	Pristup	Opis
8'h39	Broj ECC grešaka	RO	Označava broj ECC grešaka.
8'h40	ECC ispravljeni broj grešaka	RO	Označava broj ispravljenih ECC grešaka.
8'h50	tile_tx_rst_n	WO	Pločica se vraća na SRC za TX.
8'h51	tile_rx_rst_n	WO	Pločica se vraća na SRC za RX.
8'h52	tile_tx_rst_ack_n	RO	Potvrda resetiranja pločice od SRC-a za TX.
8'h53	tile_rx_rst_ack_n	RO	Potvrda resetiranja pločice od SRC-a za RX.

Reset

U F-Tile Interlaken Intel FPGA IP jezgru pokrećete resetovanje (reset_n=0) i držite dok IP jezgro ne vrati potvrdu resetovanja (reset_ack_n=0). Nakon što je reset uklonjen (reset_n=1), potvrda resetiranja se vraća u početno stanje
(reset_ack_n=1). U dizajnu prampda, rst_ack_sticky registar drži tvrdnju potvrde resetovanja i zatim pokreće uklanjanje resetovanja (reset_n=1). Možete koristiti alternativne metode koje odgovaraju vašim potrebama dizajna.

Važno: U svakom scenariju gdje je potrebna interna serijska petlja, morate otpustiti TX i RX F-pločice odvojeno određenim redoslijedom. Pogledajte skriptu sistemske konzole za više informacija.

Slika 7. Reset sekvence u NRZ modu

Slika 8.Resetuj sekvence u PAM4 modu

F-Tile Interlaken Intel FPGA IP dizajn Example Korisnički vodič Arhiva

Ako verzija IP jezgra nije navedena, primjenjuje se korisnički vodič za prethodnu verziju IP jezgre.

Intel Quartus Prime verzija	IP Core verzija	Uputstvo za upotrebu
21.2	2.0.0	F-Tile Interlaken Intel FPGA IP dizajn Example Korisničko uputstvo

Istorija revizije dokumenta za F-Tile Interlaken Intel FPGA IP dizajn Example Korisničko uputstvo

Verzija dokumenta	Intel Quartus Prime verzija	IP verzija	Promjene
2021.10.04	21.3	3.0.0	• Dodata podrška za nove kombinacije brzina u trakama. Za više informacija, pogledajte Tabela: IP podržane kombinacije broja traka i brzine prenosa podataka. • Ažurirana lista podržanih simulatora u odjeljku: Hardverski i softverski zahtjevi. • Dodati novi reset registri u sekciji: Registrirajte se Karta.
2021.06.21	21.2	2.0.0	Prvo izdanje.

Dokumenti / Resursi

intel F-Tile Interlaken Intel FPGA IP Design Example [pdf] Korisnički priručnik F-Tile Interlaken Intel FPGA IP dizajn Example, F-Tile, Interlaken Intel FPGA IP Design Example, Intel FPGA IP Design Example, IP Design Example, Design Example

Reference

• Uputstvo za upotrebu